JP7317209B2 - 処理ユニット並びにプログラム及び／又はデータメモリを含む被試験デバイスをテストするための自動試験機器、テストコントローラ、被試験デバイスへの１又は複数のインターフェース、共有メモリを含む自動試験機器、並びに被試験デバイスをテストするための方法 - Google Patents

処理ユニット並びにプログラム及び／又はデータメモリを含む被試験デバイスをテストするための自動試験機器、テストコントローラ、被試験デバイスへの１又は複数のインターフェース、共有メモリを含む自動試験機器、並びに被試験デバイスをテストするための方法 Download PDF

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Description

本発明による実施形態は、処理ユニット及びメモリを含む被試験デバイスをテストするための自動試験機器に関する。メモリは、プログラム及び／又はデータメモリを含み得る。
本発明による更なる実施形態は、テストコントローラ、１又は複数のコンピュータインターフェース、及び共有メモリを含む自動試験機器に関する。
本発明による更なる実施形態は、被試験デバイス（ＤＵＴ）をテストするための方法に関する。
本発明の実施形態は、概して、デジタル半導体デバイスのテストに関し、より具体的には、デバイス製造中のシステムタイプテストに関する。
本発明による更なる実施形態は、オンチップシステムテストのためのメモリ拡張方法に関する。
デジタル半導体デバイスの製造テストには、構造テスト手法が広く適用されている。しかしながら、これらのテストは、マルチＩＰデジタル半導体設計における特定の複雑な機能実装形態又は知的財産（ＩＰ）ブロックに焦点を当てている。したがって、異なるＩＰソース及び／又はベンダから生じ得るＩＰブロックは、それ自体、通常、構造的なテスト容易化設計（ｄｅｓｉｇｎ－ｆｏｒ－ｔｅｓｔ）技法の助けを借りて構造的に十分にテスト可能である。これらの構造テストは、ロジック機能をテストするものであり、テストモードで実行される。
ミッションモード及び／又は動作モードにあるデジタル半導体設計の最終的なアプリケーションでは、デバイスは通常、又は主に、テストモードではなく、ミッションモードで動作する。
半導体がシステムオンチップ（ＳＯＣ）又はシステムインパッケージ（ＳＩＰ）である場合、内部処理ユニット及び／若しくは外部処理ユニット又は中央処理ユニット（ＣＰＵ）は、コマンド又はプログラムコードを実行して、ＩＰブロック間で交換されるデータと協働することができる。ＩＰブロックの相互作用により、クロスＩＰの誤った挙動の新しいメカニズムが導入される虞がある。これらは、設計関連及び／又はプロセス関連のメカニズムであり得る。
新しい設計の最初のシステム起動は、設計エラーを見つけることを目的としているが、更に多くの半導体製造業者が、プロセスに関連する欠陥を見つけるために、デバイス製造中にシステムタイプテストを確立することに取り組んでいる。このテスト工程では、内部通信を確立し、又はクロスＩＰ機能を証明するために、ミッションモードの動作が必要である。
ＳＯＣ設計又はＳＩＰ設計の一般的な基本要素は、例えば、処理ユニット（ＰＵ）、命令及び／又はデータ用のキャッシュメモリ（Ｌ２キャッシュなど）などのコンピュータインフラストラクチャ、周辺機器のロジック、設計固有及び／又はカスタムのＩＰブロックである。
製造テスト段階では、これらのＳＯＣチップが設計されているシステムは未完成である。外部メモリ、大容量ストレージ、電力管理部などの構成要素は、かかる構成要素が後の製造段階で、例えば、アプリケーションボードにおけるパッケージング又はアセンブリ中に追加され得るので、部分的にのみ利用可能である。
したがって、例えば、ウェハレベルで処理ユニット上で実行されるプログラムコードのストレージは、極めて制限されており、それは、メモリとして機能するように再構成され得る小規模なメモリバンク及び／又はキャッシュメモリのような、オンチップのメモリリソースに制限される。つまり、これらのリソースに適合させるためには、テストプログラムコード及び処理対象データを極めて小規模にする必要がある。テストコンテンツをより小規模な断片に分離するなど、この制限に対処する方法を見つける必要がある。
オフチップメモリインターフェースは、通常、ウェハプローブテストの挿入時には使用できない。それらは、広帯域幅のバス、非常に短いトレース、及び／又は通常１ｃｍ未満のワイヤ長を要する往復時間を必要とする。更に、これらのメモリインターフェースは通常、構造テストのテストポートとして再利用されるため、更に多くのピンが必要になる。メモリ機能を自動試験機器（ＡＴＥ）に統合することでは、広いバスの必要性、特に非常に短いトレース及び／又は往復時間の必要性が適切に提供され得ないため、限られた支援しか提供しない。
ペリフェラルコンポーネントインターフェースエクスプレス（ＰＣＩｅ（商標））、ユニバーサルシリアルバス（ＵＳＢ）、シリアルペリフェラルインターフェース（ＳＰＩ）のような高速入力／出力（ＨＳＩＯ）バスは、帯域幅は狭いが、高速である。処理ユニットのデバッグポートの場合と同様に、パラメトリック信号検証の目的で、ＡＴＥカバレッジが可能であり、ＡＴＥ業界で広く使用されている。
ＲＡＭメモリの利用可能量を拡張するために、一部の設計は、特別なテスト容易化設計（ＤｆＴ）ハードウェアを有することが公知であり、キャッシュアルゴリズムをオフにするなどして、Ｌ２キャッシュメモリを追加のＲＡＭとして再利用できる。
テストケースプログラムのみ、又はそれを排他的に実行するためにオンダイＲＡＭを使用することで、サイズに制限が生じる。更に、実行が開始され得る前に、プログラムを完全にロードする必要がある。したがって、ＪＴＡＧ及び／又は別のデバッグポートを介したロード時間は、比較的制限されたものとなる。更に、デバッグポートメカニズムを介したテスト結果への同様の間接的なアクセスが必要である。
Ｌ２キャッシュメモリをＲＡＭとして転用してＲＡＭサイズの拡張を有効にするには、特別なＤｆＴが必要である。キャッシュ機能は、いわゆるキャッシュラインの開始アドレス及びキャッシュラインデータを記憶することを必要とし、連続的なメモリ領域が形成される必要があるが、ＤｆＴでは、プログラムコードが自動的に上書きされることを防止するために、これらのメカニズムをオフにする必要がある。このオプションは公開されているが、その複雑性のために、ほとんど観測されておらず、又は適用されていない。
ＲＡＭ、ＲＯＭ、フラッシュＲＯＭなどの外部メモリモジュールをオンボードで使用すると、デバイスピンの使用率が高くなるが、これは、テストアクセスに使用不可能なものであり、構造テストギャップを生じさせる。更に、このオプションには、回路の検証、プログラムコンテンツの検証及び／又は交換など、高度なメンテナンス及び／又は診断作業が必要である。更に、デバッグアクセスポートと組み合わされない場合、このオプションにより、テスト結果の可視性が限定される。これは、サマリが単一の被試験デバイス（ＤＵＴ）ビット上でシグナリングされることを意味している。
半導体デバイスは、そのミッションモードと比較して、例えばテストモードにおける電力消費に関して様々な特性を示すことが周知であるため、第２のインターフェースを介してＤＵＴにアップロードされたプログラムは、ＤＵＴに対して機能テストを実行することが望ましい。
したがって、ＤＵＴの機能テスト中にＤＵＴのメモリのサイズ及び／若しくは可用性を増大させることを可能にし、かつ／又は、ＤＵＴとＡＴＥとの間のより高速な及び／若しくは監視された及び／若しくは保護された通信を可能にするコンセプトが必要とされている。
この目的は、独立請求項の主題によって解決される。
本発明の一実施形態（例えば、請求項１を参照）は、処理ユニット並びにプログラム及び／又はデータメモリを含むＤＵＴをテストするためのＡＴＥであり、処理ユニットは、プログラム及び／又はデータメモリからのコードを実行することができる。自動試験機器は、例えば、デバッグインターフェース又はデバッグアクセスポート（ＤＡＰ）などの第１のインターフェース、又は外部制御のために処理ユニットにアクセスできる汎用インターフェースを使用して、プログラムをＤＵＴにアップロードするように構成される。
第１のインターフェースの典型的な使用事例は、ソフトウェアデバッグであり、これは通常、極めて動作が遅いものである。本発明の場合、第１のインターフェースは、例えば、内部ＤＵＴ機能へのアクセスを可能にするインターフェースなどの、テスト実行のためのＡＴＥアクセスであり得る。
第１のインターフェースを介してＤＵＴにアップロードされたプログラムは、追加の通信のために、例えば第１のインターフェースのデータレートよりも高い（又ははるかに高い）、より高いデータレートで（例えばはるかに高いデータレートで）動作する第２のインターフェースを開放するようにＤＵＴを構成する。
例えば、ＤＵＴ上でプログラムをアップロードして実行するように構成されたＡＴＥは、より高いデータレートを有し得る第２のインターフェースを開放することができ、それにより、ＤＵＴのテストに費やされる時間を短縮することができる。第２のインターフェースは、更に、プログラム及び／若しくはデータメモリとして機能する可能性を有し、かつ／又は第１のインターフェースを使用して利用できない他の機能を提供し得る。
この実施形態は、第１の比較的低速のインターフェースを介してＤＵＴにプログラムを提供することによってテストを加速することができ、これにより、例えば何らかの構成及び／又はドライバソフトウェアを必要とし得る第２の比較的高速のインターフェースが開放されるという着想に基づいている。
したがって、第２のインターフェースは、ＡＴＥ若しくはテスタとＤＵＴとの間の通信をサポートすることができ、かつ／又はＤＵＴが、例えばテスタによって提供され得、例えばテストを実行するときに有用であり得るメモリにアクセスすることを可能にし得る。
しかしながら、第２のインターフェースは、電源投入時に動作可能でないか、又は完全に動作可能ではない場合があるが、ソフトウェア－ドライバ構成手順なしで、かつ／又はドライバソフトウェアなしで利用可能な単純なインターフェースであり得る第１のインターフェースを使用して、テスタによってアップロードされたプログラムは、第２のインターフェースをアクティブ化し、それによって、改善されたテストを可能にし得る。初期プログラムコードをＤＵＴメモリにダウンロードするために第１のインターフェースを使用することは、チップ上に存在し得るワンタイムプログラマブルＲＯＭを使用することができないという問題、すなわち、通常、製造フローの後の段階でアプリケーションＲＯＭコードでプログラムされ、それにより、セキュリティ上の理由からも、ＡＴＥとの相互作用のために第２のデバイスを構成するために使用することができないという問題にも対処する。
結論として、第２のインターフェースを作動させるプログラムをＤＵＴに提供するために第１のインターフェースが必要とされる２ステップ手順を使用することにより、ＤＵＴは、複雑なテストを可能にするために、外部メモリにアクセスできる状態にすることができる。
実施形態（例えば、請求項２を参照）によれば、第１のインターフェースを介してＤＵＴにアップロードされたプログラムは、以下の工程のうちの１又は複数を実行する。
・アップロードされたプログラムは、第２のインターフェースを介して追加のプログラムコード及び／又はデータをロードするために、ＤＵＴ及び／又はＤＵＴを使用する接続ブロック、例えばＤＵＴのメモリを構成する。第２のインターフェースは、プログラムがＤＵＴによって実行される場合、例えば、プログラムが自動試験機器の共有メモリから実行される場合、より高い（第１のインターフェースのデータレートよりも高い）データレートを含んでもよく、又はそれにより通信してもよい。第２のインターフェースは、更に、プログラム及び／若しくはデータメモリとして機能する可能性を有し、かつ／又は第１のインターフェースを使用して利用できない他の機能を提供し得る。
・アップロードされたプログラムは、１又は複数のプログラムの実行を制御する。
・アップロードされたプログラムは、ＤＵＴのレジスタを所望の値に設定する。
・アップロードされたプログラムは、ランダムアクセスなどのＤＵＴのメモリアクセスを構成する。
アップロードされたプログラムは、ＤＵＴを構成するように構成され、これには、追加のプログラム及びデータのロード、１又は複数のプログラムの実行、レジスタ値の設定、及びＤＵＴのメモリアクセスが含まれ得る。ＤＵＴを構成することは、ＤＵＴとＡＴＥとの間のより高速な通信を設定するか、又は共有メモリをマッピングするという利点を有し得、その結果、共有メモリからプログラムを実行し、かつ／又は共有メモリからデータを読み出し／共有メモリにデータを書き込むことができる。
好ましい実施形態（例えば、請求項３を参照）では、第１のインターフェースを介してＤＵＴにアップロードされたプログラムは、メモリマッピングを使用して第２のインターフェースにアクセスするようにＤＵＴを構成するように構成される。これは、例えば、ＤＵＴのメモリマッピング制御レジスタに適切な値を書き込むことによって実現できる。そして、これは、例えば、第２のインターフェースを介してＤＵＴに結合されたＡＴＥの共有メモリのコンテンツが、ＤＵＴの処理ユニットにはメモリとして、例えばＤＵＴのシステムバスに接続されたメモリとして見えるという結果になり得る。これにより、ＤＵＴのアドレス指定可能なメモリを拡張することができる。
実施形態（例えば、請求項４を参照）によれば、第１のインターフェースを介してＤＵＴにアップロードされたプログラムは、ＤＵＴの処理ユニットによってアドレス指定可能なメモリ範囲のうちのメモリサブ範囲を第２のインターフェースへのアクセスに割り当てるようにＤＵＴのリソースマネージャを構成するように構成される。プログラムは、第２のインターフェースを介してＤＵＴに結合されたＡＴＥの共有メモリのコンテンツが、割り当てられたメモリサブ範囲内のメモリとしてＤＵＴの処理ユニットに見えるように、リソースマネージャを構成することができる。これにより、ＤＵＴのメモリを拡張することができる。
好ましい実施形態（例えば、請求項５を参照）では、ＤＵＴにアップロードされたプログラムは、適切なアプリケーションプロトコルを利用して、クライアント又はホストのいずれかとしてＡＴＥと通信して、その相手、すなわちＡＴＥとデータを交換するように構成される。
例えば、交換されるデータには、特に、コンパイルされたコードスニペット、設定データ及び構成データ、測定結果データ、及び／又はレジスタ値が含まれ得る。ＤＵＴは、独立したコンピュータシステムを形成するように構成されている。
実施形態（例えば、請求項６を参照）によれば、ＡＴＥは、第１のインターフェース及び／又は第２のインターフェースに対してそれ自体を認証及び／又は認可するように構成又は要求される。
例えば、ＡＴＥは、暗号化手段及び／又は秘密クレデンシャルを使用して自身を認証及び／又は認可するように構成されている。例えば、認証は、例えば通信を確立するために必要なアイデンティティを証明するために必要になる場合がある。例えば、デバイスの特権を取得するために、例えば、別様で制限された機能にアクセスするために、認可が必要になる場合がある。例えば、必要な認証及び／又は認可により、セキュリティが向上する。
好ましい実施形態（例えば、請求項７を参照）では、ＡＴＥは、第１のインターフェース及び／又は第２のインターフェースを使用することにより、暗号化された方法及び／又は変更に対して保護された方法で、ＤＵＴと通信するように構成又は要求される。
例えば、通信は、ハッシュなどの標準及び／又は独自のデータ整合性チェック方法を使用して、変更から保護されるように構成される。例えば、通信は、標準及び／又は独自の暗号化スキーム及び／又は方法を使用して暗号化されるように構成される。保護された通信及び／又は暗号化された通信を使用することで、セキュリティが向上する。
実施形態（例えば、請求項８を参照）によれば、ＡＴＥは、第１のインターフェース及び／又は第２のインターフェースを使用することによって、標準及び／又は独自の損失性及び／又は無損失性のコンパクション手段を使用することによって圧縮された状態でＤＵＴと通信するように構成又は要求され、自動試験機器は、データを圧縮してＤＵＴに送信し、ＤＵＴから受信したデータを解凍するように構成される。
圧縮データの送信及び／又は受信は、非圧縮データの送信及び／又は受信よりも時間効率が高くなる。
好ましい実施形態（例えば、請求項９を参照）では、第１のインターフェース及び／又は第２のインターフェースを介してＤＵＴにアップロードされたプログラムは、コンパクション方法及び／又はデコンパクション方法を実行して、圧縮及び／又は解凍を実行するためのプログラムコードを含む。
例えば、コンパクション方法及び／又はデコンパクション方法は、テストモードでのみ使用され、ＤＵＴは、ミッションモード及び／又は動作モードでコンパクション方法及び／又はデコンパクション方法を含む義務を負わずともよい。
実施形態（例えば、請求項１０を参照）によれば、ＡＴＥは、ＤＵＴの処理ユニットに、ＡＴＥの共有メモリに記憶され、第２のインターフェースを介してＤＵＴにロードされるテストケースコード及び／又はテストケースプログラムを実行させるように構成される。
例えば、テストケースコードは、ＤＵＴの処理ユニットには、ＤＵＴの処理ユニットによってアドレス指定可能なメモリ範囲のうちのメモリサブ範囲内に配置されているように見える。例えば、テストケースコードは、ＤＵＴの処理ユニットによって実行されたときに、ＤＵＴの１又は複数の機能をテストするように適合されている。ＡＴＥの共有メモリにテストケースコードを記憶及び／又は実行すると、テストモードで必要なＤＵＴメモリが削減される。また、ＡＴＥは、ＡＴＥの共有メモリに記憶されているテストケースプログラムを容易に管理できる。
好ましい実施形態（例えば、請求項１１を参照）では、ＡＴＥは、ＡＴＥの共有メモリに記憶され、第２のインターフェースを介してＤＵＴにロードされるテストケースコードをＤＵＴが実行する前に、キャッシュ又はキャッシュ領域の無効化を引き起こすように構成される。第２のインターフェースは、更に、プログラム及び／若しくはデータメモリとして機能する可能性を有し、かつ／又は第１のインターフェースを使用して利用できない他の機能を提供し得る。
テストモードにおけるキャッシュ又はキャッシュ領域の無効化は、例えば、キャッシュ及び／又はキャッシュ領域がテストモードのプログラム及び／又はデータから解放されたままであり得、キャッシュ及び／又はキャッシュ領域中のデータがテストプロセスによって上書きされ得ないように、テストモードとミッション及び／又は動作モードとを分離することをもたらし得る。
キャッシュ又はキャッシュ領域の無効化の更なる利点は、例えば、テストプロセス中に生成されたデータ又は補助データが共有メモリに記憶され得、例えば、ＡＴＥによって評価され得ることであり得る。これらのデータをテスト及び／又は評価することで、例えば、入力データの量及び／又はタイプを改善することにより、テストプロセスの質的な改善をもたらすことができる。
実施形態（例えば、請求項１２を参照）によれば、第１のインターフェースを使用してＤＵＴにアップロードされたプログラムは、ＤＵＴの処理ユニットを初期化し、ＤＵＴの第２のインターフェースを初期化するように構成される。更に、プログラムは、ＡＴＥの共有メモリに接続するようにＤＵＴの第２のインターフェースを構成し、例えばメモリマッピングを使用することによって、ＤＵＴの処理ユニットによって使用可能なメモリ範囲としてＡＴＥの共有メモリのメモリ範囲を提供するように構成される。共有メモリ範囲は、例えば、メモリアクセス命令及び／又はオペコードを使用することによってアクセス可能であり得る。
共有メモリの利点は、例えば、ＡＴＥ及びＤＵＴの両方がメモリへのアクセスを有し、それにより、ＡＴＥとＤＵＴとの間のデータの保存及び送信／受信の両方の必要性を排除することにより、かつＡＴＥがリアルタイムに近い情報をオンザフライで、すなわち、共有メモリのコンテンツが変化する度に交換できるようにすることにより、テストを高速化することであり得る。
好ましい実施形態（例えば、請求項１３を参照）では、第１のインターフェースを使用してＤＵＴにアップロードされたプログラムは、ＡＴＥのメモリのメモリ範囲がマッピングされるメモリ範囲を、被試験デバイスのＬ２キャッシュなどのキャッシュによってキャッシュされるように初期化するように構成される。
これは、例えば、第２のインターフェースによって提供される拡張メモリが、アクセス時間が遅くなる可能性があることを除いて、通常のシステムメモリとしてＤＵＴの処理ユニットに提示されることがもたらされ得る。
第２のインターフェースは、更に、プログラム及び／若しくはデータメモリとして機能する可能性を有し、かつ／又は第１のインターフェースを使用して利用できない他の機能を提供し得る。
これは更に、例えば、ＡＴＥとＤＵＴとの間の共有メモリをもたらすことができ、これは、例えば、ＡＴＥ及びＤＵＴの両方がメモリへのアクセスを有し、それにより、ＡＴＥがリアルタイムに近い状態でオンザフライで、すなわち共有メモリのコンテンツが変化する度にテストすることを可能にするという利点を有し得る。
実施形態（例えば、請求項１４を参照）によれば、第１のインターフェースを使用してＤＵＴにアップロードされたプログラムは、ＡＴＥの共有メモリのメモリ範囲がマッピングされるメモリ範囲を初期化するように構成され、それにより、第２のインターフェースによって提供される拡張メモリが、アクセス時間が遅くなる可能性があることを除いて、ランダムアクセスメモリなどの通常のシステムメモリとしてＤＵＴの処理ユニットに提示される。被試験デバイスのメモリ領域にマッピングされ得る「ホスト」のメモリは、テストプログラムが妥当な速度で実行され得るようにキャッシュされる。
これは、例えば、第２のインターフェースによって提供される拡張メモリが、アクセス時間が遅くなる可能性があることを除いて、通常のシステムメモリとしてＤＵＴの処理ユニットに提示されることがもたらされ得る。
これは更に、例えば、ＡＴＥとＤＵＴとの間の共有メモリをもたらすことができ、これは、例えば、ＡＴＥ及びＤＵＴの両方がメモリへのアクセスを有し、それにより、ＡＴＥがリアルタイムに近い状態でオンザフライで、すなわち共有メモリのコンテンツが変化する度にテストすることを可能にするという利点を有し得る。
好ましい実施形態（例えば、請求項１５を参照）では、第１のインターフェースを使用してＤＵＴにアップロードされたプログラムは、例えば、プログラム実行の結果を第２のインターフェースを介して自動試験機器の共有メモリに記憶するために、ＤＵＴにプログラム実行の結果を第２のインターフェースを介してＡＴＥに転送させるように構成される。
共有メモリの利点は、例えば、ＡＴＥ及びＤＵＴの両方がメモリへのアクセスを有し、それにより、ＡＴＥとＤＵＴとの間のデータの保存及び送信／受信の両方の必要性を排除することにより、かつＡＴＥがリアルタイムに近い状態でオンザフライで、すなわち、共有メモリのコンテンツが変化する度にテストすることを可能にすることにより、テストを高速化することであり得る。
実施形態（例えば、請求項１６を参照）によれば、ＡＴＥは、第２のインターフェースを介してＡＴＥのメモリに記憶された結果に基づいてデータ分析を実行するように構成され、第２のインターフェースは、プログラム及び／若しくはデータメモリとして機能する可能性を更に有し、かつ／又は第１のインターフェースを使用して利用可能でない他の機能を提供し得る。
ＡＴＥは、第２のインターフェースを介してＡＴＥのメモリに記憶された結果に基づいて、例えば、パス／フェールの計算などのＤＵＴの特性評価を実行するように更に構成され得る。
ＡＴＥは、例えば、ＤＵＴを特性評価するために、かつ／又はパス／フェールの検出を実行するために、第２のインターフェースを介してＡＴＥのメモリへのデータアクセスパターンを評価するように更に構成され得る。
ＡＴＥは、ＤＵＴを特性評価するために、第２のインターフェースを介して被試験デバイスから受信したオンザフライ情報を分析するように更に構成され得る。
好ましい実施形態（例えば、請求項１７を参照）では、ＡＴＥは、例えば、マルチコアＤＵＴの場合に、ＤＵＴに複数のテストケースプログラムを順次及び／又は並列に実行させるように構成される。これは、例えば、異なるストレスパターンを生成し、潜在的に、より現実的であり得る。テストケースプログラムは、第２のインターフェースを介してＤＵＴがアクセスするＡＴＥの共有メモリの様々なメモリ範囲に記憶される。例えば、テストケースの並列実行及び／又は評価には、様々なコアで様々なテストを実行することにより、テストプロセスを高速化するという利点を有し得る。
実施形態（例えば、請求項１８を参照）によれば、第１のインターフェースを介してＤＵＴにアップロードされたプログラムは、所与のテストケースプログラムの実行中に第２のインターフェースを介して所与のテストケースプログラムのプログラムコード及び／又はデータをロードするようにＤＵＴを構成するように構成され、それにより、ＤＵＴのメモリを拡張し、例えば、テストモードではなく動作モードでキャッシュを使用及び／又はテストすることができる。
例えば、ＤＵＴの処理ユニットによって新しいオペコードが必要とされる度に、例えば、プログラムは、第２のインターフェースに結合された共有メモリによってカバーされるメモリ領域からプログラムコード及び／又はデータをロードする。
例えば、オペコードがＤＵＴのキャッシュメカニズムによってフェッチされる度に、例えば、プログラムは、ＤＵＴの処理ユニットによって必要とされ得るか、又は必要とされるであろうという想定の下で、第２のインターフェースに結合された共有メモリによってカバーされるメモリ領域からプログラムコード及び／又はデータをロードする。
実施形態（例えば、請求項１９を参照）によれば、ＡＴＥは、テストコントローラを含む。更に、ＡＴＥは、ＤＵＴにテストデータを提供するために、デバッグインターフェースなどの第１のインターフェースを含む。更に、ＡＴＥは、テストコントローラによってアクセス可能であり、例えば、第２のインターフェースを介してＤＵＴによってアクセス可能である共有メモリを含む。
ＡＴＥは、第１のインターフェース又は第２のインターフェースを介してＤＵＴにテストデータを提供し得る。更に、例えば、ＡＴＥは、テストコントローラ及び共有メモリを含み得る。ＤＵＴ及びテストコントローラの両方が共有メモリにアクセスすることができ、これによりＤＵＴとＡＴＥとの間のデータ交換が改善される。更に、これにより、共有メモリ内のデータが変化する度にＡＴＥがテストを実行することができる、リアルタイムに近いオンザフライテストがもたらされ得る。
好ましい実施形態（例えば、請求項２０を参照）では、ＡＴＥは、テストコントローラを含む。更に、ＡＴＥは、ＤＵＴにテストデータを提供するために、デバッグインターフェースなどの第１のインターフェースを含む。更に、ＡＴＥは、テストコントローラによってアクセス可能であり、ＤＵＴによって、例えば、第１のインターフェースよりも高いデータレートを含む第２のインターフェースを介してアクセス可能である共有メモリを含む。高速インターフェースであり得る第２のインターフェースは、例えば、テスト用に構築され得る、高速データレートで実行されている別のデバッグインターフェースによって構成され得る。
更に、第２のインターフェースは、限定はしないが、ＰＣＩｅ又はＵＳＢなど、アプリケーションモードにおけるＤＵＴのエンドアプリケーションに典型的なインターフェースであり得る。このオプションは、ＤＵＴテストのシステムテストカバレッジにも利点をもたらし得る。
実施形態（例えば、請求項２１を参照）によれば、ＡＴＥは、共有メモリへのＤＵＴのアクセスを可能にするように構成された高速シリアルインターフェースを含む。
高速シリアルインターフェースは、１つのシリアルデータチャネルを含み得るか、又は２つ以上のシリアルデータチャネルを含み得、第２のインターフェースとして機能し得る。高速シリアルインターフェース（ＨＳＩＯ）は、ＡＴＥの共有メモリへのＤＵＴのアクセスを処理するように構成されたホストインターフェースクライアントでもあり得る。
更に、ＨＳＩＯインターフェースは、テストアプリケーション又は最終アプリケーションの帯域幅のニーズに合わせて拡張できる。これは、インターフェースのテストカバレッジにとって重要であり得る。
好ましい実施形態（例えば、請求項２２を参照）では、シリアルインターフェースは、ＰＣＩ Ｅｘｐｒｅｓｓ（商標）又はＰＣＩｅ（商標）などのＰＣＩ－Ｅｘｐｒｅｓｓインターフェース又はＰＣＩ－Ｅｘｐｒｅｓｓ準拠インターフェースである。
ＰＣＩ Ｅｘｐｒｅｓｓ（商標）及び／又はＰＣＩｅ（商標）インターフェースのような一般的なシリアルインターフェースを使用することは、より多様な使用可能な既存のコネクタ及び／若しくはインターフェース、並びに／又は既存のインターフェースを使用する利点をもたらし得、これにより、複雑性及び／又はコストが低減され得る。
好ましい実施形態（例えば、請求項２３を参照）では、シリアルインターフェースは、ユニバーサルシリアルバス（ＵＳＢ）インターフェース、例えば、ＵＳＢ１．０インターフェース、若しくはＵＳＢ１．１インターフェース、若しくはＵＳＢ２．０インターフェース、若しくはＵＳＢ３．０インターフェース、若しくはＵＳＢ３．１インターフェース、若しくはＵＳＢ３．１Ｇｅｎ１インターフェース、若しくはＵＳＢ３．１Ｇｅｎ２インターフェース、若しくはＵＳＢ３．２インターフェース、若しくはＵＳＢ４インターフェース、又は、ＵＳＢ実装フォーラムによって標準化され、本明細書で説明されているインターフェースと後方互換性のあるその他のインターフェースである。
異なるバージョンのＵＳＢインターフェースのような一般的なシリアルインターフェースを使用することは、より多様な使用可能な既存のコネクタ及び／又は既存のインターフェースを使用する利点をもたらし得、これにより、複雑性及び／又はコストが低減され得る。
好ましい実施形態（例えば、請求項２４を参照）では、シリアルインターフェースは、サンダーボルト、又はイーサネット（登録商標）、又はＩＥＥＥ－１３９４、ＩＥＥＥ－１５００、ＩＥＥＥ－１６８７、ＩＥＥＥ－１１４９．１０インターフェースなどのＩＥＥＥ－１１４９、又はＳＡＴＡインターフェースであり、これは、例えば、ＳＡＴＡインターフェース、若しくはＳＡＴＡ Ｅｘｐｒｅｓｓインターフェース、若しくはｅＳＡＴＡインターフェース、若しくはミニＳＡＴＡインターフェース、又はこれらのインターフェースと後方互換性のある任意の他のインターフェースであり得る。更に、シリアル又は第２のインターフェースは、第１のインターフェースの一部であり得る。
概して言えば、例えば、シリアルインターフェースは、他のＨＳＩＯインターフェースと同様に、データの単方向及び／又は双方向の交換に適しており、これには、特殊なデバッグ及びテストインターフェースも含まれ得る。
サンダーボルト、イーサネット、ＳＡＴＡ／ｅＳＡＴＡ又はＩＥＥＥ－１３９４、ＩＥＥＥ－１５００、ＩＥＥＥ－１６８７、ＩＥＥＥ－１１４９インターフェースのような一般的なシリアルインターフェースを使用することは、より多様な使用可能な既存のコネクタ及び／又は既存のインターフェースを使用する利点をもたらし得、これにより、複雑性及び／又はコストが低減され得る。
好ましい実施形態（例えば、請求項２５を参照のこと）では、ＡＴＥは、共有メモリが複数のＤＵＴによってアクセス可能であるように構成される。複数のＤＵＴ間でメモリを共有することにより、ＤＵＴを並行してテストする場合に使用されるメモリ及び／又はテストコントローラのコスト及び／又は数を低減することができる。所望のテスト目的に応じて、各ＤＵＴは、完成した共有メモリ又は制限された領域のみにアクセスすることができる。
好ましい実施形態（例えば、請求項２６を参照）では、ＡＴＥは、共有メモリに結合された、例えば、ホストインターフェースクライアントなどの複数のインターフェースを含み、複数のＤＵＴによる共有メモリへのアクセスを可能にする。
共有メモリに結合された複数のインターフェースにより、複数のＤＵＴによる共有メモリへのアクセスが可能となる。複数のＤＵＴ間でメモリを共有することにより、いくつかのＤＵＴを並行してテストする場合に使用されるメモリ及び／又はテストコントローラのコスト及び／又は数を低減することができる。
実施形態（例えば、請求項２７を参照）によれば、テストコントローラは、共有メモリのどの部分又はどのメモリ範囲がＤＵＴによって現在アクセス可能であるかを選択するように構成される。テストコントローラは、新しいテストケースプログラムが実行されるときに選択を変更するように最終的に構成され得る。テストコントローラは、共有メモリのメモリ範囲などの部分を選択し、それを複数のＤＵＴに割り当てるように構成できる。
共有メモリのメモリ範囲を動的に割り当てると、適合型テストプロセスが発生し、メモリのオーバーヘッドが削減され得る。テストは、よりメモリ効率的であり得、それにより、例えば、ＤＵＴを並行してテストするとき、メモリ不足のリスクが低減される。
実施形態（例えば、請求項２８を参照）によれば、テストコントローラは、共有メモリの第１の部分がテストランの第１の部分中に所与のＤＵＴに割り当てられ、かつ共有メモリの第２の部分がテストランの第２の部分中に所与のＤＵＴに割り当てられるように、テストラン中に所与のＤＵＴへの共有メモリの部分の割り当てを変更するように構成される。
共有メモリの異なるメモリ範囲を異なるテストプロセスに割り当てることは、異なるテストケース及び／又は異なるテストケースからのデータが互いに相互作用することができないように、テストプロセスを分離することをもたらし得る。
実施形態（例えば、請求項２９を参照）によれば、ＡＴＥは、ＤＵＴが共有メモリの別の部分にアクセスする間に、共有メモリの現在使用されていない部分を変更して、新しいテストケースプログラムを設定するように構成される。
共有メモリの未使用のメモリ範囲を使用するために新しいテストケースを設定することで、テストプロセスが高速化され得る。テスト目的のために全ての利用可能なメモリを使用することで、テストプロセスがより時間効率的及び／又はメモリ効率的となる。
実施形態（例えば、請求項３０を参照）によれば、ＡＴＥは、ＤＵＴが共有メモリの別の部分にアクセスしている間に、ＤＵＴによって共有メモリに記憶されたデータを共有メモリから読み出すように構成される。
テストケースが互いに分離されると、すなわち、異なるテストケースに対して共有メモリの別個のメモリ部分を使用すると、過去のテスト結果を読み出して評価することが実行され得る一方で、他のテストがＤＵＴ上で実行され、すなわち、ＤＵＴは、共有メモリの他の部分から／他の部分上にデータを読み出し／書き込みしている。
実施形態（例えば、請求項３１を参照）によれば、ＡＴＥは、ＤＵＴによって共有メモリに記憶されたデータを分析して、パス／フェール情報又はＤＵＴの性能に関する定量的情報などのテスト結果を得るように構成される。
テストデータは、ＤＵＴに関するテスト結果、定性的情報及び／又は定量的情報（パス／フェール情報及び／又は測定値であり得る）を取得するために、ＡＴＥによって分析され得る。テスト結果に応じて、ＤＵＴの品質を決定することができる。
本発明による更なる実施形態により、それぞれの方法が作成される。
しかし、その方法は、対応する装置と同じ考察に基づいていることに留意する必要がある。更に、方法は、装置に関して本明細書で説明される機能及び詳細のための特徴のいずれかによって、個々に、かつ組み合わせて補足され得る。
以下において、本開示の実施形態は、図を参照してより詳細に説明される。
ＡＴＥ並びに処理ユニット（ＰＵ）、メモリ、第１のインターフェース、及び第２のインターフェースを有するＤＵＴの一実施形態を含むテスト構成の概略図を示す。 ＤＵＴと、第１のインターフェース、テストコントローラ、並びにテストコントローラ及びＤＵＴによってアクセス可能なメモリを有するＡＴＥの一実施形態とを含むテスト構成の概略図を示す。 典型的なＳＯＣの概略図を示す。 例示的なＤＵＴ ＰＵメモリマップを備えた、ＡＴＥ及びＤＵＴを有する従来のテスト構成の概略図を示す。 共有メモリ及びＤＵＴを備えたＡＴＥを有し、共有メモリを含む例示的なＤＵＴ ＰＵメモリマップを備えた、従来のテスト構成の概略図を示す。 追加のデータ及び／又はプログラムコードをロードするようにＤＵＴを構成するために、第１のインターフェースを介してＤＵＴにプログラムをアップロードする方法のフローチャートを示す。
以下では、様々な発明の実施形態及び態様を説明する。また、更なる実施形態は、添付の特許請求の範囲によって定義される。
請求項によって定義される任意の実施形態は、本明細書に記載される詳細（特徴及び機能）のいずれかによって補足され得ることに留意されたい。また、本明細書で説明される実施形態は、個々に使用されてもよく、所望により、特許請求の範囲に含まれる詳細（特徴及び機能）のいずれかによって補足され得る。また、本明細書に記載されている個々の態様は、個々に又は組み合わせて使用できることに留意されたい。したがって、詳細は、該態様のうちの別の１つに詳細を追加することなく、該個々の態様の各々に追加され得る。本開示は、ＡＴＥにおいて使用可能な機能を明示的又は暗黙的に説明していることにも留意されたい。したがって、本明細書に記載される特徴のいずれも、ＡＴＥの文脈で使用することができる。
更に、方法に関して本明細書に開示される特徴及び機能は、（かかる機能を実行するように構成された）装置においても使用され得る。更に、装置に関して本明細書に開示される任意の特徴及び機能もまた、対応する方法で使用され得る。換言すれば、本明細書に開示される方法は、装置に関して説明された特徴及び機能のいずれかによって補足され得る。
本発明は、以下に与えられる詳細な説明及び本発明の実施形態の添付の図面からより完全に理解されるが、これらは、記載される特定の実施形態に本発明を限定すると解釈されるべきではなく、説明及び理解のためだけのものである。
図１によるテスト構成
図１は、ＡＴＥ１１０及びＤＵＴ１２０の一実施形態を含むテスト構成１００の概略図を示している。
ＤＵＴ１２０は更に、処理ユニット１３０、メモリ１４０、第１のインターフェース１５０、及び第１のインターフェース１５０よりも高いデータレートを含む第２のインターフェース１６０を含む。例えば、処理ユニット、メモリ、第１のインターフェース及び第２のインターフェースは、１又は複数のバス又は相互接続構造を介して結合されてもよい。第１のインターフェース１５０及び第２のインターフェース１６０の両方がＡＴＥ１１０に接続されている。ＡＴＥ１１０は、ＤＵＴ１２０にアップロードされるプログラム１７０を含む。
ＡＴＥ１１０は、第１のインターフェース１５０を使用してプログラム１７０をＤＵＴ１２０にアップロードするように構成され、第１のインターフェース１５０は、所望により双方向通信を可能にし得る。例えば、ＡＴＥは、潜在的に、第１のインターフェース１５０を介して、ＤＵＴステータス情報及び／又はＤＵＴ値並びに更なる情報を読み出してもよい。
第１のインターフェース１５０を介してアップロードされたプログラム１７０は、追加の通信１９０のために第２のインターフェース１６０を開放及び／又は構成するようにＤＵＴ１２０を構成するように構成される。第２のインターフェース１６０は、例えば、低速インターフェース及び／又はデバッグインターフェースである第１のインターフェース１５０よりも高いデータレートか、又ははるかに高いデータレートで実行するように構成される。
ＡＴＥ１１０は、構成された第２のインターフェース１６０から、ＡＴＥ１１０とＤＵＴ１２０との間の任意の追加の通信１９０が第１のインターフェース１５０を介するよりもはるかに高速であるという利点を得る。これは、プログラムコード及び／若しくはテストデータの送受信、並びに／又はテストプロセス自体の高速化を意味する。また、ＤＵＴ１２０のメモリは、第２のインターフェースを使用して拡張することができる。
図２によるテスト構成
図２は、図１のＡＴＥ１１０と同様のＡＴＥ２１０、図１のＤＵＴ１２０と同様のＤＵＴ２２０の一実施形態を含むテスト構成２００の概略図を示している。
ＡＴＥ２１０は、テストコントローラ２３０、共有メモリ２４０、及び第１のインターフェース２５０を含む。更に、ＡＴＥ２１０は、第１のインターフェース２５０を介してＤＵＴ２２０に接続されている。第１のインターフェース２５０は、必ずしも単方向である必要はなく、所望により双方向通信も可能にし得る。ＡＴＥ２１０の共有メモリ２４０は、例えば、第２のインターフェースを介して、テストコントローラ２３０及びＤＵＴ２２０に接続されている。
ＡＴＥ２１０は、第１のインターフェース２５０を介してＤＵＴ２２０にテストデータ２６０を送信するように構成される。ＤＵＴ２２０は、例えば、第１のインターフェース２５０よりも高いデータレートを有する第２のインターフェースを介して、共有メモリ２４０にアクセスすることができる。共有メモリ２４０は、ＡＴＥ２１０のテストコントローラ２３０によってもアクセス可能である。
図１で説明したように、ＡＴＥ１１０は、ＤＵＴ１２０の高速な第２のインターフェース１６０を構成するためにプログラム１７０をアップロードするように構成される。
その結果、ＡＴＥ２１０の共有メモリ２４０は、テストコントローラ２３０によって、かつＤＵＴ２２０の高速の第２のインターフェースを介してＤＵＴ２２０によってアクセス可能である。ＤＵＴ２２０及びテストコントローラ２３０の両方は、共有メモリ２４０にデータを書き込んだり、かつ／又は共有メモリ２４０からデータを読み出したりすることができ、一方、ＡＴＥ２１０はまた、第１のインターフェース２５０を介して、テストデータ２６０をＤＵＴ２２０に送信し、例えば、テストの実行を制御する。
ＡＴＥ２１０の共有メモリ２４０を使用することで、ＤＵＴ２２０のメモリが拡張され、ＡＴＥ２１０とＤＵＴ２２０との間でデータを送受信する必要がなくなる。代わりに、データは共有メモリ２４０上にコピーされ、共有メモリ２４０から読み出される。
図３によるＤＵＴ
図３は、例えば、図１のテスト構成１００でテストされる典型的なＤＵＴ３００を示している。ＤＵＴ３００又はＳＯＣ設計の典型的な基本要素は、処理ユニット、コンピュータインフラストラクチャ、周辺機器のロジック、及びシステムバス３２０によって接続された他のカスタムＩＰブロック３６０である。
典型的な処理ユニットは、例えば、処理ユニット３１０、コプロセッサ３１３、又はデジタル信号プロセッサ（ＤＳＰ）３１６などである。
一般的なコンピュータインフラストラクチャは、例えば、レベル２キャッシュ（Ｌ２キャッシュ）３３０、ＳＲＡＭ３３３、ＮＶＲＡＭ３３６、ＢＯＯＴ ＲＯＭ３３９などである。
典型的な周辺機器は、例えば、メモリインターフェース３４０、フラッシュメモリインターフェース３４３、デバッグＤｆＴインターフェース３４９、ＰＣＩｅ、ＵＳＢなどのホストインターフェース３４６である。
通常、製造テスト段階では、これらのＳＯＣチップが設計されているシステムは未完成である。外部メモリ又は大容量ストレージ３４０、電力管理部などの構成要素は、かかる構成要素が後の段階で、例えば、アプリケーションボードにおけるパッケージング又はアセンブリ中に追加され得るので、部分的にのみ利用可能である。
機能テスト中、ＳＯＣ設計のホストインターフェースは通常、ミッションモード及び／又は動作モードで動作する。
ウェハレベルで処理ユニット３１０上で実行されるプログラムコードのストレージは極めて制限されており、例えば、小規模なメモリバンク３３３又は３３６のようなオンチップのメモリリソース、及びメモリとして機能するように再構成され得るキャッシュメモリ３３０に制限される。
図１のＡＴＥと同様のＡＴＥ１１０は、デバッグＤｆＴインターフェース３４９を介してプログラムをアップロードするように構成されている。アップロードされたプログラムは、ホストインターフェース３４６を介して、例えば、ＡＴＥとＤＵＴとの間の高速接続を可能にするＰＣＩｅ又はＵＳＢインターフェースを介して、ＤＵＴ３００とＡＴＥとの間の接続を開放及び／又は設定するように構成される。
図４による従来のテスト構成
図４は、例示的な従来のテスト構成４００を示している。このテスト構成は、図３に示されるＤＵＴ３００と同様のＤＵＴ４２０と、テストコントローラ４３０を有する図１上のＡＴＥと同様のＡＴＥ４１０とを含む。ＡＴＥ４１０のテストコントローラ４３０は、そのデバッグＤｆＴインターフェース４４０を介してＤＵＴ４２０に接続されている。
図４は更に、例示的な処理ユニットメモリマップ４５０を示している。処理ユニットメモリマップ４５０は、例えば、コプロセッサ、ＤＳＰ、及び／又はカスタムＩＰブロックなどの処理ユニット４６０のアドレスと、例えば、Ｌ２キャッシュ、ＮＶＲＡＭ、ＢＯＯＴＲＡＭ、ＳＲＡＭなどのメモリユニット４７０のアドレスと、利用不能なフラッシュメモリ及び／又はメモリ若しくは大容量ストレージのアドレスとを含む。メモリユニット４７０は、Ｌ２キャッシュによってカバーされている。
従来の解決策では、ＡＴＥ４１０のテストコントローラ４３０は、デバッグＤｆＴインターフェース４４０を介して、プログラムコード及び／又はＤＵＴ４２０上／ＤＵＴ４２０からのテストデータをアップロード及び／又はダウンロードする。プログラムコード及び／又はテストデータは、メモリサイズの制限に準拠する必要がある。
一部の解決策では、Ｌ２キャッシュをＲＡＭとして転用することにより、ＲＡＭサイズを拡張することもできる。
従来の解決策の限界は、ＤＵＴ４２０のＲＡＭサイズが小規模であり、デバッグＤｆＴインターフェース４４０を介したＡＴＥ４１０のテストコントローラ４３０とＤＵＴ４２０との間のアップロード及び／又はダウンロード速度が比較的遅いことである。
従来のテスト中、ＳＯＣ設計のホストインターフェースは、通常、ミッションモード及び／又は動作モードで動作しているが、本発明のテスト構成とは対照的に、ホストインターフェースには何も取り付けられていない。したがって、従来のテスト構成では、動作挙動をテスト容易化設計（ＤｆＴ）の基本要素又は手法以外でテストすることができないので、それが無効になる可能性がある。従来のテスト構成と本発明のテスト構成との間の重要な相違点の１つは、本発明のテスト構成では、ＡＴＥがホストインターフェースを介してＤＵＴに接続され、また、ＡＴＥがホストインターフェースを介したＡＴＥとＤＵＴとの間の情報交換を介してホストインターフェースをテストしていることである。
更に、従来の解決策は、本発明によって示されるようなオンザフライの外部分析及び監視能力を提供しない。
図５によるテスト構成
図５は、例示的なテスト構成５００を示している。テスト構成５００は、図１のＡＴＥ１１０と同様のＡＴＥ５１０の一実施形態と、図３に示されるＤＵＴ３００と同様のＤＵＴ５２０とを含む。ＡＴＥ５１０は、テストコントローラ５３６及びＡＴＥ処理ユニット５３３、ホストインターフェースクライアント５４９、及びアドレス仮想化５４６を用いた共有メモリ５４３を含む。共有メモリは、ＰＣＩｅ又はＵＳＢなどのホストインターフェースクライアント５４９を介してテストコントローラ５３６及びＤＵＴ５２０によってアクセス可能である。ＡＴＥ５１０のホストインターフェースクライアント５４９は、ＤＵＴのホストインターフェース５２３に接続されている。通常、インターフェースは、例えば、レイテイシ耐性を有するシリアルインターフェースである。
図５は、例示的なメモリマップ５５０を更に示している。メモリマップは、例えば、コプロセッサ、ＤＳＰ、及び／又は他のカスタムＩＰブロックなどの処理ユニット５５３のアドレスを含む。メモリマップは、ＳＲＡＭ、ＢＯＯＴ ＲＯＭ、ＮＶＲＡＭ、Ｌ２キャッシュ５２９、利用不能な大容量ストレージ及び／又はフラッシュメモリインターフェースなどのメモリユニット５５６のアドレス、並びに共有メモリのアドレスを更に含む。全てのメモリユニット５５６は、Ｌ２キャッシュ５２９によってカバーされ得る。
ＡＴＥ処理ユニット５３３及び／又はＡＴＥ５１０のテストコントローラ５３６は、デバッグＤｆＴインターフェース５２６を介してプログラムをＤＵＴ５２０にアップロードするように構成される。ＤＵＴ５２０にアップロードされたプログラムは、ＤＵＴを初期化し、高速インターフェースを初期化及び構成し、ＡＴＥ５１０をリンクパートナーとして設定し、共有メモリ５４３を初期化及び／又は構成し、Ｌ２キャッシュ５２９による共有メモリのキャッシングを初期化及び／又は構成するように構成される。次に、テストコントローラ５３６は、特定のテストケースを選択し、共有メモリ５４３のアドレス仮想化５４６を構成する。テストコントローラ５３６は、ＤＵＴ５２０が、デバッグＤｆＴインターフェース５２６を介して共有メモリ５４３に記憶されたテストケースを実行するように更に構成される。ＤＵＴ５２０がテストケースを実行している間に、テストコントローラ５３６は、過去のテストの結果を分析し、現在のテストの実行を監視し、次のテストケースを選択し、かつ／又は、例えばＤＵＴ５２０の処理ユニットが例えば２つ以上のコアを有する場合には新たなテストケースを実行することができる。
換言すれば、ＡＴＥ５１０のテストコントローラ５３６及び／又はＡＴＥ処理ユニット５３３は、より高速な第２のホストインターフェース５２３を介して共有メモリ５４３にアクセスするようにＤＵＴ５２０を構成するために、プログラムをＤＵＴ５２０にアップロードするように構成される。テストコントローラ５３６及び／又はＡＴＥ処理ユニット５３３は更に、共有メモリ５４３のアドレス仮想化５４６を構成し、デバッグＤｆＴ５２６及び／又はホストインターフェース５４９、５２３を介してプログラムコード及び／又はテストデータを送信することによって、共有メモリ５４３上で選択されたテストケースをＤＵＴ５２０に実行させるように構成される。
ＤＵＴによるテストの実行には、ＡＴＥ側の仮想化は必要ない。ＤＵＴは「大きなメモリの湖（ｍｅｍｏｒｙ ｌａｋｅ）」上で動作することもできるが、本発明の効率的なＡＴＥの観点から、テストケースの分離、並びに／又はＡＴＥ側で並行して準備及び／若しくはＤＵＴ実行及び／若しくは結果分析を実行する能力により、ＡＴＥのより高いスループットが可能となる。
換言すれば、本発明のＡＴＥは、以下の工程に従うように構成される。
１．デバッグアクセスポート（ＤＡＰ）又はデバッグＤｆＴインターフェース５２６が使用され、リセット後にＤＵＴ５２０をホールド状態に保持する。
２．ＤＡＰ５２６は、テストコントローラ５３６及び／又はＡＴＥ処理ユニット５３３によって使用されて、小規模なテスト実行可能プログラムをＤＵＴ５２０にロードし、それを実行して、
ａ．ＤＵＴデジタル半導体チップ及び／又は処理ユニットを初期化し、
ｂ．ＨＳＩＯインターフェース又はＰＣＩｅインターフェースなどのホストインターフェースを初期化及び構成し、ＡＴＥシステム５１０内の構成要素をリンクパートナーとして設定して、デジタル半導体システムメモリ及び／又は処理ユニットメモリの特定のメモリ範囲を提供し、
ｃ．キャッシュされる「ＨＳＩＯメモリ」を、例えば、同様にＬ２キャッシュ５２９によって、又は例えば処理ユニットによって初期化する。
３．テストコントローラ５３６は、例えば、＃３などの特定のテストケースを選択するように構成される。
４．例えば、処理ユニットによってＬ２キャッシュを無効化及び／又はリセットする。
５．ＤＡＰ経由：処理ユニットが、例えば「ＨＳＩＯメモリ」内のテストケースの開始アドレスを呼び出す。
６．テストケースが実行され、処理ユニットなどによって「ＨＳＩＯメモリ」にも結果が書き込まれる。
７．プログラムフローは「デバッグ制御」に戻る。これは処理ユニットがＤＡＰを待機することを意味する。
８．より多くのケースが利用可能である場合、テストコントローラは、次のテストケースを選択し、項目４に進み、かつ／又はこのリスト内の工程４に戻るか、かつ／又は工程４からの工程を実行することができる。
９．バックグラウンドで、すでに終了したテストケースの結果分析を開始することができる。更に、現在のテストケースの実行を監視することができる。次のデバイスのメモリイメージを必要に応じて準備及び／又は更新できる。これには、デュアルポートメモリをＡＴＥコントローラハードウェア及び／又は全てのＡＴＥ処理ユニットに実装する必要がある。
１０．第２のインターフェースとして、又はＡＴＥ側の共有メモリにアクセスするインターフェースとして使用されるＨＳＩＯインターフェースは、動作モードで完全にテストされ、動作挙動を診断することができ、予期しない動作状態を分析することができる。
図６による方法
図６は、本発明の一実施形態による方法のフローチャート６００を示している。この方法は、第１のインターフェースを介して、図３のＤＵＴ３００と同様に、プログラムをＤＵＴにアップロードすること（６１０）を含む。この方法はまた、アップロードされたプログラムが、第２のインターフェースを介して追加のプログラムコード及び／又はデータをロードするようにＤＵＴを構成する工程（６２０）を含む。
この方法は、上記の実施形態と同じ考察に基づいている。また、これらの方法は、本明細書に記載されている特徴、機能、及び詳細のいずれかによって補足され得る。
例えば、上記の方法は、所望により、個々に又は組み合わせて、図５に関して説明された特徴／機能／詳細のいずれかによって補足され得る。
本発明の利点
本発明のＡＴＥは、従来の解決策に比べて以下の利点を有し得る。
・多くの公知のＨＳＩＯベースのデータバスは、メモリマップド使用モデルを提供する。ＰＣＩ Ｅｘｐｒｅｓｓ（商標）は、ここで最も顕著な例であり、拡張デバイスは、あるメモリ及び／又はＩ／Ｏ領域を提供することを望むことを通知する。処理ユニットの動作環境内のリソースマネージャは、一致する空きスペースを見つけ、適切な開始アドレスをリソースのために又はリソースに割り当てる。例えば、真のメモリ又は制御レジスタなどの（背後にある）リソースが何かは、実装形態に依存する。この手法は、例えば、ＰＣＩ Ｅｘｐｒｅｓｓ（商標）で利用できるが、これに限定されない。
・例えば、ＰＣＩ Ｅｘｐｒｅｓｓ（商標）カードをメモリ拡張器として、したがってプログラムコード及び／又はデータのソースとして使用することは、実用上公知ではなく、特にテスト目的として公知ではない（テスト目的の中には存在しない）。
・多くのＨＳＩＯインターフェースについての実用上の観測は、それらが、コンピュータシステムのグローバルメモリマップ内の（グローバルメモリマップ内への）メモリマッピング制御レジスタ及び／又はデータエリアによって、周辺機器を制御するために使用されることである。
・データ領域は、コンピュータシステムの処理ユニットが実行するコンピュータコードのソースとして、つまり処理ユニットのメモリ拡張として使用される。テストケースコードは、処理ユニットメモリの特定のアドレスに表示される。実行は、ジャンプ又はそのアドレスへの呼び出しによって開始され、これは、テストコントローラによって開始され得る。
・処理ユニットのキャッシュは、かかるメモリの拡張が通常のシステムメモリとして受け入れられるように構成できる。すなわち、それに応じてキャッシュされたメモリ範囲をプログラムする必要があり、これは通常の使用事例である。つまり、特別なＤｆＴは必要ない。
・ミッションモードでのデジタル半導体設計のテストの実行は、組み込まれた様々なＩＰブロック間の通信などの障害を特定することを目的としている。すなわち、テストにより、あるＩＰから他のＩＰへのデータ「トラフィック」が生成される。多くの場合、重要なテスト項目の１つは、ミッションモードでのＰＣＩ Ｅｘｐｒｅｓｓ及びＵＳＢなどのＨＳＩＯバスの使用であるが、これらに限定されない。これらのインターフェースの動作は、テスト中の設計におけるクロックドメイン全体にわたってトラフィックを試みる。かかるＨＳＩＯインターフェースを安定性についてテストすることは、説明した本発明の副産物である。
・多くの、より大きな及び／又はより現実的なテストケースがここで可能である。
・追加のダウンロード及び／又はコピー時間のオーバーヘッドは必要ない。ＨＳＩＯバスを介した実行時のダウンロード。実行時のパフォーマンスは、Ｌ２キャッシュによって保証及び／又は改善される。
・テストコントローラは、複数のテストケースを管理し、ＤＵＴに「ステップスルー」させることもできる。
・テストケースの実行は、ＡＴＥによって同時に監視及び分析できる。
更なる一般的な改善
本発明は、以下の特徴を含み得るセキュリティ機能を本発明に追加することによって更に改善され得る。
・第１のインターフェース及び／又は第２のインターフェースに対するＡＴＥ及び／又はテスタの認証：
ＡＴＥ及び／又はテスタは、例えば通信を確立するために必要とされるそのアイデンティティを証明するために、例えば暗号手段及び／又は秘密クレデンシャルを使用して、第１のインターフェース及び／又は第２のインターフェースに対してそれ自体を認証するように要求され得る。
・第１のインターフェース及び／又は第２のインターフェースに対するＡＴＥ及び／又はテスタの認可：
ＡＴＥ及び／又はテスタは、例えば、暗号化手段及び／又は秘密クレデンシャルを使用して、第１のインターフェース又は第２のインターフェースに対してそれ自体を認可して、例えば、別様で制限された機能にアクセスするためのデバイス上の特権を得るように要求され得る。
・ＤＵＴとＡＴＥ及び／又はテスタとの間の通信の整合性チェック：
ＤＵＴとＡＴＥ及び／又はテスタ及び／又はＡＴＥの第１のインターフェース及び／又は第２のインターフェースとの間の通信は、例えばハッシュなどの標準及び／又は独自のデータ完全性チェック方法を用いて、変更に対して保護することができる。
・ＤＵＴとＡＴＥ及び／又はテスタとの間の通信の暗号化：
ＤＵＴとＡＴＥ及び／又はテスタ及び／又はＡＴＥのインターフェースとの間の通信は、標準の暗号化スキーム及び／又は独自の暗号化方法を使用して暗号化することができる。
本発明は、圧縮特徴を本発明に追加することによって更に改善され得、これは、以下の特徴を含み得る。
・ＤＵＴとＡＴＥ及び／又はテスタとの間の通信の圧縮：
ＤＵＴとＡＴＥ及び／又はテスタ又はＡＴＥのプライマリインターフェース及び／又はセカンダリインターフェース間の通信は、標準的な又は独自の損失性又は無損失性のコンパクション手段を用いて圧縮することができ、ここで、ＡＴＥ及び／又はテスタがデータを圧縮してデバイスに送信し、デバイスによって解凍され、かつ／又はデバイスが送信されたデータ若しくはテスタに送信するデータを圧縮し、かつ／又はテスタがデータを解凍する。
ＤＵＴとＡＴＥとの間の通信を圧縮するには、以下のことも必要であり得る。
・必要とされるコンパクション方法及び／又はデコンパクション方法は、第１のインターフェース及び／又は第２のインターフェースを使用してプログラムコードの一部としてＤＵＴにアップロードすることができるか、又はアップロードされてもよい。
代替的な実装形態
一部の態様を装置の文脈で説明したが、これらの態様はまた、ブロック又はデバイスが方法工程又は方法工程の特徴に対応する、対応する方法の説明を表すことは明らかである。同様に、方法工程の文脈で説明される態様はまた、対応するブロック又はアイテム、又は対応する装置の特徴の説明を表している。
特定の実装形態の要件に応じて、本発明の実施形態は、ハードウェア又はソフトウェアで実装され得る。この実装形態は、それぞれの方法が実行されるようにプログラム可能なコンピュータシステムと協働する（又は協働し得る）電子的に読み取り可能な制御信号を記憶したデジタル記憶媒体、例えばフロッピー（登録商標）ディスク、ＤＶＤ、ＣＤ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ又はフラッシュメモリを使用して実行されてもよい。
本発明による一部の実施形態は、本明細書に記載の方法のうちの１つが実行されるように、プログラム可能なコンピュータシステムと協働することができる電子的に読み取り可能な制御信号を有するデータキャリアを含む。
概して、本発明の実施形態は、プログラムコードを備えたコンピュータプログラム製品として実施することができ、プログラムコードは、コンピュータプログラム製品がコンピュータ上で実行されるときに方法のうちの１つを実行するために機能する。プログラムコードは、例えば、機械可読キャリアに記憶され得る。
他の実施形態は、機械可読キャリアに記憶された、本明細書に記載の方法のうちの１つを実行するためのコンピュータプログラムを含む。
したがって、換言すれば、本発明の方法の一実施形態は、コンピュータプログラムがコンピュータ上で実行されるときに、本明細書に記載の方法のうちの１つを実行するためのプログラムコードを有するコンピュータプログラムである。
したがって、本発明の方法の更なる実施形態は、本明細書に記載の方法のうちの１つを実行するためのコンピュータプログラムをその上に記録したデータキャリア（又はデジタル記憶媒体、又はコンピュータ可読媒体）である。データキャリア、デジタル記憶媒体、又は記録された媒体は、通常、有形及び／又は非過渡的である。
したがって、本発明の方法の更なる実施形態は、本明細書に記載の方法のうちの１つを実行するためのコンピュータプログラムを表すデータストリーム又は信号のシーケンスである。例えば、データストリーム又は信号のシーケンスは、例えば、インターネットを介して、データ通信接続を介して転送されるように構成され得る。
更なる実施形態は、本明細書に記載の方法のうちの１つを実行するように構成又は適合された処理手段、例えば、コンピュータ、又はプログラマブルロジックデバイスを含む。
更なる実施形態は、本明細書に記載の方法のうちの１つを実行するためのコンピュータプログラムをその上にインストールしたコンピュータを含む。
本発明による更なる実施形態は、本明細書に記載の方法のうちの１つを実行するためのコンピュータプログラムを（例えば、電子的又は光学的に）受信機に転送するように構成された装置又はシステムを含む。この受信機は、例えば、コンピュータ、モバイルデバイス、メモリデバイスなどであり得る。装置又はシステムは、例えば、コンピュータプログラムを受信機に転送するためのファイルサーバを含み得る。
一部の実施形態では、プログラマブルロジックデバイス（例えば、フィールドプログラマブルゲートアレイ）を使用して、本明細書に記載の方法の機能の一部又は全てを実行することができる。一部の実施形態では、フィールドプログラマブルゲートアレイは、本明細書に記載の方法のうちの１つを実行するためにマイクロプロセッサと協働することができる。概して、これらの方法は、任意のハードウェア装置によって実行されることが好ましい。
本明細書に記載の装置は、ハードウェア装置を使用して、若しくはコンピュータを使用して、又はハードウェア装置とコンピュータの組み合わせを使用して実装することができる。
本明細書に記載の装置、又は本明細書に記載の装置の任意の構成要素は、少なくとも部分的にハードウェア及び／又はソフトウェア内に実装することができる。
本明細書に記載の方法は、ハードウェア装置を使用して、若しくはコンピュータを使用して、又はハードウェア装置とコンピュータの組み合わせを使用して実行することができる。

Claims (33)

  1. 処理ユニット並びにプログラム及び／又はデータメモリを含む被試験デバイスをテストするための自動試験機器であって、
    前記自動試験機器が、第１のインターフェースを用いて前記被試験デバイスにプログラムをアップロードするように構成され、
    前記第１のインターフェースを介して前記被試験デバイスにアップロードされた前記プログラムが、追加の通信のために、より高いデータレートで動作する第２のインターフェースを開放するように前記被試験デバイスを構成する、
    自動試験機器。
  2. 前記第１のインターフェースを介して前記被試験デバイスにアップロードされた前記プログラムが、
    前記被試験デバイスによる実行のために、前記第１のインターフェースよりも高いデータレートを含む第２のインターフェースを介して追加のプログラムコード及び／若しくはデータをロードするように前記被試験デバイスを構成すること、並びに／又は
    １若しくは複数のプログラムの実行を制御すること、並びに／又は
    前記被試験デバイスのレジスタを所望の値に設定すること、並びに／又は
    前記被試験デバイスのメモリアクセスを構成すること、
    を行う、請求項１に記載の自動試験機器。
  3. 前記第１のインターフェースを介して前記被試験デバイスにアップロードされた前記プログラムが、メモリマッピングを使用して前記第２のインターフェースにアクセスするように前記被試験デバイスを構成する、
    請求項１又は請求項２に記載の自動試験機器。
  4. 前記第１のインターフェースを介して前記被試験デバイスにアップロードされた前記プログラムが、前記第２のインターフェースへのアクセスのために、前記被試験デバイスの前記処理ユニットによってアドレス指定可能なメモリ範囲のメモリサブ範囲を割り当てるように、前記被試験デバイスのリソースマネージャを構成する、
    請求項１～３のいずれか一項に記載の自動試験機器。
  5. 前記デバイスにアップロードされた前記プログラムが、アプリケーションプロトコルを利用して、クライアント又はホストのいずれかとして前記自動試験機器に通信して、その相手とデータを交換する、
    請求項１～４のいずれか一項に記載の自動試験機器。
  6. 前記自動試験機器が、前記第１のインターフェース及び／又は第２のインターフェースに対して、それ自体を認証及び／又は認可するように構成されている、
    請求項１～５のいずれか一項に記載の自動試験機器。
  7. 前記自動試験機器が、暗号化された方法及び／又は変更に対して保護された方法で、前記被試験デバイスと通信するように構成されている、
    請求項１～６のいずれか一項に記載の自動試験機器。
  8. 前記自動試験機器が、コンパクション手段を用いて圧縮された方法で前記被試験デバイスと通信するように構成され、
    前記自動試験機器が、データを圧縮して前記被試験デバイスに送信し、前記被試験デバイスから受信した前記データを解凍するように構成されている、
    請求項１～７のいずれか一項に記載の自動試験機器。
  9. 前記第１のインターフェース及び／又は第２のインターフェースを介して前記被試験デバイスにアップロードされた前記プログラムが、コンパクション方法及び／又はデコンパクション方法を実行して、前記圧縮及び／又は解凍を実行するためのプログラムコードを含む、
    請求項８に記載の自動試験機器。
  10. 前記自動試験機器が、前記被試験デバイスの前記処理ユニットに、前記自動試験機器の共有メモリに記憶され、前記第２のインターフェースを介して前記被試験デバイスにロードされるテストケースコードを実行させるように構成されている、
    請求項１～９のいずれか一項に記載の自動試験機器。
  11. 前記自動試験機器が、前記自動試験機器の共有メモリに記憶され、前記第２のインターフェースを介して前記被試験デバイスにロードされるテストケースコードを前記被試験デバイスが実行する前に、キャッシュ又はキャッシュ領域の無効化を引き起こすように構成されている、
    請求項１～１０のいずれか一項に記載の自動試験機器。
  12. 前記第１のインターフェースを使用して前記被試験デバイスにアップロードされた前記プログラムが、
    前記被試験デバイスの前記処理ユニットを初期化することと、
    前記被試験デバイスの前記第２のインターフェースを初期化することと、
    前記自動試験機器のメモリに接続し、前記自動試験機器の前記メモリのメモリ範囲を前記被試験デバイスの前記処理ユニットによって使用可能なメモリ範囲として提供するように、前記被試験デバイスの前記第２のインターフェースを構成することと、を行う、
    請求項１～１１のいずれか一項に記載の自動試験機器。
  13. 前記第１のインターフェースを使用して前記被試験デバイスにアップロードされた前記プログラムが、前記自動試験機器の前記メモリの前記メモリ範囲がマッピングされる前記メモリ範囲を、前記被試験デバイスのキャッシュによってキャッシュされるように初期化する、
    請求項１２に記載の自動試験機器。
  14. 前記第１のインターフェースを使用して前記被試験デバイスにアップロードされた前記プログラムは、前記第２のインターフェースによって提供される拡張メモリが、アクセス時間が遅くなる可能性があることを除いて、通常のシステムメモリとして前記被試験デバイスの前記処理ユニットに提示されるように、前記自動試験機器の前記メモリの前記メモリ範囲がマッピングされる前記メモリ範囲を初期化する、
    請求項１２又は１３に記載の自動試験機器。
  15. 前記第１のインターフェースを使用して前記被試験デバイスにアップロードされた前記プログラムが、前記被試験デバイスに、プログラム実行の結果を前記第２のインターフェースを介して前記自動試験機器に転送させる、
    請求項１～１４のいずれか一項に記載の自動試験機器。
  16. 前記自動試験機器が、前記第２のインターフェースを介して前記自動試験機器のメモリに記憶された前記結果に基づいてデータ分析を実行するように構成され、かつ／又は
    前記自動試験機器が、前記第２のインターフェースを介して前記自動試験機器の前記メモリに記憶された前記結果に基づいて前記被試験デバイスの特性評価を実行するように構成され、かつ／又は
    前記自動試験機器が、前記第２のインターフェースを介して前記自動試験機器の前記メモリへのデータアクセスパターンを評価するように構成され、かつ／又は
    前記自動試験機器が、前記被試験デバイスを特性評価するために、前記第２のインターフェースを介して前記被試験デバイスから受信した情報を分析するように構成されている、
    請求項１５に記載の自動試験機器。
  17. 前記自動試験機器が、前記自動試験機器のメモリの異なるメモリ範囲に記憶され、前記第２のインターフェースを介して前記被試験デバイスによってアクセスされる複数のテストケースプログラムを、前記被試験デバイスに順次又は並列に実行させるように構成されている、請求項１～１６のいずれか一項に記載の自動試験機器。
  18. 前記第１のインターフェースを介して前記被試験デバイスにアップロードされた前記プログラムが、所与のテストケースプログラムの実行中に、前記第２のインターフェースを介して前記所与のテストケースプログラムのプログラムコード及び／又はデータをロードするように前記被試験デバイスを構成する、
    請求項１～１７のいずれか一項に記載の自動試験機器。
  19. 前記自動試験機器が、テストコントローラを含み、
    前記自動試験機器が、前記被試験デバイスにテストデータを提供するための前記第１のインターフェースを含み、
    前記自動試験機器が、前記テストコントローラによってアクセス可能であり、前記被試験デバイスによってアクセス可能である共有メモリを含む、
    請求項１～１８のいずれか一項に記載の自動試験機器。
  20. 被試験デバイスをテストするための自動試験機器であって、
    前記自動試験機器が、テストコントローラを含み、
    前記自動試験機器が、前記被試験デバイスにテストデータを提供するための第１のインターフェースを含み、
    前記自動試験機器が、前記テストコントローラによってアクセス可能であり、前記被試験デバイスによってアクセス可能である共有メモリを含む、
    自動試験機器。
  21. 前記自動試験機器が、前記共有メモリへの前記被試験デバイスのアクセスを可能にするように構成されたシリアルインターフェースを含む、
    請求項１９又は請求項２０に記載の自動試験機器。
  22. 前記シリアルインターフェースが、ＰＣＩ－Ｅｘｐｒｅｓｓインターフェース又はＰＣＩ－Ｅｘｐｒｅｓｓ準拠インターフェースである、
    請求項２１に記載の自動試験機器。
  23. 前記シリアルインターフェースが、ユニバーサルシリアルバス（ＵＳＢ）インターフェースである、
    請求項２１に記載の自動試験機器。
  24. 前記シリアルインターフェースが、サンダーボルトインターフェース若しくはイーサネットインターフェース若しくはＩＥＥＥ－１３９４インターフェース若しくはＳＡＴＡ－インターフェースであり、又は前記シリアルインターフェースが、ＩＥＥＥ－１１４９インターフェースであり、又は前記シリアルインターフェースが、ＩＥＥＥ－１５００インターフェースであり、又は前記シリアルインターフェースは、ＩＥＥＥ－１６８７インターフェースであり、又は前記シリアルインターフェースが、前記第１のインターフェースの一部であり得る、
    請求項２１に記載の自動試験機器。
  25. 前記自動試験機器が、前記共有メモリが複数の被試験デバイスによってアクセス可能であるように構成されている、
    請求項１９～２４のいずれか一項に記載の自動試験機器。
  26. 前記自動試験機器が、前記共有メモリに結合された複数のインターフェースを含み、複数の被試験デバイスによる前記共有メモリへのアクセスを可能にする、
    請求項２５に記載の自動試験機器。
  27. 前記テストコントローラが、前記共有メモリのどの部分が前記被試験デバイスによってアクセス可能であるかを選択するように構成され、又は
    前記テストコントローラが、複数の被試験デバイスへの前記共有メモリの部分の割り当てを選択するように構成されている、
    請求項１９～２６のいずれか一項に記載の自動試験機器。
  28. 前記テストコントローラは、前記共有メモリの第１の部分が、テストランの第１の部分中に所与の被試験デバイスに割り当てられるように、かつ
    前記共有メモリの第２の部分が、前記テストランの第２の部分中に所与の被試験デバイスに割り当てられるように、
    前記テストラン中に前記所与の被試験デバイスに対する前記共有メモリの部分の割り当てを変更するように構成されている、
    請求項１９～２７のいずれか一項に記載の自動試験機器。
  29. 前記自動試験機器が、前記被試験デバイスが前記共有メモリの別の部分にアクセスしている間に、前記共有メモリの現在使用されていない部分を変更して、新しいテストケースプログラムを設定するように構成されている、
    請求項１９～２８のいずれか一項に記載の自動試験機器。
  30. 前記自動試験機器が、前記被試験デバイスが前記共有メモリの他の部分にアクセスしている間に、前記被試験デバイスによって前記共有メモリに記憶されたデータを前記共有メモリから読み出すように構成されている、
    請求項１９～２９のいずれか一項に記載の自動試験機器。
  31. 前記自動試験機器が、テスト結果を得るために、前記被試験デバイスによって前記共有メモリに記憶された前記データを分析するように構成されている、
    請求項３０に記載の自動試験機器。
  32. 処理ユニット並びにプログラム及び／又はデータメモリを含む被試験デバイスをテストするための方法であって、
    前記方法が、第１のインターフェースを使用して前記被試験デバイスにプログラムをアップロードすることを含み、
    前記第１のインターフェースを介して前記被試験デバイスにアップロードされた前記プログラムが、前記被試験デバイスによる実行のために、前記第１のインターフェースよりも高いデータレートを含む第２のインターフェースを介して追加のプログラムコード及び／又はデータをロードするように前記被試験デバイスを構成する、
    方法。
  33. コンピュータプログラムがコンピュータ上で実行されるときに、請求項３２に記載の方法を実行するためのコンピュータプログラム。
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