CN115391252A - Usb集成电路、测试平台及usb集成电路的操作方法 - Google Patents

Usb集成电路、测试平台及usb集成电路的操作方法 Download PDF

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CN115391252A CN202211030865.3A CN202211030865A CN115391252A CN 115391252 A CN115391252 A CN 115391252A CN 202211030865 A CN202211030865 A CN 202211030865A CN 115391252 A CN115391252 A CN 115391252A
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Abstract

本发明提供一种USB集成电路、测试平台及USB集成电路的操作方法。USB集成电路包括USB端口物理层电路、第一通道配接器、第二通道配接器、路由电路以及USB传输层电路。USB端口物理层电路用以传输在USB集成电路与外部装置之间的差动信号。当USB集成电路操作于测试模式时，路由电路将第一通道配接器电性连接至USB端口物理层电路。当USB集成电路操作在工作模式时，路由电路将第二通道配接器电性连接至USB端口物理层电路。USB传输层电路耦接第一通道配接器以及第二通道配接器。

Description

USB集成电路、测试平台及USB集成电路的操作方法
技术领域
本发明涉及一种电子电路，且特别涉及一种通用串行总线(Universal SerialBus，以下称为USB)集成电路、测试平台以及USB集成电路的操作方法。
背景技术
USB是连接计算机系统和外部装置的一种标准。USB依据传输速度以及连接方式分为多种规范。对于USB4 V2 Gen4规范而言，信号是以脉冲幅度调制(Pulse-amplitudemodulation，PAM)的方式来进行编码。
在另一方面，在电子装置的研发阶段，应用了USB4 V2 Gen4规范的电子装置可以通过可编程逻辑装置(Programmable Logic Device，PLD)来执行测试。然而，现行的可编程逻辑装置可支持的传输标准有限，而无法对符合USB4 V2 Gen4规范的信号来执行测试。
须注意的是，“现有技术”段落的内容是用来帮助了解本发明。在“现有技术”段落所公开的部分内容(或全部内容)可能不是本领域技术人员所知道的已知技术。在“现有技术”段落所公开的内容，不代表该内容在本发明申请前已被本领域技术人员所知悉。
发明内容
本发明实施例提供一种USB集成电路，能够对应用了USB4 V2 Gen4规范的待测装置来执行测试。
本发明实施例的USB集成电路包括第一USB端口物理层电路、第一通道配接器、第二通道配接器、路由电路以及USB传输层电路。第一USB端口物理层电路用以传输在USB集成电路与外部装置之间的差动信号。路由电路耦接第一USB端口物理层电路、第一通道配接器以及第二通道配接器。当USB集成电路操作在测试模式时，路由电路将第一通道配接器电性连接至第一USB端口物理层电路。当USB集成电路操作在工作模式时，路由电路将第二通道配接器电性连接至第一USB端口物理层电路。USB传输层电路耦接第一通道配接器以及第二通道配接器。
本发明实施例还提供一种测试平台。测试平台用以测试待测USB集成电路。测试平台包括测试机台以及USB集成电路。测试机台用以产生测试样式。USB集成电路耦接至测试机台以接收符合USB4 V2规范的第一下行信号。第一下行信号包括测试样式。USB集成电路还耦接至待测USB集成电路以提供符合USB4 V1规范的第二下行信号。测试机台所产生的测试样式通过USB集成电路被传输至待测USB集成电路。USB集成电路包括第一USB端口物理层电路、第一通道配接器、路由电路以及USB传输层电路。第一USB端口物理层电路用以传输在USB集成电路与测试机台之间的差动信号。路由电路耦接第一USB端口物理层电路以及第一通道配接器。当USB集成电路操作在测试模式时，路由电路将第一通道配接器电性连接至第一USB端口物理层电路。USB传输层电路耦接第一通道配接器。
本发明实施例还提供一种USB集成电路的操作方法。USB集成电路的操作方法包括以下的操作：通过USB集成电路的第一USB端口物理层电路传输在USB集成电路与外部装置之间的差动信号；当USB集成电路操作在测试模式时，通过USB集成电路的路由电路将USB集成电路的第一通道配接器电性连接至第一USB端口物理层电路，其中路由电路耦接第一USB端口物理层电路与第一通道配接器，以及USB集成电路的USB传输层电路耦接第一通道配接器；以及当USB集成电路操作在工作模式时，通过路由电路将USB集成电路的第二通道配接器电性连接至第一USB端口物理层电路，其中路由电路以及USB传输层电路耦接第二通道配接器。
基于上述，本发明实施例的USB集成电路、测试平台以及USB集成电路的操作方法可以通过USB端口物理层电路以及通道配接器来传输符合USB4 V2 Gen4规范的应用特定数据，以对待测USB集成电路执行测试。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明实施例所绘示的USB集成电路的电路方块(circuitblock)图。
图2是根据本发明实施例所绘示的USB集成电路的操作方法流程示意图。
图3是根据本发明另一实施例所绘示的USB集成电路的电路方块示意图。
图4是根据本发明另一实施例所绘示的USB集成电路的电路方块。
图5是根据本发明实施例所绘示的测试平台的电路方块示意图。
图6是根据本发明实施例所绘示的传输层分组的示意图。
【符号说明】
100、300、400_1～400_2、500:USB集成电路
110:USB端口物理层电路
120、320:路由电路
131～132:通道配接器
140:USB传输层电路
310、410_1～410_2、510:USB4 V2端口物理层电路
321:多工器
322:解多工器
331～332、431_1～431_2、432_1～432_2、531:USB4 V2通道配接器
330、430_1～430_2、530、630:数据转换器
340、540:USB4 V2传输层电路
351～352、551～554:USB4 V1通道配接器
361～362、561～564:USB4 V1端口物理层电路
470、570:测试机台
480、580:待测USB集成电路
50:测试平台
611～614:USB4 V1端口物理层电路
640:可编程逻辑电路
D1～D4:电子装置
HD:标头字段
L1～L2:线
PL:酬载字段
S11～S12、S14、S21～S24、S31～S34:差动信号
S210～S240:步骤
T00、T01、T02:三进位制数字信号
TLP:传输层分组
具体实施方式
本发明的部分实施例接下来将会配合附图来详细描述，以下的描述所引用的元件符号，当不同附图出现相同的元件符号将视为相同或相似的元件。这些实施例只是本发明的一部分，并未揭示所有本发明的可实施方式。更确切的说，这些实施例只是本发明的专利申请范围中的范例。
图1是根据本发明实施例所绘示的USB集成电路的电路方块图。在一些实施例中，USB集成电路100可以应用在USB集线器(hub)的上行串流端口(Upstream-Facing Port，UFP)电路中，以连接USB主机(USB host)。在又一些实施例中，USB集成电路100可以应用在USB装置(USB device)的UFP电路中，以连接USB主机或是USB集线器。在另一些实施例中，USB集成电路100可以应用在USB主机的下行串流端口(Downstream-Facing Port，DFP)电路中，以连接USB装置或是USB集线器。在又一些实施例中，USB集成电路100可以应用在USB集线器的DFP电路中，以连接USB装置。或者，在一些实施例中，USB集成电路100可以应用在测试平台，以与可编程逻辑装置(Programmable Logic Device，PLD)协同执行测试。在一些实施例中，USB集成电路100也可以应用在其他电子装置中，以独立执行测试与(或)其他操作。
在图1所示实施例中，USB集成电路100包括USB端口物理层(PortPhysical Layer)电路110、路由电路120、通道配接器(Lane Adapter)131～132以及USB传输层电路140。路由电路120耦接USB端口物理层电路110。路由电路120还耦接通道配接器131与132。通道配接器131耦接USB传输层电路140的多个传输端中的一个。通道配接器132耦接USB传输层电路140的多个传输端中的另一个。
在本实施例中，USB端口物理层电路110为符合USB4 V2规范的端口物理层电路。USB4 V2规范包括USB4 V2 Gen2规范、USB4 V2 Gen3规范以及USB4 V2 Gen4规范。在本实施例中，USB端口物理层电路110适于通过USB连接器耦接外部装置(未绘示于图1)。依照实际设计，所述USB连接器(未绘示于图1)可以是USB Type-C(又称USB-C)连接器。USB端口物理层电路110可以相容于早于USB4 V2规范的其他USB规范的外部装置。前述的其他USB规范(以下称为相容的USB规范)例如是USB4 V1规范以及USB3规范，其中USB3规范包括USB3Gen1规范以及USB3 Gen2规范。
在本实施例中，通道配接器131为符合USB4 V2规范的“厂商特定配接器(VendorSpecific Adapter)”。通道配接器131可以处理在路由电路120与USB传输层电路140之间传输应用特定数据(Application Specific Data)，以实现制造商所需的特定应用(例如是执行测试)。应用特定数据符合USB4 V2规范或者相容的USB规范。
在本实施例中，通道配接器132为符合USB4 V2规范的通道配接器。通道配接器132可以是标准规范配接器，以处理在路由电路120与USB传输层电路140之间传输符合USB4 V2规范或者相容的USB规范的数据。
图2是根据本发明实施例所绘示的USB集成电路的操作方法流程示意图。图2所示操作方法适用于图1所示USB集成电路100。以下将参考图1实施例的各项元件来详细说明图2所示操作方法。图2所示操作方法的相关说明也可以被类推而适用于图3所示USB集成电路300、图4所示USB集成电路400_1～400_2与(或)图5所示测试平台50中的USB集成电路500。
请参考图1与图2。在步骤S210中，USB端口物理层电路110可以传输在USB集成电路100与外部装置(未绘示于图1)之间的差动信号S11～S12。在本实施例中，差动信号S11～S12可以是符合USB4 V2规范的脉冲幅度调制(Pulse-amplitude modulation，PAM)信号。在一些实施例中，差动信号S11～S12符合相容的USB规范。
举例来说，差动信号S11与S12可以是符合USB4 V2规范的三位阶PAM信号(即，PAM3信号)。在每一个时间点上的PAM3信号可以呈现三个信号态中的任一个。相较于具有二种位阶状态(例如是0或1)的不归零(Non ReturnZero，NRZ)信号，属于PAM3信号的差动信号S11(S12)需要1.5个位(bit)去表示单个时间点的原始数据(Raw Data)。
在本实施例中，USB端口物理层电路110可以将差动信号S11转换为三进位制(ternary)数字信号T00、T01、T02、…。具体来说，USB端口物理层电路110可以对差动信号S11进行格式化，以将差动信号S11由模拟信号(PAM3信号)转换为数字信号(ternary信号)。差动信号S12可以参照差动信号S11的相关说明并且加以类推，故在此不另重述。
在本实施例中，USB集成电路100可以选择性地操作在测试模式或者工作模式。具体来说，路由电路120受控于USB集成电路100的处理器(未绘示于图1)来切换USB集成电路100的操作模式。
当USB集成电路100操作在测试模式时(步骤S220的判断结果为“测试模式”)，USB集成电路100可以进行步骤S230。在步骤S230中，路由电路120可以将通道配接器131电性连接至USB端口物理层电路110。此时，路由电路120可以在通道配接器131与USB端口物理层电路110之间传输三进位制数字信号T00、T01、T02、…。在本实施例中，操作在测试模式的USB集成电路100可以执行至少一种功能。例如当USB集成电路100操作在测试模式时，与USB集成电路100所连接的测试机台(USB主机或测试模式判断装置)或者USB集成电路100可以对耦接USB集成电路100的待测装置进行测试，以判断待测装置的功能是否异常。
举例来说，在一些实施例中，在测试模式的模拟测试中，测试模式判断装置可以依据待测装置与USB端口物理层电路110之间所传输的差动信号S11或(与)S12(例如是PAM3信号)来判断待测装置的差动信号S11或(与)S12是否符合所需的传输规范(例如是USB4 V2Gen4规范)。在一些实施例中，在测试模式的逻辑测试中，测试模式判断装置可以依据回传自待测装置的三进位制数字信号T00、T01、T02、…来判断待测装置是否可以正常操作。
当USB集成电路100操作在工作模式时(步骤S220的判断结果为“工作模式”)，USB集成电路100可以进行步骤S240。在步骤S240中，路由电路120可以将通道配接器132电性连接至USB端口物理层电路110。此时，路由电路120可以在通道配接器132与USB端口物理层电路110之间传输三进位制数字信号T00、T01、T02、…。在本实施例中，操作在工作模式的USB集成电路100可以执行至少一种功能，以将此至少一种功能应用于耦接USB集成电路100的电子装置。
在此值得一提的是，即使耦接在USB集成电路100的待测装置(例如是可编程逻辑装置)未支持USB4 V2 Gen4规范的传输标准，USB集成电路100能够通过USB端口物理层电路110将符合USB4 V2 Gen4规范的差动信号格式化成三进位制数字信号，并且USB集成电路100能够通过通道配接器131来传输符合USB4 V2 Gen4规范且经格式化的应用特定数据，以执行测试。
图3是根据本发明另一实施例所绘示的USB集成电路的电路方块示意图。请参考图3，在本实施例中，图3所示USB集成电路300可以参照图1所示USB集成电路100的相关说明来类推。
图3的USB集成电路300与图1的USB集成电路100不同之处在于，USB集成电路300还包括USB4 V1通道配接器351～352以及USB4 V1端口物理层电路361～362。在另一方面，为了方便说明本申请内容，图1的USB端口物理层电路110在图3中改称为USB4 V2端口物理层电路310，图1的通道配接器131～132在图3中分别改称为USB4 V2通道配接器331～332，并且图1的USB传输层电路140在图3中改称为USB4 V2传输层电路340。
在本实施例中，USB集成电路300的路由电路320包括多工器321以及解多工器322。在本实施例中，解多工器322的输入端耦接USB4 V2端口物理层电路310的输出端。解多工器322的第一输出端耦接USB4 V2通道配接器331的输入端。解多工器322的第二输出端耦接USB4 V2通道配接器332的输入端。在本实施例中，多工器321的输出端耦接USB4 V2端口物理层电路310的输入端。多工器321的第一输入端耦接USB4 V2通道配接器331的输出端。多工器321的第二输入端耦接USB4 V2通道配接器332的输出端。
在本实施例中，当USB集成电路300操作在测试模式时，解多工器322受控于USB集成电路300的处理器(未绘示于图3)来将USB4 V2端口物理层电路310的输出端耦接至USB4V2通道配接器331的输入端。在另一方面，当USB集成电路300操作在测试模式时，多工器321也受控于处理器来将USB4 V2端口物理层电路310的输入端耦接至USB4 V2通道配接器331的输出端。应注意的是，当USB集成电路300操作在测试模式时，通过解多工器322以及多工器321能够选择性地将USB4 V2端口物理层电路310电性连接于USB4 V2通道配接器331，以传输测试用的应用特定数据。
在本实施例中，当USB集成电路300操作在工作模式时，解多工器322受控于USB集成电路300的处理器来将USB4 V2端口物理层电路310的输出端耦接至USB4 V2通道配接器332的输入端。在另一方面，当USB集成电路300操作在工作模式时，多工器321也受控于处理器来将USB4 V2端口物理层电路310的输入端耦接至USB4 V2通道配接器332的输出端。应注意的是，当USB集成电路300操作在工作模式时，通过解多工器322以及多工器321能够选择性地将USB4 V2端口物理层电路310电性连接于USB4 V2通道配接器332，以传输工作用的数据。
在本实施例中，USB4 V2传输层电路340耦接在USB4 V2通道配接器331～332与USB4 V1通道配接器351～352之间。具体来说，USB4 V2传输层电路340的第一输入端耦接USB4 V2通道配接器331的输出端。USB4 V2传输层电路340的第二输入端耦接USB4 V2通道配接器332的输出端。在另一方面，USB4 V2传输层电路340的第一输出端耦接USB4 V1通道配接器351的输入端。USB4 V2传输层电路340的第二输出端耦接USB4 V1通道配接器352的输入端。
在本实施例中，当USB集成电路300操作在测试模式时，USB4 V2传输层电路340受控于USB集成电路300的处理器来将USB4 V2通道配接器331耦接至USB4 V1通道配接器351或352。在本实施例中，当USB集成电路300操作在工作模式时，USB4 V2传输层电路340受控于处理器来将USB4 V2通道配接器332耦接至USB4 V1通道配接器351或352。
在本实施例中，USB4 V1通道配接器351～352还一对一地耦接USB4 V1端口物理层电路361～362。具体来说，USB4 V1通道配接器351的输出端耦接USB4 V1端口物理层电路361的输入端。USB4 V1通道配接器352的输出端耦接USB4 V1端口物理层电路362的输入端。
在本实施例中，USB4 V1通道配接器351为符合USB4 V1规范的通道配接器。在本实施例中，USB4 V1通道配接器351可以是标准规范配接器，以处理在USB4 V1通道配接器351与USB4 V2传输层电路340之间传输符合USB4 V1规范的数据。USB4 V1通道配接器352可以参照USB4 V1通道配接器351的相关说明并且加以类推，故在此不另重述。
在本实施例中，USB集成电路300还可以通过USB4 V1端口物理层电路361～362传输在USB集成电路300与另一个外部装置(未绘示于图3)之间的差动信号S21～S22。在本实施例中，USB4 V1端口物理层电路361可以相容于早于USB4 V1规范的其他规范(例如是USB3规范)的另一个外部装置。在本实施例中，差动信号S21～S22符合USB4 V1规范。在一些实施例中，差动信号S21～S22符合相容的USB3规范。USB4 V1端口物理层电路362可以参照USB4V1端口物理层电路361的相关说明并且加以类推，故在此不另重述。
在本实施例中，USB4 V2通道配接器331～332、USB4 V2传输层电路340以及USB4V1通道配接器351～352可以被整合成数据转换器(Data Converter)330。
如上述的各种实施例所示，当USB集成电路300操作在测试模式时，数据转换器330可以通过USB4 V2通道配接器331处理符合USB4 V2规范的应用特定数据，并且通过USB4 V2传输层电路340将此应用特定数据分配给USB4 V1通道配接器351或352。假设USB4 V1通道配接器351被选择，数据转换器330可以通过USB4 V1通道配接器351将此应用特定数据转换成符合USB4 V1规范的应用特定数据，以传输至USB4 V1端口物理层电路361。数据转换器330也可以反向操作，以将符合USB4 V1规范的应用特定数据转换成符合USB4 V2规范的应用特定数据，如前述的相关说明并且加以类推，故在此不另重述。
在另一方面，如上述的各种实施例所示，当USB集成电路300操作在工作模式时，数据转换器330也可以通过USB4 V2通道配接器332以及上述的相关元件来将数据在USB4 V2规范与USB4 V1规范之间转换，可以参照上述关于数据转换器330以及USB4 V2通道配接器332的相关说明并且加以类推，故在此不另重述。
图4是根据本发明另一实施例所绘示的USB集成电路的电路方块。请参考图4，在本实施例中，USB集成电路400_1与400_2相互耦接，并且具有相同的电路配置。图4所示USB集成电路400_1或(与)400_2可以参照图1所示USB集成电路100以及图3所示USB集成电路300的相关说明来类推。在另一方面，为了方便说明本申请内容，在图4所示USB集成电路400_1～400_2的部分元件与(或)元件标号被省略。
图4的USB集成电路400_1与图3的USB集成电路300不同之处在于，当USB集成电路400_1操作在测试模式时，由于仅有USB4 V2通道配接器431_1被致能，并且USB4 V2通道配接器432_1被禁能，因此USB集成电路400_1可以通过USB4 V2端口物理层电路410_1传输在USB集成电路400_1与外部装置(即，测试机台470)之间的一对差动信号S11，而不包括另一对差动信号S12。USB集成电路400_2通过USB4 V2端口物理层电路410_2传输在USB集成电路400_1与测试机台470之间的另一对差动信号S14。
在本实施例中，当USB集成电路400_1操作在测试模式时，USB集成电路400_1的USB4 V2通道配接器431_1耦接USB集成电路400_2的USB4 V2通道配接器431_2，并且一起受控于各自USB集成电路400_1～400_2中的处理器(未绘示于图4)来同步地操作，如关于图3的USB4 V2通道配接器331的相关说明，故在此不另重述。
应注意的是，当USB集成电路400_1操作在测试模式时，USB集成电路400_1可以通过USB4 V2端口物理层电路410_1处理USB集成电路400_1与测试机台470之间的差动信号S11，并且USB集成电路400_2也可以通过USB4 V2端口物理层电路410_2处理USB集成电路400_2与测试机台470之间的差动信号S14。在另一方面，当USB集成电路400_1操作在测试模式时，USB集成电路400_1可以通过数据转换器430_1的USB4 V2通道配接器431_1处理经格式化的差动信号S11，并且USB集成电路400_2也可以同时地通过数据转换器430_2的USB4V2通道配接器431_2处理经格式化的差动信号S14。
如此一来，在测试模式时，即使在数据转换器430_1与USB4 V2端口物理层电路410_1之间仅有一条传输通道被致能，通过同步操作二个USB4 V2通道配接器431_1～431_2，USB集成电路400_1～400_2可以传输在USB集成电路400_1～400_2与另一个外部装置(即，待测USB集成电路480)之间符合USB4 V1规范的四个差动信号S21～S24。
图5是根据本发明实施例所绘示的测试平台的电路方块示意图。请参考图5，在本实施例中，测试平台50包括测试机台570以及USB集成电路500，并且测试平台50可以测试待测USB集成电路580。在本实施例中，测试机台570可以是USB主机。测试机台570可以产生至少一测试样式。测试样式可以是硬件描述语言(Hardware Description Language，HDL)。测试样式可以描述逻辑电路的功能，以使待测USB集成电路580依据测试样式来执行特定的操作，以测试待测USB集成电路580所对应的功能是否发生异常。
在本实施例中，USB集成电路500耦接在测试机台570与待测USB集成电路580之间。具体来说，USB集成电路500的输入端耦接测试机台570以接收下行信号S11～S12。在本实施例中，下行信号S11与(或)S12可以是符合USB4 V2规范的差动信号(例如是符合USB4 V2Gen4规范的PAM3信号)，并且包括测试样式。在另一方面，USB集成电路500的输出端耦接待测USB集成电路580以提供下行信号S21～S24。在本实施例中，下行信号S21、S22、S23与(或)S24可以是符合USB4 V1规范的差动信号(例如是符合USB4 V1规范的三元信号)，并且包括测试样式。因此，测试机台570所产生的测试样式通过USB集成电路500被传输至待测USB集成电路580。
在本实施例中，图5所示USB集成电路500可以参照图1所示USB集成电路100、图3所示USB集成电路300以及图4所示USB集成电路400_1～400_2的相关说明来类推。在另一方面，为了方便说明本申请内容，在图5所示USB集成电路500的部分元件与(或)元件标号被省略(例如是路由电路未绘示于图5)。
图5的USB集成电路500与图3的USB集成电路300不同之处在于，USB集成电路500还包括USB4 V1通道配接器553～554以及USB4 V1端口物理层电路563～564，以增设另外二个通道来在USB集成电路500与另一个外部装置(即，待测USB集成电路580)之间传输另外二个下行信号S23～S24。USB4 V1通道配接器553～554可以参照USB4 V1通道配接器351的相关说明并且加以类推，故在此不另重述。USB4 V1端口物理层电路563～564可以参照USB4 V1端口物理层电路361的相关说明并且加以类推，故在此不另重述。
应注意的是，在本实施例中，USB集成电路500可以是测试专用的集成电路，因此USB集成电路500可以仅包括USB4 V2通道配接器531，并且忽略符合USB4 V2规范的标准规范配接器(例如是图3的通道配接器332)。
在本实施例中，数据转换器530可以将三进位制数字信号T00、T01、T02、…进行封装，以减少三进位制数字信号T00、T01、T02、…在USB集成电路500内部传输及(与)在USB集成电路500与待测USB集成电路580之间传输的延迟。
具体来说，请一并参考图6。图6是根据本发明实施例所绘示的传输层分组的示意图。在本实施例中，通道配接器531将三进位制数字信号T00、T01、T02、…封装成与USB4 V1通道配接器551～554一对一对应的多个传输层分组(Transport Layer Package)TLP。在本实施例中，每个传输层分组TLP的标头字段(Header)包括批次信息，以指示所对应的USB4V1通道配接器551～554的地址。每个传输层分组TLP的酬载字段(Payload)包括多个列，以携带对应的数据。
举例来说，通道配接器531将三进位制数字信号t0～t384依序填入每个传输层分组TLP的此些列中的第一列。在此些第一列被填满后，通道配接器531将三进位制数字信号t512～t896依序填入每个传输层分组TLP的此些列中的第二列，以此类推。
在本实施例中，通道配接器531将经封装的此些传输层分组TLP传输至USB4 V2传输层电路540。USB4 V2传输层电路540依据每个传输层分组TLP的标头字段将每个传输层分组TLP传输至对应的USB4 V1通道配接器551～554。应注意的是，在本实施例中，USB4 V2传输层电路540可以对齐具有相同标头字段的传输层分组TLP，并且将此些传输层分组TLP的每一个同时地且一对一地传输至USB4 V1通道配接器551～554。上述的各种实施例的通道配接器131、331、431_1与(或)431_2也可以实现本实施例的内容，故在此不另重述。
在本实施例中，待测USB集成电路580可以是可编程逻辑装置，例如是现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)。在本实施例中，待测USB集成电路580包括USB4 V1端口物理层电路611～614、数据转换器630以及可编程逻辑电路640。
在本实施例中，USB4 V1端口物理层电路611的输入端耦接USB4 V1端口物理层电路561的输出端。USB4 V1端口物理层电路611的输出端耦接数据转换器630的多个输入端中的一个。在本实施例中，USB4 V1端口物理层电路611为符合USB4 V1规范的端口物理层电路。在本实施例中，待测USB集成电路580可以通过USB4 V1端口物理层电路611传输在待测USB集成电路580与USB集成电路500之间的下行信号S21。USB4 V1端口物理层电路611还可以将下行信号S21传输至数据转换器630。USB4 V1端口物理层电路612～614可以参照USB4V1端口物理层电路611的相关说明并且加以类推，故在此不另重述。
在本实施例中，数据转换器630还耦接可编程逻辑电路640。数据转换器630可以将经封装成传输层分组TLP的三进位制数字信号T00、T01、T02、…进行解封装(还原)，并且将经解封装的三进位制数字信号T00、T01、T02、…传输至可编程逻辑电路640。数据转换器630与数据转换器530互为反向操作，可以参照上述关于数据转换器530的相关说明并且加以类推，故在此不另重述。
应注意的是，如图5的线L1～L2之间的传输路径所示，测试平台50可以传输在USB4V2端口物理层电路510与可编程逻辑电路640之间的三进位制数字信号T00、T01、T02、…。
在本实施例中，可编程逻辑电路640还耦接多个电子装置D1～D4。此些电子装置D1～D4例如是相容于USB4 V1规范与(或)USB4 V2规范的USB4装置D1、相容于USB3规范的USB3装置D2、相容于高速周边元件交互连接(PCI Express，PCIe)规范的PCIe装置D3以及相容于显示端口(DisplayPort，DP)规范的DP装置D4。本实施例的电子装置D1～D4的数量以及传输规范仅为范例，并不以此为限。
在本实施例中，待测USB集成电路580可以通过可编程逻辑电路640依据三进位制数字信号T00、T01、T02、…来执行所需的测试操作。因此，待测USB集成电路580可以在可编程逻辑电路640与前述的电子装置D1～D4之间传输符合不同传输规范的差动信号S31～S34，并且待测USB集成电路580还可以通过USB集成电路500回传测试后的三进位制数字信号T00、T01、T02、…至测试机台570。
应注意的是，在本实施例中，当USB集成电路500操作在测试模式时(例如是模拟测试)，测试机台570可以依据待测USB集成电路580与电子装置D1～D4之间所传输的差动信号S21～S24(例如是PAM3信号或者为符合其他传输规范的编码信号)来判断待测USB集成电路580的模拟功能是否发生异常。在另一方面，当USB集成电路500操作在测试模式时(例如是逻辑测试)，测试机台570还可以依据回传自待测USB集成电路580三进位制数字信号T00、T01、T02、…来判断待测USB集成电路580的逻辑功能是否发生异常。
综上所述，本发明实施例的USB集成电路、测试平台以及USB集成电路的操作方法可以通过USB端口物理层电路以及通道配接器来传输符合USB4 V2 Gen4规范的应用特定数据，以对待测USB集成电路执行测试。在部分实施例中，USB集成电路、测试平台以及USB集成电路的操作方法还可以将三进位制数字信号封装成多个传输层分组，以减少信号传输的延迟。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。

Claims (21)

1.一种USB集成电路，包括：
第一USB端口物理层电路，用以传输在该USB集成电路与外部装置之间的差动信号；
第一通道配接器；
第二通道配接器；
路由电路，耦接该第一USB端口物理层电路、该第一通道配接器以及该第二通道配接器，其中当该USB集成电路操作在测试模式时，该路由电路将该第一通道配接器电性连接至该第一USB端口物理层电路，以及当该USB集成电路操作在工作模式时，该路由电路将该第二通道配接器电性连接至该第一USB端口物理层电路；以及
USB传输层电路，耦接该第一通道配接器以及该第二通道配接器。
2.如权利要求1所述的USB集成电路，其中该第一通道配接器为符合USB4 V2规范的厂商特定配接器，并且该第二通道配接器为符合USB4 V2规范的通道配接器。
3.如权利要求1所述的USB集成电路，还包括：
多个第三通道配接器，耦接该USB传输层电路；以及
多个第二USB端口物理层电路，一对一地耦接这些第三通道配接器。
4.如权利要求1所述的USB集成电路，其中当该USB集成电路操作在该测试模式时，该第二通道配接器被禁能，并且该第一通道配接器耦接第三通道配接器以与该第三通道配接器同步地操作。
5.如权利要求1所述的USB集成电路，其中该差动信号包括具有三种位阶状态的脉冲幅度调制信号，以及该第一USB端口物理层电路用以将该差动信号转换为三进位制数字信号。
6.如权利要求1所述的USB集成电路，还包括：
多个第三通道配接器，耦接该USB传输层电路，其中该第一USB端口物理层电路用以将在该USB集成电路与该外部装置之间的多个差动信号转换为多个三进位制数字信号，该第一通道配接器将这些三进位制数字信号封装成与这些第三通道配接器一对一对应的多个传输层分组，并且该USB传输层电路将这些传输层分组的每一个传输至这些第三通道配接器中的对应者。
7.如权利要求6所述的USB集成电路，其中这些传输层分组的标头字段包括批次信息，这些传输层分组的每一个的酬载字段包括多个列，该第一通道配接器将这些三进位制数字信号依序填入这些传输层分组的每一个的这些列中的第一列，以及在这些第一列被填满后该第一通道配接器将这些三进位制数字信号依序填入这些传输层分组的每一个的这些列中的第二列。
8.如权利要求1所述的USB集成电路，其中该路由电路包括：
解多工器，具有输入端耦接该第一USB端口物理层电路的输出端，其中该解多工器的第一输出端耦接该第一通道配接器的输入端，该解多工器的第二输出端耦接该第二通道配接器的输入端，当该USB集成电路操作在该测试模式时该解多工器将该第一USB端口物理层电路的该输出端耦接至该第一通道配接器的该输入端，以及当该USB集成电路操作在该工作模式时该解多工器将该第一USB端口物理层电路的该输出端耦接至该第二通道配接器的该输入端；以及
多工器，具有输出端耦接该第一USB端口物理层电路的输入端，其中该多工器的第一输入端耦接该第一通道配接器的输出端，该多工器的第二输入端耦接该第二通道配接器的输出端，当该USB集成电路操作在该测试模式时该多工器将该第一USB端口物理层电路的该输入端耦接至该第一通道配接器的该输出端，以及当该USB集成电路操作在该工作模式时该多工器将该第一USB端口物理层电路的该输入端耦接至该第二通道配接器的该输出端。
9.一种测试平台，用以测试待测USB集成电路，该测试平台包括：
测试机台，用以产生至少一测试样式；以及
USB集成电路，耦接至该测试机台以接收符合USB4 V2规范的第一下行信号，其中该第一下行信号包括该测试样式，该USB集成电路还耦接至该待测USB集成电路以提供符合USB4V1规范的第二下行信号，该测试机台所产生的该测试样式通过该USB集成电路被传输至该待测USB集成电路，以及该USB集成电路包括：
第一USB端口物理层电路，用以传输在该USB集成电路与该测试机台之间的差动信号；
第一通道配接器；
路由电路，耦接该第一USB端口物理层电路以及该第一通道配接器，其中当该USB集成电路操作在测试模式时，该路由电路将该第一通道配接器电性连接至该第一USB端口物理层电路；以及
USB传输层电路，耦接该第一通道配接器。
10.如权利要求9所述的测试平台，其中该第一通道配接器为符合USB4V2规范的厂商特定配接器。
11.如权利要求9所述的测试平台，其中该USB集成电路还包括：
多个第三通道配接器，耦接该USB传输层电路；以及
多个第二USB端口物理层电路，一对一地耦接这些第三通道配接器。
12.如权利要求11所述的测试平台，其中这些第二USB端口物理层电路用以耦接至该待测USB集成电路。
13.如权利要求9所述的测试平台，其中该第一USB端口物理层电路用以耦接至该测试机台。
14.如权利要求9所述的测试平台，其中该差动信号包括具有三种位阶状态的脉冲幅度调制信号，以及该第一USB端口物理层电路用以将该差动信号转换为三进位制数字信号。
15.如权利要求9所述的测试平台，其中该USB集成电路还包括多个第三通道配接器，这些第三通道配接器耦接该USB传输层电路，该第一USB端口物理层电路用以将在该USB集成电路与该测试机台之间的多个差动信号转换为多个三进位制数字信号，该第一通道配接器将这些三进位制数字信号封装成与这些第三通道配接器一对一对应的多个传输层分组，并且该USB传输层电路将这些传输层分组的每一个传输至这些第三通道配接器中的对应者。
16.如权利要求15所述的测试平台，其中这些传输层分组的标头字段包括批次信息，这些传输层分组的每一个的酬载字段包括多个列，该第一通道配接器将这些三进位制数字信号依序填入这些传输层分组的每一个的这些列中的第一列，以及在这些第一列被填满后该第一通道配接器将这些三进位制数字信号依序填入这些传输层分组的每一个的这些列中的第二列。
17.一种USB集成电路的操作方法，包括：
通过该USB集成电路的第一USB端口物理层电路传输在该USB集成电路与外部装置之间的差动信号；
当该USB集成电路操作在测试模式时，通过该USB集成电路的路由电路将该USB集成电路的第一通道配接器电性连接至该第一USB端口物理层电路，其中该路由电路耦接该第一USB端口物理层电路与该第一通道配接器，以及该USB集成电路的USB传输层电路耦接该第一通道配接器；以及
当该USB集成电路操作在工作模式时，通过该路由电路将该USB集成电路的第二通道配接器电性连接至该第一USB端口物理层电路，其中该路由电路以及该USB传输层电路耦接该第二通道配接器。
18.如权利要求17所述的操作方法，其中该第一通道配接器为符合USB4V2规范的厂商特定配接器(Vendor Specific Adapter)，并且该第二通道配接器为符合USB4 V2规范的通道配接器。
19.如权利要求17所述的操作方法，其中该差动信号包括具有三种位阶状态的脉冲幅度调制信号，以及该操作方法还包括：
通过该第一USB端口物理层电路将该差动信号转换为三进位制数字信号。
20.如权利要求17所述的操作方法，其中该USB集成电路还包括多个第三通道配接器，这些第三通道配接器耦接该USB传输层电路，以及该操作方法还包括：
由该第一USB端口物理层电路将在该USB集成电路与该外部装置之间的多个差动信号转换为多个三进位制数字信号；
通过该第一通道配接器将这些三进位制数字信号封装成与这些第三通道配接器一对一对应的多个传输层分组；以及
由该USB传输层电路将这些传输层分组的每一个传输至这些第三通道配接器中的对应者。
21.如权利要求20所述的操作方法，其中这些传输层分组的标头字段包括批次信息，这些传输层分组的每一个的酬载字段包括多个列，以及该操作方法还包括：
由该第一通道配接器将这些三进位制数字信号依序填入这些传输层分组的每一个的这些列中的第一列；以及
在这些第一列被填满后，由该第一通道配接器将这些三进位制数字信号依序填入这些传输层分组的每一个的这些列中的第二列。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6654913B1 (en) * 1999-02-17 2003-11-25 International Business Machines Corporation Alternate port apparatus for manufacturing test of integrated serial bus and method therefor
US6829726B1 (en) * 2000-03-06 2004-12-07 Pc-Doctor, Inc. Method and system for testing a universal serial bus within a computing device
US8769343B2 (en) * 2011-06-10 2014-07-01 Nxp B.V. Compliance mode detection from limited information
JP6897307B2 (ja) * 2017-05-19 2021-06-30 セイコーエプソン株式会社 回路装置、電子機器、ケーブルハーネス及びデータ転送方法
US10402288B2 (en) * 2017-10-12 2019-09-03 Getac Technology Corporation USB-testing method and testing fixture board for USB device
TWI709851B (zh) 2018-05-14 2020-11-11 技嘉科技股份有限公司 Ｕｓｂ連接埠測試系統及動態測試ｕｓｂ連接埠之方法
CN208873140U (zh) 2018-11-05 2019-05-17 林丹军 基于mtk手机芯片的多接口usb电路
US11513808B2 (en) 2019-06-28 2022-11-29 Intel Corporation Automatic switching and deployment of software or firmware based USB4 connection managers
JP7317209B2 (ja) 2019-08-06 2023-07-28 株式会社アドバンテスト 処理ユニット並びにプログラム及び／又はデータメモリを含む被試験デバイスをテストするための自動試験機器、テストコントローラ、被試験デバイスへの１又は複数のインターフェース、共有メモリを含む自動試験機器、並びに被試験デバイスをテストするための方法

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