KR101950731B1 - 프로그램가능한 테스트 기기 - Google Patents

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Abstract

일반적으로, 하나의 특징에서, 테스트 기기는 테스트 기기에 인터페이스된 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램가능하고, 상기 테스트 기기의 동작을 제어하도록 프로그램가능한 제1 처리 시스템; 장치 검사 전용이고, 상기 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램가능한 제2 처리 시스템; 및 상기 테스트 기기와 상기 장치 사이의 인터페이스로서 동작하도록 구성되고, 상기 장치에 하나 이상의 검사를 수행하도록 구성가능한 프로그램가능한 로직을 포함한다. 상기 제1 처리 시스템 및 제2 처리 시스템은 상기 프로그램가능한 로직을 통해 상기 장치에 접근하도록 프로그램가능하다.

Description

프로그램가능한 테스트 기기{PROGRAMMABLE TEST INSTRUMENT}
본 발명은 일반적으로 프로그램가능한 테스트 기기에 관한 것이다.
자동 테스트 기기(ATE)는 반도체 장치 및 회로 기판 어셈블리와 같은 전자장치를 제조하는데 역할을 담당한다. 제조자는 일반적으로 제조 공정 동안 장치의 동작을 검증하기 위해 자동 테스트 기기, 또는 "테스터 기기"를 사용한다. 이러한 장치는 "피검사 장치"(DUT) 또는 "피검사 유닛"(UUT)으로 불린다. 고장의 조기 검출은 결함 장치를 처리함으로써 발생될 수 있는 비용을 제거하여 전체 제조 비용을 절감할 수 있다. 제조자는 또한 다양한 사양에 등급을 부여하기 위해 ATE를 사용한다. 장치는 검사되고 속도와 같은 영역에서의 상이한 성능 레벨에 따라 분류되어질 수 있다. 장치는 실제 성능 레벨에 따라 라벨 부여되고 판매될 수 있다.
일반적으로, 하나의 특징에서, 테스트 기기는 테스트 기기에 인터페이스된 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램가능하고, 상기 테스트 기기의 동작을 제어하도록 프로그램가능한 제1 처리 시스템; 장치 검사 전용이고, 상기 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램가능한 제2 처리 시스템; 및 상기 테스트 기기와 상기 장치 사이의 인터페이스로서 동작하도록 구성되고, 상기 장치에 하나 이상의 검사를 수행하도록 구성가능한 프로그램가능한 로직을 포함한다. 상기 제1 처리 시스템 및 제2 처리 시스템은 상기 프로그램가능한 로직을 통해 상기 장치에 접근하도록 프로그램가능하다.
일반적으로, 다른 특징에서, 테스트 기기는 테스트 기기의 외부 환경과 상호작용하고 장치에 검사 동작을 수행하도록 프로그램가능한 제1 계층 시스템; 상기 장치에 검사 동작을 수행하도록 프로그램가능한 제2 계층 시스템; 및 상기 장치에 인터페이스하고 상기 장치에 검사 동작을 수행하도록 구성가능한 제3 계층 시스템을 포함한다. 상기 제1 계층 시스템 및 제2 계층 시스템은 상기 제3 계층 시스템을 통해 상기 장치에 접근하도록 프로그램되어 있다.
이러한 특징은 하나 이상의 다음의 특징을 포함할 수 있다. 상기 제1 처리 시스템은 제1 테스팅 반응시간을 갖고 있고, 상기 제2 처리 시스템은 제2 테스팅 반응시간을 갖고 있고, 상기 프로그램가능한 로직은 제2 테스팅 반응시간을 갖고 있고, 상기 제1 테스팅 반응시간은 상기 제2 테스팅 반응시간 보다 크고, 상기 제2 테스팅 반응시간은 상기 제3 테스팅 반응시간 보다 크다. 상기 제1 테스팅 반응시간은 수 밀리초 정도이고, 상기 제2 테스팅 반응시간은 수 마이크초 정도이고, 상기 제3 테스팅 반응시간은 수 나노초 정도이다. 상기 제1 처리 시스템은 상기 테스트 기기에 인터페이스된 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있고, 상기 제2 처리 시스템은 상기 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있지 않고, 상기 프로그램가능한 로직은 상기 장치에 하나 이상의 검사를 수행하도록 구성되어 있지 않다.
상기 제1 처리 시스템은 상기 테스트 기기에 인터페이스된 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있지 않고, 제2 처리 시스템은 상기 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있고, 상기 프로그램가능한 로직은 상기 장치에 하나 이상의 검사를 수행하도록 구성되어 있지 않다. 상기 제1 처리 시스템은 상기 테스트 기기에 인터페이스된 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있지 않고, 상기 제2 처리 시스템은 상기 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있지 않고, 상기 프로그램가능한 로직은 상기 장치에 하나 이상의 검사를 수행하도록 구성되어 있다. 상기 제1 처리 시스템은 윈도우잉 운영 체제를 실행하는 처리 장치를 포함하고, 상기 제2 처리 시스템은 상기 테스트 기기에 의해 검사될 상이한 장치에 각각 대응하는 하나 이상의 처리 장치를 포함하고, 상기 프로그램가능한 로직은 상기 테스트 기기에 의해 검사될 상이한 장치에 각각 대응하는 하나 이상의 필드 프로그램가능 게이트 어레이(FPGA)를 포함한다.
상기 프로그램가능한 로직은 필드 프로그램가능 게이트 어레이(FPGA)를 포함하고, 상기 FPGA의 적어도 하나는 상기 장치에 하나 이상의 검사를 수행하도록 구성가능한 프로그램가능한 로직이고, 상기 FPGA의 적어도 하나는 검사될 장치와의 데이터 교환을 수반하지 않는 함수를 실행하도록 사전 프로그램되어 있다. 상기 제1 처리 시스템, 제2 처리 시스템, 및 프로그램가능한 로직중 적어도 하나는 하나 이상의 인터페이스를 통해 재프로그램가능하다. 상기 테스트 기기의 동작을 제어하는 단계는 네트워크를 통해 상기 테스트 기기와 하나 이상의 엔티티 사이에 통신을 교환하는 단계, 상기 테스트 기기를 악성 코드에 대해 스캔하는 단계, 및 메모리 관리 기능을 실행하는 단계중 적어도 하나를 포함한다.
이러한 요약부를 포함하는, 본원에 기술된 2개 이상의 특징은 여기에 구체적으로 기술되지 않은 실시예를 형성하도록 조합될 수 있다.
여기에 기술된 시스템 및 기술 또는 그 일부는 하나 이상의 비일시적인 기계 판독가능 저장 매체에 저장되고 하나 이상의 처리 장치에서 실행가능한 명령어를 포함하는 컴퓨터 프로그램 제품으로서 구현될 수 있다. 여기에 기술된 시스템 및 기술, 또는 그 일부는 장치, 방법, 또는 하나 이상의 처리 장치 및 언급된 기능을 구현하기 위해 실행가능한 명령어를 저장하는 메모리를 포함할 수 있는 전자 시스템으로서 구현될 수 있다.
하나 이상의 구현예는 첨부된 도면 및 아래의 설명에서 상세하게 설명된다. 다른 특징, 목적, 및 장점이 설명 및 도면, 그리고 청구범위로부터 명백해질 것이다.
도 1은 테스트 기기 예의 블록도이다.
도 2는 도 1의 테스트 기기 예에 통합될 수 있는 특징의 예를 도시하는 블록도이다.
도 3은 테스트 시스템 예의 블록도이다.
도 4는 테스트 시스템에 포함된 테스터 예의 블록도이다.
여기에 다계층 구조를 갖는 테스트 기기가 기술되어 있다. 예를 들어, 이러한 구조는 테스트 기기의 외부의 환경과 상호작용하고 피검사 유닛(UUT)에 테스팅 동작을 실행하도록 프로그램가능한 제1 계층 처리 시스템을 포함할 수 있다. 이러한 구조는 또한, UUT에 검사 동작을 실행하도록 프로그램가능한 제2 계층 처리 시스템 및 UUT에 인터페이스하고 DUT에 테스팅 동작을 실행하도록 구성가능한 제3 계층 처리 시스템을 포함할 수 있다. 이러한 구조는 또한 제1 계층 처리 시스템 및 제2 계층 처리 시스템이 제3 계층 시스템을 통해 장치에 접근하도록 구성될 수 있다.
도 1은 상기 테스트 기기(100)의 구현예의 블록도이다. 도 1에서, 테스트 기기(100)는 3 계층 처리 시스템을 포함하고 있다. 그러나, 다른 구현예에서, 보다 많거나 적은 수의 계층이 존재할 수 있다. 테스트 기기(100)의 상이한 계층은 DUT로의 계층의 상대적인 관계를 반영한다. 이러한 예에서, 제1 계층(101)은 컴퓨터(102)를 포함하고 있다. 컴퓨터(102)는 외부 네트워크와의 통신과 같은, 테스트 기기(100)의 다양한 특징을 제어한다. 또한, 컴퓨터(102)는 하술된 바와 같이, 다양한 검사 동작을 수행하도록 프로그램가능하다. 제2 계층(104)은 테스트 전용의 하나 이상의 처리 장치(106 내지 108)를 포함하고 있다. 예를 들어, 처리 장치(106 내지 108)는 보통 테스트 기기 제어 및 네트워크 통신과 같은 논-테스트 기능을 수행하지 않지만, 처리 장치(106 내지 108)는 제어, 인터럽트 및 타이밍의 통신 및 지속적인 공급(flow)과 같은 태스크를 실행할 수 있다. 제3 계층(110)은 DUT(115)로의 인터페이스와 같이 동작하고 DUT에 하나 이상의 검사 동작을 수행하도록 프로그램가능한 로직(111 내지 113)을 포함하고 있다.
이러한 제1 계층(101)의 예에서, 컴퓨터(102)는 하나 이상의 마이크로프로세서 또는 단일 멀티코어 마이크로프로세서(도시되지 않음)와 같은 하나 이상의 처리 장치를 포함하고 있다. 컴퓨터(102)는 외부 환경과의 테스트 기기 통신을 제어하고 테스트 기기(100)의 동작을 제어하기 위해 다양한 "하우스키핑" 기능을 수행하도록 실행가능한 코드를 저장하는 메모리(도시되지 않음)를 포함하고 있다. 예를 들어, 컴퓨터(102)는 네트워크 인터페이스를 통해 테스트 기기와 하나 이상의 외부 엔티티 사이의 통신을 교환하고, 악성코드, 메모리 관리, 전력 제어 및, DUT를 검사하는 것과 구체적으로 관련되어 있지 않은 다른 기능을 위해 테스트 기기를 스캔하는 기능을 담당할 수 있다.
컴퓨터(102)는 또한 테스트 기기(100)에 인터페이스된 DUT(예를 들어, 115)에 검사 동작을 수행하도록 프로그램가능하다. 이러한 검사 동작은 버스 속도, 반응 시간, 또는 DUT의 임의의 다른 적합한 동작 특성을 검사하는 것을 포함하지만 이제 제한되는 것은 아니다. 일반적으로, 수행되는 검사는 검사되는 장치의 타입 및, 검사 동안 구해진 정보에 의존한다.
하나 이상의 테스트 프로그램이 검사를 수행하기 위해 컴퓨터(102)의 메모리에 로딩될 수 있고 컴퓨터(102)의 처리 장치에 의해 실행될 수 있다. 검사를 수행하는 동안, 컴퓨터(102)는 테스트 기기(100)가 지속 동작하도록, 상술된 바와 같은, 다른 기능을 계속 수행할 수 있다. 따라서, 테스트 반응시간(latency)(예를 들어, 테스트의 시작과 테스트 결과의 수신 사이의 시간량)은 수 밀리초 정도일 수 있다. 이것은 단지 테스트 반응시간의 한 예일 뿐이다. 상이한 시스템에서, 컴퓨터(102)의 처리 장치의 속도, 테스트 프로그램을 수행하기 위해 사용가능한 컴퓨터(102)의 메모리 양 등과 같은 수많은 요인이 테스트 반응시간에 영향을 줄 수 있다.
컴퓨터(102)를 통해 테스트를 수행하는데 있어서 가능한 이점은 테스트 프로그램의 개발 비용과 관련되어 있다. 보다 구체적으로, 컴퓨터(102)는 윈도우와 같은 OS, 또는 다른 비교적 사용자 친화적인 운영 시스템을 실행할 수 있다. 이러한 운영 시스템에서의 테스트 프로그램의 개발에 유용한 툴은 보통 널리 사용가능하고, 일반적으로 테스트 프로그램 개발자에게 잘 알려져 있다. 그래서, 컴퓨터(102)에서 실행되기 위한, 컴퓨터(102)에서의 테스트 프로그램의 개발 비용은 다층 구조의 다른 계층에서 실행되는 테스트 프로그램의 개발 비용보다 적을 수 있다. 그러나, 이러한 일반화는 모든 경우에 적용되지 않을 수 있다.
이러한 예에서, 제2 계층(104)은 다수의 내장형 처리 장치(106 내지 108)를 포함하고 있다. 여기에서, 3개의 내장형 처리 장치가 도시되어 있지만, 테스트 기기(100)는 예를 들어, 하나, 둘, 넷, 다섯 이상의 임의의 적합한 수의 내장형 처리 장치를 포함할 수 있다. 이러한 처리 장치는 이들이 테스트 기기(100)내에 통합되어 있고 테스트 기능의 수행(예를 들어, 테스트 기기(100)에 인터페이스된 DUT 테스트)에 전용된다는 점에서 내장되어 있다. 내장형 처리 장치(106 내지 108)는 보통 컴퓨터(102)에 의해 수행되는 상술된 "하우스키핑" 동작과 같은 테스트 기기 동작의 기능을 담당하지 않는다. 그러나, 일부 실시예에서, 내장형 처리 장치(106 내지 108)는 하나 이상의 이러한 동작, 또는 구체적으로 DUT 테스트가 아닌 다른 동작을 수행하도록 프로그램될 수 있다.
각 내장형 처리 장치(106 내지 108)는 예를 들어, 단일 코어 또는 다수의 코어를 갖는 마이크로컨트롤러 또는 마이크로프로세서를 포함할 수 있다. 각 마이크로프로세서는 컴퓨터(102)를 통해 또는 직접적으로 프로그램가능하다. 예를 들어, 테스트 기기(100)의 사용자는 내장형 처리 장치(106)를 프로그램하기 위해 컴퓨터(102)의 운영 시스템과 상호작용할 수 있다. 대안으로, 그를 통해 각 내장형 처리 장치가 프로그램될 수 있는 다이렉트 인터페이스, 예를 들어, 하드웨어 또는 소프트웨어가 존재할 수 있다. 이러한 맥락에서, 프로그램한다는 것은 DUT를 검사하기 위해, 내장형 처리 장치에서 실행될 수 있는 하나 이상의 테스트 프로그램을 각 내장형 처리 장치에 저장하는 것을 가리킨다.
도 1에 도시된 바와 같이, 각 내장형 처리 장치는 컴퓨터(102)에 그리고 각 프로그램가능한 로직(이러한 예에서, 필드 프로그램가능 게이트 어레이(FPGA))에 인터페이스되어 있다. 하술되는 바와 같이, 각 FPGA는 검사될 개별적인 DUT(도시되지 않음) 또는 단일 DUT의 일부(예를 들어, 도시된 바와 같은 DUT 상의 버스(122, 123, 124))로의 인터페이스로서 동작한다. 따라서, 이러한 예에서, 각 내장형 처리 장치는 검사되는 상응하는 DUT, 또는 그 일부를 위해 특정하게 설계된 테스트 프로그램에 의해 프로그램될 수 있다. 언급된 바와 같이, 적합한 테스트 프로그램이 이러한 내장형 처리 장치에 직접 로딩될 수 있거나 컴퓨터(102)를 통해 로딩될 수 있다. 각 내장형 처리 장치는 자체 테스트 프로그램을 별개로 실행할 수 있고, 다른 내장형 처리 장치와 동시에 실행할 수 있다. 일부 실시예에서, 내장형 처리 장치의 각 테스트 프로그램이 어떻게 실행될 지에 대해 내장형 처리 장치 사이에 조정(coordination)이 있을 수 있다. 이러한 조정은 내장형 처리 장치 자체에 의해 또는 컴퓨터(102)에 의해 구현될 수 있다. 일부 실시예에서, 이러한 조정은 이러한 구조의 상이한 계층에서의 장치와 관련될 수 있다. 일부 실시예에서, 상이한 내장형 처리 장치(106 내지 108)는 적합한 조정으로 또는 적합한 조정 없이 동일한 테스트 프로그램의 상이한 부분(예를 들어, 모듈)을 구현할 수 있다.
내장형 처리 장치를 통한 테스트를 수행하는데 있어 가능한 이점은 테스트 반응시간과 관련되어 있다. 보다 구체적으로, 내장형 처리 장치가 테스트 전용이기 때문에, 그들 자원은 보통 다른 태스크에 의한 부담이 없다. 그래서, 테스트 반응시간은 컴퓨터(102)에 의해 달성되는 것보다 적을 수 있다. 예를 들어, 내장형 처리 장치를 위한 테스트 반응시간은 수 마이크로초 정도일 수 있다. 그러나, 이것은 단지 내장형 처리 장치 테스트 반응시간의 한 예일 뿐이다. 상이한 시스템에서, 처리 장치 속도, 테스트 프로그램을 실행하는데 사용가능한 메모리 양과 같은 다수의 요인이 테스트 반응시간에 영향을 줄 수 있다. 따라서, 상술된 일반화는 모든 경우에 적용될 수 없다.
또한, 내장형 처리 장치에서의 테스트 프로그램의 개발을 위한 툴이 사용가능하다. 그래서, 내장형 처리 장치에서 수행되기 위한, 내장형 처리 장치에 대한 테스트 프로그램의 개발 비용이 FPGA와 같은, 하드웨어에서 수행되기 위한 테스트 프로그램의 개발 비용 보다 적을 수 있다.
제3 계층(110)은 프로그램가능한 로직, 예를 들어, FPGA(111 내지 113)을 포함하지만 다른 타입의 프로그램가능한 로직이 FPGA 대신에 사용될 수 있다. 각 FPGA는 이러한 FPGA에 프로그램 이미지를 로딩함으로써 구성된다. 이러한 프로그램 이미지는 "FPGA 로드(FPGA load)"로 부른다. 이러한 예에서, 각 FPGA는 DUT 또는 그 일부(예를 들어, DUT 버스)와 테스트 기기(100) 사이의 인터페이스로서 동작하도록 구성되어 있다. 예를 들어, FPGA는 포트 폭, 포트 속도(예를 들어, 10MHz 내지 40MHz), 입력 포트의 수, 출력 포트의 수등을 명시할 수 있다.
제1 계층(101) 컴퓨팅 장치(예를 들어, 컴퓨터(102)) 및 제2 계층(104) 컴퓨팅 장치(예를 들어, 내장형 처리 장치(106 내지 108))는 제3 계층(110)을 통해 DUT(115)에 접근한다. 예를 들어, 도 1에 도시된 바와 같이, 각 내장형 처리 장치는 상응하는 FPGA를 통해 DUT(115)와 통신할 수 있다. 컴퓨터(102)는 어느 DUT, 또는 DUT의 일부가 현재 검사되고 있는지에 따라 하나 이상의 FPGA를 통해 DUT(115)와 통신할 수 있다. 일부 실시예에서, FPGA에 의해 구현되는 각 인터페이스는 프로그램가능하다. 다른 실시예에서, 각 FPGA에 의해 구현된 인터페이스는 정적이다(예를 들어, 프로그램가능하지 않다).
각 FPGA 역시 FPGA가 인터페이스하는 상응하는 DUT 또는 그 일부에 하나 이상의 테스트를 수행하도록 구성가능할 수 있다. 예를 들어, 각 FPGA에 대한 FPGA 로드는 DUT의 다양한 특성을 검사하기 위해 FPGA에 의해 실행되는 하나 이상의 테스트 루틴을 포함할 수 있다. 상술된 바와 같이, 구현되는 루틴은 검사되는 장치 및 테스트 동안 구해지는 정보에 의존한다. 각 FPGA에 의해 실행되는 테스트 루틴은 다른 FPGA에 의해 실행되는 다른 테스트 루틴과는 독립적으로 실행될 수 있거나 다양한 FPGA 사이에 조정이 있을 수 있다. 각 FPGA는 별개로 그리고 다른 내장형 처리 장치와 동시에 자체 테스트 루틴을 실행할 수 있다. 일부 실시예에서, FPGA의 각각의 테스트 프로그램이 어떻게 실행될지에 대해 FPGA 사이에 조정이 있을 수 있다. 이러한 조정은 FPGA 자체에 의해, 이들의 상응하는 내장형 처리 장치에 의해 또는, 컴퓨터(102)에 의해 구현될 수 있다. 일부 실시예에서, 이러한 조정은 이러한 구조의 상이한 계층에서의 장치와 관련될 수 있다. 예를 들어, 컴퓨터(102)는 내장형 처리 장치(106 내지 108)과 협력하여 각 FPGA(111 내지 113)의 동작을 조정할 수 있다. 일부 실시예에서, 상이한 FPGA는 적합한 조정에 의해, 또는 적합한 조정 없이 동일한 테스트 루틴의 상이한 부분(예를 들어, 모듈)을 구현할 수 있다.
FPGA를 통해 테스트를 수행하는데 있어서 가능한 이점은 테스트 반응시간과 관련되어 있다. 보다 구체적으로, FPGA가 하드웨어 장치이기 때문에, 이들은 내장형 처리 장치(106 내지 108) 또는 컴퓨터(102)에 프로그램된 테스트 루틴 보다는 더 높은 속도로 실행될 수 있다. 그래서, 테스팅 반응시간은 내장형 처리 장치(106 내지 108) 또는 컴퓨터(102)에 의해 달성되는 것 보다 적을 수 있다. 예를 들어, 프로그램가능한 장치에 대한 테스트 반응시간은 수 나노초 정도일 수 있다. 그러나, 이것은 단지 FPGA 테스트 반응시간의 한 예일 뿐이다. 상이한 시스템에서, 수많은 요인이 테스트 반응시간에 영향을 줄 수 있다. 이에 따라, 상기 일반화는 모든 경우에 적용될 수 없다.
일부 실시예에서, 검사는 이러한 구조의 하나의 계층 또는 다른 계층에 의해 배타적으로 수행될 수 있다. 예를 들어, 컴퓨터(102)는 DUT를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램될 수 있지만 이러한 구조의 다른 계층의 장치는 DUT 테스트를 수행하지 않는다. 내장형 처리 장치(106 내지 108)는 DUT를 검사하기 위해 하나 이상의 테스트 프로그램을 수행하도록 프로그램될 수 있지만, 이러한 구조의 다른 계층의 장치는 DUT 테스트를 수행하지 않는다. FPGA(111 내지 113)는 장치에 하나 이상의 테스트를 수행하도록 구성될 수 있지만 이러한 구조의 다른 계층의 장치는 DUT 테스트를 수행하지 않는다. 테스트를 수행하지 않는 장치는 반드시 이러한 시간 동안 휴지 상태일 필요는 없다. 예를 들어, 컴퓨터(102)는 상술된 하우스키핑 동작을 계속 수행할 수 있고, FPGA는 DUT로/로부터 데이터를 계속 전송할 수 있고(즉, DUT로의 인터페이스로서 동작할 수 있다), 내장형 처리 장치는 조정 또는 다른 통신(예를 들어, FPGA로부터 테스트 결과를 컴퓨터(102)에 전송하는 것)에 있어 계속 활성 상태를 나타낼 수 있다.
다른 실시예에서, 검사는 이러한 구조의 상이한 계층에 의해 동시에 또는 합동하여 수행될 수 있다. 예를 들어, 2개 이상의 컴퓨터(102), 내장형 처리 장치(106 내지 108), 및 FPGA(111 내지 113)는 단일 DUT 또는 다수의 DUT에 하나 이상의 테스트 동작을 수행하기 위해, 합동하여, 동일한 시간에 또는 동일한 테스트 시퀀스에서 동작할 수 있다. 이러한 합동을 위해, 적합한 프로그래밍이 컴퓨터(102) 및/또는 내장형 처리 장치(106 내지 108)에 로딩되고, 및/또는 적합한 이미지가 FPGA에 로딩된다. 예를 들어, 제1 테스트는 컴퓨터(102)에 의해 DUT에 수행될 수 있고, 제2 테스트는 내장형 처리 장치(106)에 의해 DUT에 수행될 수 있고, 제3 테스트는 FPGA(111)에 의해 DUT에 수행될 수 있다. 제1, 제2 및 제3 테스트는 별개의 테스트, 또는 동일한 테스트 시퀀스의 일부일 수 있다. 제1, 제2 및 제3 테스트로부터의 데이터는 적합한 테스트 결과를 얻기 위해 예를 들어, 컴퓨터(102)에 조합되고 처리될 수 있다. 이러한 테스트 결과는 분석 및 보고를 위해 외부 컴퓨터(도시되지 않음)에 전송될 수 있다. 이러한 구조의 임의의 계층 또는 다른(예를 들어, 제3자의) 컴퓨터(도시되지 않음)가 조정을 수행할 수 있다.
이러한 구조의 하나 이상의 계층이 프로그램되지 않은 실시예에서, 프로그램되지 않은 계층은 (적어도 이들의 테스트 기능에 관한 한) 우회될 수 있다. 이러한 프로그램되지 않은 계층은 프로그램화 및 계층 사이에 그리고 외부 네트워크와의 통신과 관련된 상술된 것과 같은 다양한 기능을 수행하도록 사전 프로그램되거나 사전 구성될 수 있다.
다양한 계층에서의 장치는 실시간으로 프로그램되거나 구성될 수 있다. 여기에서, "실시간"은 테스트 시간에 또는 테스트 시간 직전에 프로그램하는 것을 포함한다. 즉, 테스트 기기는 DUT에 실행될 테스트 프로그램으로 사전프로그램될 필요는 없다. 이러한 테스트 프로그램은 적합한 시간에 기기에 통합될 수 있다. 테스트 기기에 존재하는 테스트 프로그램은 마찬가지로 적절한 대로 새로운 테스트 프로그램으로 대체될 수 있다.
도 2는 다계층 구조를 갖는 테스트 기기(200)의 다른 실시예를 도시하고 있다. 도 2의 예에서, 테스트 기기(200)는 처리 시스템(201), 제어 FPGA(202), 및 테스트 정의 FPGA(204)를 포함하고 있다.
처리 시스템(201)은 컴퓨터(102)와 같은 컴퓨터; 내장형 처리 시스템(106 내지 108)과 같은 내장형 처리 장치; 또는 계층(101, 104)과 같은 2-계층 처리 시스템일 수 있다.
제어 FPGA(202)는 컴퓨터(102)와 같은 컴퓨터의 범위내에 있지 않은 다양한 하우스키핑 기능을 수행하도록 구성된 전용 FPGA일 수 있다. 예를 들어, 이러한 기능은 메모리 판독, 다이 온도 판정, 및 테스트 기기의 전력 조절을 포함할 수 있다. 이러한 실시예에서, 제어 FPGA(202)는 구성가능하지 않지만, 다른 실시예에서, 구성가능할 수 있다.
테스트 정의 FPGA(204)는 도 1의 FPGA(111 내지 113)와 같은 구성가능한 FPGA일 수 있다. 보다 구체적으로, 테스트 정의 FPGA(204)는 테스트 정의 FPGA가 인터페이스되는 대응 DUT, 또는 그 부분에 하나 이상의 테스트를 실행하도록 구성가능할 수 있다. 예를 들어, 각 테스트 정의 FPGA에 대한 FPGA 로드는 DUT의 다양한 특성을 검사하도록 이러한 테스트 정의 FPGA에 의해 실행되는 하나 이상의 루틴을 포함할 수 있다. 상기와 같이, 구현되는 루틴은 검사되는 장치 및 검사 동안 구해지는 정보에 의존한다. 각 테스트 정의 FPGA에 의해 실행되는 테스트 루틴은 다른 테스트 정의 FPGA에 의해 실행되는 다른 테스트 루틴과 독립적으로 실행될 수 있거나, 테스트 정의 FPGA(204) 및 테스트 기기의 일부인 다른 테스트 정의 FPGA(도시되지 않음) 사이에 조정이 있을 수 있다. 테스트 정의 FPGA, 내장형 처리 장치 및 컴퓨터 사이의 조정의 타입은 도 1에 대해 상술된 것과 유사하다.
도 2의 예에서, 제어 FPGA(202) 및 테스트 정의 FPGA(204)는 별개의 장치이다. 다른 실시예에서, 이들의 기능은 단일, 프로그램가능한 FPGA로 결합될 수 있다.
도 2는 브리지(205)를 도시하고 있다. 브리지(205)는 테스트 기기(200)에 포함된 다양한 장치 사이의 통신을 전송하기 위한 하나 이상의 버스 및 다른 적합한 전자장치를 포함할 수 있다.
도 2에 도시된 바와 같이, 처리 시스템(201)은 메모리(206)와 연관되어 있고, 제어 FPGA(202)는 메모리(208)와 연관되어 있고, 테스트 정의 FPGA(204)는 메모리(210)와 연관되어 있다. 이러한 각 메모리는 테스트 프로그램을 실행하는 것은 물론 테스트 데이터 및/또는 테스트 프로그램을 저장하는데 사용될 수 있다. 이러한 실시예에서, 각 메모리는 그 대응하는 장치 전용이다. 그러나, 제어 FPGA(202)는 테스트 정의 FPGA(204)(또는 다른 시스템 처리 장치)가 그 대응하는 메모리에 접근하고 사용할 수 있는 경로를 제공할 수 있다.
이제 도 3을 참조하면, 도 3은 이러한 구조가 실현될 수 있는 시스템의 예를 도시하고 있다. 도 3은 피검사 장치(DUT)(301)를 검사하기 위한 테스트 시스템(300) 예를 도시하고 있다. 테스트 시스템(300)은 도 1 또는 도 2의 다계층 구조를 가질 수 있는 테스터(302)를 포함하고 있다. 테스터(302)와 상호작용하기 위해, 시스템(300)은 네트워크 커넥션(306)을 통해 테스터(302)와 인터페이스하는 컴퓨터 시스템(305)을 포함하고 있다. 하술된 바와 같이, 컴퓨터 시스템(305)은 컴퓨터(102)(도 1)의 기능을 통합할 수 있거나, 테스트 기기의 컴퓨터(102)와 상호작용하는 외부 컴퓨터일 수 있다. 보통, 컴퓨터 시스템(305)은 DUT(301)를 검사하기 위한 루틴 및 프로그램의 실행을 시작하도록 테스터(302)에 명령을 전송한다. 이러한 테스트 프로그램을 실행함으로써 DUT(301)로 테스트 신호를 생성하고 전송 시작하고 DUT로부터 응답을 수집할 수 있다. 다양한 타입의 DUT가 시스템(300)에 의해 검사될 수 있다. 예를 들어, DUT는 항공 전자 기기, 레이더, 무기, 반도체 장치등일 수 있다.
테스트 신호를 제공하고 DUT로부터 응답을 수집하기 위해, 테스터(302)는 DUT(301)의 내부 회로를 위한 인터페이스를 제공하는 하나 이상의 커넥터 핀에 적합한 FPGA 인터페이스를 통해 접속되어 있다. 설명을 위해, 이러한 예에서, 장치 테스터(302)는 (DUT(301)의 내부 회로에) 테스트 신호를 전달하기 위해 하드와이어 접속을 통해 DUT(301)의 커넥터 핀에 접속되어 있다. 장치 테스터(302)는 또한 장치 테스터(302)에 의해 제공된 테스트 신호에 응답하여 DUT(301)에서 신호를 감지한다. 예를 들어, 전압 신호 또는 전류 신호는 테스트 신호에 응답하여 DUT 핀에서 감지될 수 있다. 이러한 단일 포트 검사는 또한 DUT(301)에 포함된 다른 핀에서 실행될 수 있다. 예를 들어, 테스터(302)는 다른 핀에 테스트 신호를 제공하고 (제공된 신호를 전달하는) 도체를 통해 되반사된 연관된 신호를 수집할 수 있다. 반사된 신호를 수집함으로써, 핀의 입력 임피던스는 다른 단일 포트 검사량에 따른 특징을 가질 수 있다. 다른 테스트 시나리오에서, 디지털 신호가 DUT(301)에 저장되기 위해 DUT(301)에 전송될 수 있다. 일단 저장되면, DUT(301)는 이러한 저장된 디지털 값을 검색하고 테스터(302)에 전송하기 위해 접근될 수 있다. 그다음, 이러한 검색된 디지털 값은 적합한 값이 DUT(301)에 저장되었는지를 판정하기 위해 식별될 수 있다.
1-포트 측정의 실행과 함께, 2-포트 검사 역시 장치 테스터(302)에 의해 실행될 수 있다. 예를 들어, 테스트 신호는 DUT(301)의 핀에 주입될 수 있고 응답 신호는 DUT(301)의 하나 이상의 다른 핀으로부터 수집될 수 있다. 이러한 응답 신호는 이득 응답, 위상 응답, 및 다른 처리 측정량과 같은 양을 판정하기 위해 장치 테스터(302)에 제공된다.
또한, 도 4에서, DUT(또는 다수의 DUT)의 다수의 커넥터 핀으로부터 테스터 신호를 전송하고 수집하기 위해, 장치 테스터(302)는 다수의 핀과 통신할 수 있는 인터페이스 카드(401)를 포함하고 있다. 예를 들어, 인터페이스 카드(401)는 DUT에 테스트 신호를 전송하고 상응하는 응답을 수집하는데 사용될 수 있는, 여기에 기술된 하나 이상의 FPGA를 포함하고 있다. DUT의 핀으로의 각 통신 링크는 채널을 구성할 수 있고, 방대한 수의 채널에 테스트 신호를 제공함으로써, 다수의 검사가 동시에 이루어질 수 있기 때문에 검사 시간이 감소될 수 있다. 인터페이스 카드에 다수의 채널을 갖는 것과 동시에, 테스터(302)에 다수의 인터페이스 카드를 포함함으로써, 채널의 전체 수가 증가되어 검사 시간을 더 감소시킬 수 있다. 이러한 예에서, 2개의 추가 인터페이스 카드(402, 403)는 다수의 인터페이스 카드가 테스터(302)에 존재할 수 있다는 것을 보여주기 위해 도시되어 있다.
각 인터페이스 카드는 특정 테스트 기능을 수행하기 위한, FGPA 및 (예를 들어, 도 1에 설명된 바와 같은) 내장형 처리 장치를 포함하는, 전용 집적 회로를 포함할 수 있다. 이러한 회로는 핀 일렉트로닉스(PE) 테스트를 수행하기 위한 PE 스테이지 및 테스트를 수행하기 위한 파라미터 측정 유닛(PMU) 스테이지를 구현할 수 있다. 보통 PMU 검사는 입출력 임피던스, 누설 전류, 및 다른 타입의 DC 성능 특성화값과 같은 양을 판정하기 위해 (프로그램가능한) DC 전압 또는 전류 신호를 DUT에 제공하는 단계를 포함한다. PE 검사는 DC 또는 AC 검사 신호, 또는 파형을 DUT(예를 들어, 301)에 전송하는 단계 및 DUT의 성능을 더 특성화하기 위해 응답을 수집하는 단계를 포함한다. 예를 들어, PE 스테이지는 DUT에 저장되기 위한 이진 값의 벡터를 나태내는 AC 검사 신호를 (DUT에) 전송할 수 있다. 일단 이러한 이진 값이 저장되었다면, DUT는 정확한 이진 값이 저장되었는지를 판정하기 위해 테스터(302)에 의해 접근될 수 있다.
일부 설계에서, 인터페이스 장치는 테스터(302)로부터의 하나 이상의 도체를 DUT에 접속하는데 사용될 수 있다. 예를 들어, DUT는 테스터와 접속하는 인터페이스 커넥션 어댑터(ICA)와 인터페이스하는 인터페이스 테스트 어댑터(ITA)에 접속될 수 있다. DUT(예를 들어, DUT(301))는 각 DUT 핀에 접근하기 위한 디바이스 인터페이스 보드(DIB)에 장착될 수 있다. 이러한 설계에서, DUT 도체는 DUT의 적합한 핀에 테스트 신호를 주기 위해 DIB에 접속될 수 있다. 또한, 일부 설계에서, 테스터(302)는 인터페이스 카드(401 내지 403)에 의해 제공된 채널을 하나 이상의 DUT에 인터페이스하기 위한 2개 이상의 DIB에 접속될 수 있다.
인터페이스 카드(401 내지 403)에 의해 수행되는 검사를 시작하고 제어하기 위해, 테스터(302)는 테스트 신호를 생성하고 DUT 응답을 분석하기 위한 테스트 파라미터(예를 들어, 테스트 신호 전압 레벨, 테스트 신호 전류 레벨, 디지털 값등)을 제공하기 위해 PE 제어기를 (예를 들어, 시스템 처리 장치, 내장형 처리 장치 또는 프로그램가능한 로직에) 포함하고 있다. 또한, 테스터(302)는 컴퓨터 시스템(305)이 테스터(302)에 의해 실행되는 동작을 제어할 수 있도록 하고 데이터(예를 들어, 테스트 파라미터, DUT 응답등)가 테스터(302)와 컴퓨터 시스템(305) 사이를 통과할 수 있도록 하는 네트워크 인터페이스(409)를 포함하고 있다.
컴퓨터 시스템, 또는 테스트 시스템(300)에서 또는 연관되어 사용되는 다른 처리 장치는 디바이스 테스터와 액티브 통신 채널을 통해 테스터(302)에서 실행되는 테스트 프로그램을 포함한 통신을 교환하도록 구성될 수 있다. 이러한 컴퓨터 시스템은 도 1의 컴퓨터(102)이거나 컴퓨터(102)를 포함할 수 있다. 대안으로, 컴퓨터(102)는 테스터(302)의 일부일 수 있고 도 4를 참조하여 기술된 컴퓨터 시스템은 컴퓨터(102)와 통신할 수 있다.
상기 내용은 시스템 처리 장치, 내장형 처리 장치 또는 프로그램가능한 로직을 사용하여 검사를 수행하는 방법을 설명하고 있다. 그러나, 여기에 기술된 바와 같은 검사는 시스템 처리 장치, 내장형 처리 장치, 또는 프로그램가능한 로직의 조합을 사용하여 수행될 수 있다. 예를 들어, 이러한 상이한 요소의 각각은 동일한 장치 또는 그 부분을 검사하기 위해 하나 이상의 테스트 프로그램을 동시에 실행할 수 있다. 마찬가지로, 이러한 상이한 요소는 예를 들어, 시스템 처리 장치(예를 들어, 도 1의 102)가 검사 시퀀스의 제1 부분을 수행하고 내장형 처리 장치(예를 들어, 도 1의 106)가 동일한 검사 시퀀스의 제2 부분을 수행하고 프로그램가능한 로직(예를 들어, 도 1의 FPGA(111))이 동일한 검사 시퀀스의 제3 부분을 수행하도록 검사를 조정할 수 있다. 여기에 기술된 테스트 기기의 상이한 프로그래가능한 요소 사이에 임의의 적합한 조정이 실행될 수 있다.
또한, 일부 실시예에서, 하나의 계층의 처리를 피할 수 있다. 예를 들어, 검사는 내장형 처리 장치가 아닌 시스템 처리 장치(예를 들어, 102) 및 프로그램가능한 로직(예를 들어, FPGA(111))을 사용하여 수행될 수 있다. 이러한 실시예에서, 시스템 처리 장치와 프로그램가능한 로직 사이의 통신은 내장형 처리 장치를 통과할 수 있거나 내장형 처리 장치 계층을 완전히 우회할 수 있다.
일부 실시예에서, 3개 보다 많은 계층의 처리 장치가 존재할 수 있다. 예를 들어, 2개 계층의 내장형 처리 장치가 존재할 수 있다(그 결과, 예를 들어, 총 4개의 계층이 된다). 예를 들어, 단일 내장형 처리 장치가 단일 장치의 검사를 조정하는데 사용될 수 있고, (이러한 단일 내장형 처리 장치에 의해 명령되는) 상이한 내장형 처리 장치가 이러한 단일 장치의 상이한 측면 또는 특징을 검사하는데 사용될 수 있다.
일부 실시예에서, 하나 이상의 계층의 처리 장치가 도 1의 시스템으로부터 제거될 수 있다. 예를 들어, 일부 실시예는 내장형 처리 장치의 계층을 포함하지 않을 수 있다. 이러한 시스템 예에서, 오직 시스템 처리 장치(예를 들어, 도 1의 102) 및 프로그램가능한 로직(예를 들어, FPGA(111 내지 113))이 존재할 수 있다. 이와 관련하여, 임의의 적합한 조합의 계층이 여기에 기술된 테스트 기기에 채용될 수 있다.
일부 실시예에서, 시스템 처리 장치(예를 들어, 도 1의 102)가 테스트 기기의 외부에 있을 수 있다. 예를 들어, 외부 컴퓨터는 테스트 기기의 동작을 제어하기 위해 채용될 수 있고, 여기에 기술된 방식으로 테스트 기기의 내장형 처리 장치 및 프로그램가능한 로직과 상호작용할 수 있다. 다른 실시예에서, 시스템 처리 장치는 테스트 기기의 일부일 수 있거나 테스트 기기로부터 떨어져 있다(예를 들어, 네트워크를 통해 테스트 기기에 접속되어 있다).
일부 실시예에서, 프로그램가능한 로직은 논-프로그램가능한 로직으로 대체될 수 있다. 예를 들어, FPGA를 사용하기 보다는, 하나 이상의 주문형 집적 회로(ASIC)가 여기에 기술된 프로그램가능한 로직 대신에 또는 더하여 테스트 기기에 통합될 수 있다.
여기에 기술된 기능, 또는 그 일부, 및 그 다양한 수정(이후로 "함수")은 여기에 기술된 하드웨어에 제한되지 않는다. 이러한 함수의 모두 또는 일부는 적어도 일부, 예를 들어, 프로그램가능한 프로세서, 컴퓨터, 멀티플 컴퓨터, 및/또는 프로그램가능한 로직 컴포넌트와 같은 하나 이상의 데이터 처리 장치에 의해 실행되거나 이러한 데이터 처리 장치의 동작을 제어하기 위해, 하나 이상의 비일시적인 기계 판독가능 매체와 같은, 예를 들어, 정보 캐리어에 접촉식으로 구현된 컴퓨터 프로그램과 같은 컴퓨터 프로그램 제품을 통해 구현될 수 있다.
컴퓨터 프로그램은 컴퓨터 번역되거나 해석된 언어를 포함하는 임의의 형태의 프로그래밍 언어로 기록될 수 있고, 독립형 프로그램, 또는 모듈, 컴포넌트, 서브루틴, 또는 컴퓨팅 환경에서 사용하기에 적합한 다른 유닛을 포함하는 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터 또는 하나의 사이트 또는 다수의 사이트에 분포되고 네트워크에 의해 상호접속된 다수의 컴퓨터에서 실행되기 위해 전개될 수 있다.
이러한 함수의 모두 또는 일부를 구현하는 것과 연관된 액션은 교정 프로세스의 함수를 수행하기 위해 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그램가능한 프로세서에 의해 수행될 수 있다. 이러한 함수의 모두 또는 일부는 예를 들어, FPGA 및/또는 ASIC(주문형 집적 회로)와 같은 전용 로직 회로로서 구현될 수 있다.
컴퓨터 프로그램의 실행을 위해 적합한 프로세서는 예를 들어, 범용 및 전용 마이크로프로세서 모두 및, 임의의 종류의 디지털 컴퓨터의 어느 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 롬 또는 램 또는 모두로부터 명령어 및 데이터를 수신할 것이다. 컴퓨터의 컴포넌트는 명령어를 실행하기 위한 프로세서 및 명령어 및 데이터를 저장하기 위한 하나 이상의 메모리 장치를 포함한다.
여기에 기술된 상이한 실시예의 컴포넌트는 위에서 구체적으로 제시되지 않은 다른 실시예를 형성하기 위해 조합될 수 있다. 컴포넌트는 도 1 내지 도 4에 도시된 회로에서 그 동작에 역효과를 주지 않고 배제될 수 있다. 또한, 다양한 별개의 컴포넌트가 여기에 기술된 기능을 수행하기 위해 하나 이상의 개별적인 컴포넌트로 조합될 수 있다.
여기에 구체적으로 기술되지 않은 다른 실시예 역시 다음의 청구범위에 포함되어 있다.

Claims (20)

  1. 피검사 장치(DUT)에 대한 인터페이스로서 동작하도록 프로그램된 프로그램가능한 로직으로서, 상기 장치에 대한 하나 이상의 검사를 수행하도록 구성되며 상기 장치에 대한 인터페이스상의 다수의 입력 포트 및 다수의 출력 포트를 지정하는 상기 프로그램가능한 로직;
    상기 인터페이스를 통해 상기 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램가능한 제1 처리 시스템;및
    장치 검사 전용이고, 장치 검사 전용의 복수의 내장형 처리 장치를 포함하는 제2 처리 시스템 - 상기 내장형 처리 장치는 상기 인터페이스를 통해 상기 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램가능함-; 을 포함하고,
    상기 제2 처리 시스템은 상기 프로그램가능한 로직으로부터의 테스트 결과를 상기 제1 처리 시스템으로 전송하도록 구성되며;
    상기 프로그램가능한 로직은 상기 제2 처리 시스템과 별도로 상기 검사들 중 하나 이상을 실행하도록 구성 가능하고; 및
    상기 제1 처리 시스템은 제1 테스팅 반응시간을 갖고 있고, 상기 제2 처리 시스템은 제2 테스팅 반응시간을 갖고 있고, 상기 프로그램가능한 로직은 제3 테스팅 반응시간을 갖고 있고, 상기 제1 테스팅 반응시간은 상기 제2 테스팅 반응시간 보다 크고, 상기 제2 테스팅 반응시간은 상기 제3 테스팅 반응시간 보다 큰 것을 특징으로 하는 테스트 기기.
  2. 제1항에 있어서, 상기 제1 테스팅 반응시간은 수 밀리초 정도이고, 상기 제2 테스팅 반응시간은 수 마이크초 정도이고, 상기 제3 테스팅 반응시간은 수 나노초 정도인 것을 특징으로 하는 테스트 기기.
  3. 제1항에 있어서, 상기 제1 처리 시스템은 상기 테스트 기기에 인터페이스된 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있고,
    상기 제2 처리 시스템은 상기 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있지 않고,
    상기 프로그램가능한 로직은 상기 장치에 하나 이상의 검사를 수행하도록 구성되어 있지 않은 것을 특징으로 하는 테스트 기기.
  4. 제1항에 있어서, 상기 제1 처리 시스템은 상기 테스트 기기에 인터페이스된 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있지 않고,
    제2 처리 시스템은 상기 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있고,
    상기 프로그램가능한 로직은 상기 장치에 하나 이상의 검사를 수행하도록 구성되어 있지 않은 것을 특징으로 하는 테스트 기기.
  5. 제1항에 있어서, 상기 제1 처리 시스템은 상기 테스트 기기에 인터페이스된 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있지 않고,
    상기 제2 처리 시스템은 상기 장치를 검사하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있지 않고,
    상기 프로그램가능한 로직은 상기 장치에 하나 이상의 검사를 수행하도록 구성되어 있는 것을 특징으로 하는 테스트 기기.
  6. 제1항에 있어서, 상기 제1 처리 시스템은 윈도우잉 운영 체제를 실행하는 처리 장치를 포함하고,
    상기 내장형 처리 장치 각각은 상기 테스트 기기에 의해 검사될 상이한 장치를 검사하기 위한 것이고,
    상기 프로그램가능한 로직은 하나 이상의 필드 프로그램가능 게이트 어레이(FPGA)를 포함하고, 상기 하나 이상의 필드 프로그램가능 게이트 어레이(FPGA) 각각은 상기 테스트 기기에 의해 검사될 상이한 장치를 검사하기 위한 것을 특징으로 하는 테스트 기기.
  7. 제1항에 있어서, 상기 프로그램가능한 로직은 필드 프로그램가능 게이트 어레이(FPGA)를 포함하고, 상기 FPGA의 적어도 하나는 검사될 장치와의 데이터 교환을 수반하지 않는 함수를 실행하도록 사전 프로그램된 것을 특징으로 하는 테스트 기기.
  8. 제1항에 있어서, 상기 제1 처리 시스템, 제2 처리 시스템, 및 프로그램가능한 로직중 적어도 하나는 하나 이상의 인터페이스를 통해 재프로그램가능한 것을 특징으로 하는 테스트 기기.
  9. 제1항에 있어서, 상기 제1 처리 시스템은 네트워크를 통해 상기 테스트 기기와 하나 이상의 엔티티 사이에 통신을 교환하는 단계, 상기 테스트 기기를 악성 코드에 대해 스캔하는 단계, 및 메모리 관리 기능을 실행하는 단계 중 하나 이상을 수행하는 것에 의하여 상기 테스트 기기의 동작을 제어하도록 프로그램가능한 것을 특징으로 하는 테스트 기기.
  10. 제1항에 있어서,
    상기 프로그램 가능 로직, 상기 제1 처리 시스템 및 상기 제2 처리 시스템 중 적어도 2 개는 상기 장치에 검사 동작을 동시에 수행하도록 구성되는 것을 특징으로 하는 테스트 기기.
  11. 테스트 기기의 외부 환경과 상호작용하고 장치에 검사 동작을 수행하도록 프로그램가능한 제1 계층 시스템;
    장치 검사 전용의 복수의 내장형 처리 장치를 포함하는 제2 계층 시스템 - 상기 내장형 처리 장치는 상기 장치에 검사 동작을 수행하도록 프로그램가능함-; 및
    상기 장치에 대한 인터페이스로서 동작하도록 프로그램되고, 상기 장치에 검사 동작을 수행하도록 구성가능한 제3 계층 시스템을 포함하고,
    상기 제1 계층 시스템 및 제2 계층 시스템은 상기 인터페이스를 통해 상기 장치에 접근하도록 프로그램되고,
    상기 제3 계층 시스템은 상기 장치에 대한 상기 인터페이스의 적어도 다수의 입력 포트 및 다수의 출력 포트를 정의하고;
    상기 제2 계층 시스템은 상기 제3 계층 시스템으로부터 상기 제1 계층 시스템으로 테스트 결과를 전송하도록 구성되고;
    상기 제3 계층 시스템은 상기 제2 계층 시스템과 별도로 하나 이상의 상기 검사 동작을 실행하도록 구성 가능하고; 및
    상기 제1 계층 시스템은 제1 테스팅 반응시간을 갖고 있고, 상기 제2 계층 시스템은 제2 테스팅 반응시간을 갖고 있고, 상기 제3 계층 시스템은 제3 테스팅 반응시간을 갖고 있고, 상기 제1 테스팅 반응시간은 상기 제2 테스팅 반응시간 보다 크고, 상기 제2 테스팅 반응시간은 상기 제3 테스팅 반응시간 보다 큰 것을 특징으로 하는 테스트 기기.
  12. 제11항에 있어서, 상기 제1 테스팅 반응시간은 수 밀리초 정도이고, 상기 제2 테스팅 반응시간은 수 마이크로초 정도이고, 상기 제3 테스팅 반응시간은 수 나노초 정도인 것을 특징으로 하는 테스트 기기.
  13. 제11항에 있어서, 상기 제1 계층 시스템은 상기 장치에 검사 동작을 수행하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있고,
    상기 제2 계층 시스템은 상기 장치에 대한 검사 동작을 수행하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있지 않고,
    상기 제3 계층 시스템은 상기 장치에 하나 이상의 검사 동작을 수행하도록 구성되어 있지 않은 것을 특징으로 하는 테스트 기기.
  14. 제11항에 있어서, 상기 제1 계층 시스템은 상기 장치에 검사 동작을 수행하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있지 않고,
    상기 제2 계층 시스템은 상기 장치에 검사 동작을 수행하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있고,
    상기 제3 계층 시스템은 상기 장치에 하나 이상의 검사 동작을 수행하도록 구성되어 있지 않은 것을 특징으로 하는 테스트 기기.
  15. 제11항에 있어서, 상기 제1 계층 시스템은 상기 장치에 검사 동작을 수행하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있지 않고,
    상기 제2 계층 시스템은 상기 장치에 검사 동작을 수행하기 위해 하나 이상의 테스트 프로그램을 실행하도록 프로그램되어 있지 않고,
    상기 제3 계층 시스템은 상기 장치에 대한 하나 이상의 검사 동작을 수행하도록 구성되어 있는 것을 특징으로 하는 테스트 기기.
  16. 제11항에 있어서, 상기 제1 계층 시스템은 윈도우잉 운영 체제를 실행하는 처리 장치를 포함하고,
    상기 내장형 처리 장치 각각은 상기 테스트 기기에 의해 검사될 상이한 장치를 테스트하기 위한 것이고,
    상기 제3 계층 시스템은 상기 테스트 기기에 의해 검사될 상이한 장치에 각각 대응하는 하나 이상의 필드 프로그램가능 게이트 어레이(FPGA)를 포함하는 것을 특징으로 하는 테스트 기기.
  17. 제11항에 있어서, 상기 제3 계층 시스템은 필드 프로그램가능 게이트 어레이(FPGA)를 포함하고, 상기 FPGA의 적어도 하나는 상기 장치에 하나 이상의 검사 동작을 수행하도록 구성가능하고, 상기 FPGA의 적어도 하나는 상기 장치와의 데이터 교환을 수반하지 않는 함수를 실행하도록 사전 프로그램된 것을 특징으로 하는 테스트 기기.
  18. 제11항에 있어서, 상기 제1 계층 시스템, 제2 계층 시스템, 및 제3 계층 시스템중 적어도 하나는 하나 이상의 인터페이스를 통해 재프로그램가능한 것을 특징으로 하는 테스트 기기.
  19. 제11항에 있어서, 상기 제1 계층 시스템은 네트워크를 통해 상기 테스트 기기와 하나 이상의 엔티티 사이에 통신을 교환하는 단계, 상기 테스트 기기를 악성 코드에 대해 스캔하는 단계, 및 메모리 관리 기능을 실행하는 단계중 적어도 하나를 수행하는 것에 의하여 테스트 기기의 동작을 제어하도록 프로그램가능한 것을 특징으로 하는 테스트 기기.
  20. 삭제
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