JPH03184137A - プログラム実行監視方式 - Google Patents
プログラム実行監視方式Info
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- JPH03184137A JPH03184137A JP1323221A JP32322189A JPH03184137A JP H03184137 A JPH03184137 A JP H03184137A JP 1323221 A JP1323221 A JP 1323221A JP 32322189 A JP32322189 A JP 32322189A JP H03184137 A JPH03184137 A JP H03184137A
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- JP
- Japan
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- address
- microprocessor
- output
- logic
- interrupt
- Prior art date
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- 238000012544 monitoring process Methods 0.000 title claims description 5
- 238000013500 data storage Methods 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサとメモリとを含むシステム
に於いて、プログラムの実行を監視するプログラム実行
監視方式に関する。
に於いて、プログラムの実行を監視するプログラム実行
監視方式に関する。
従来、マイクロプロセッサとメモリとを含むシステムに
於いては、マイクロプロセッサが命令をフェッチするた
めにアドレスを出力すると、そのアドレスの内容が無条
件でマイクロプロセ・ノサにフェッチされていた。
於いては、マイクロプロセッサが命令をフェッチするた
めにアドレスを出力すると、そのアドレスの内容が無条
件でマイクロプロセ・ノサにフェッチされていた。
上述したように、従来は、マイクロブロセ・ノサが命令
をフェッチするためにアドレスを出力すると、そのアド
レスの内容が無条件でマイクロプロセッサにフェッチさ
れるので、プログラムの記述ミス、ハードウェアの制御
ミス等により、メモリ中のデータ格納領域中のデータが
命令としてフェッチされ、実行されてしまう場合があっ
た。そして、データが命令としてフェッチされ、実行さ
れた場合には所望の動作を保証できなくなる場合がある
という問題点があると共に、システムに接続されたフロ
ッピィディスク、ハードディスク等に蓄積されたデータ
を変更してしまい、システムに多大な影響を与える可能
性があるという問題もあった。
をフェッチするためにアドレスを出力すると、そのアド
レスの内容が無条件でマイクロプロセッサにフェッチさ
れるので、プログラムの記述ミス、ハードウェアの制御
ミス等により、メモリ中のデータ格納領域中のデータが
命令としてフェッチされ、実行されてしまう場合があっ
た。そして、データが命令としてフェッチされ、実行さ
れた場合には所望の動作を保証できなくなる場合がある
という問題点があると共に、システムに接続されたフロ
ッピィディスク、ハードディスク等に蓄積されたデータ
を変更してしまい、システムに多大な影響を与える可能
性があるという問題もあった。
本発明の目的はデータ格納領域中のデータが命令として
フェッチされ、実行されるのを防止すると共に、フェッ
チ時にデータ格納領域のアドレスが出力されたことを認
識できるようにすることにある。
フェッチされ、実行されるのを防止すると共に、フェッ
チ時にデータ格納領域のアドレスが出力されたことを認
識できるようにすることにある。
本発明は上記目的を達成するため、
マイクロプロセッサと１個のデータ格納領域が設けられ
たメモリとを含むシステムに於いて、前記データ格納領
域の先頭アドレスと最終アドレスとが格納された記憶手
段と、 前記マイクロプロセッサがフェッチ時に出力したアドレ
スと前記記憶手段に格納されている先頭アドレスとを比
較し、先頭アドレスの方が小さい時、論理“１”を出力
する第１の比較手段と、前記マイクロプロセッサがフェ
ッチ時に出力したアドレスと前記記憶手段に記憶されて
いる最終アドレスとを比較し、最終アドレスの方が大き
い時、論理“１”を出力する第２の比較手段と、前記第
１．第２の比較手段の出力の両方が論理“１”の時、論
理“１”を出力する論理出力手段と、 該論理出力手段の出力が論理“ｌ”となることにより前
記マイクロプロセッサに割込みを発生させる割込み手段
とを設けたものである。
たメモリとを含むシステムに於いて、前記データ格納領
域の先頭アドレスと最終アドレスとが格納された記憶手
段と、 前記マイクロプロセッサがフェッチ時に出力したアドレ
スと前記記憶手段に格納されている先頭アドレスとを比
較し、先頭アドレスの方が小さい時、論理“１”を出力
する第１の比較手段と、前記マイクロプロセッサがフェ
ッチ時に出力したアドレスと前記記憶手段に記憶されて
いる最終アドレスとを比較し、最終アドレスの方が大き
い時、論理“１”を出力する第２の比較手段と、前記第
１．第２の比較手段の出力の両方が論理“１”の時、論
理“１”を出力する論理出力手段と、 該論理出力手段の出力が論理“ｌ”となることにより前
記マイクロプロセッサに割込みを発生させる割込み手段
とを設けたものである。
また、本発明は、メモリに複数のデータ格納領域が設け
られている場合にも、上記目的を達成できるようにする
ため、 マイクロプロセッサと複数個のデータ格納領域が設けら
れたメモリとを含むシステムに於いて、前記各データ格
納領域に対応して設けられ、対応するデータ格納領域の
先頭アドレス及び最終アドレスが格納された複数の記憶
手段と、該各記憶手段に対応して設けられ、前記マイク
ロプロセッサがフェッチ時に出力したアドレスと対応す
る記憶手段に記憶されている先頭アドレスとを比較し、
先頭アドレスの方が小さい時、論理“１”を出力する複
数の第１の比較手段と、前記各記憶手段に対応して設け
られ、前記マイクロプロセッサがフェッチ時に出力した
アドレスと対応する記憶手段に記憶されている最終アド
レスとを比較し、最終アドレスの方が大きい時、論理“
ｌ”を出力する複数の第２の比較手段と、前記各第１．
第２の比較手段に対応して設けられ、対応する第１．第
２の比較手段の出力が共に論理“１”の時、論理“ｌ゛
を出力する複数の論理出力手段と、 前記各論理出力手段の出力の内の何れかが論理“ｌ”と
なることにより、前記マイクロプロセッサに割込みを発
生させる割込み手段とを設けたものである。
られている場合にも、上記目的を達成できるようにする
ため、 マイクロプロセッサと複数個のデータ格納領域が設けら
れたメモリとを含むシステムに於いて、前記各データ格
納領域に対応して設けられ、対応するデータ格納領域の
先頭アドレス及び最終アドレスが格納された複数の記憶
手段と、該各記憶手段に対応して設けられ、前記マイク
ロプロセッサがフェッチ時に出力したアドレスと対応す
る記憶手段に記憶されている先頭アドレスとを比較し、
先頭アドレスの方が小さい時、論理“１”を出力する複
数の第１の比較手段と、前記各記憶手段に対応して設け
られ、前記マイクロプロセッサがフェッチ時に出力した
アドレスと対応する記憶手段に記憶されている最終アド
レスとを比較し、最終アドレスの方が大きい時、論理“
ｌ”を出力する複数の第２の比較手段と、前記各第１．
第２の比較手段に対応して設けられ、対応する第１．第
２の比較手段の出力が共に論理“１”の時、論理“ｌ゛
を出力する複数の論理出力手段と、 前記各論理出力手段の出力の内の何れかが論理“ｌ”と
なることにより、前記マイクロプロセッサに割込みを発
生させる割込み手段とを設けたものである。
更に、本発明は前記割込み手段が前記マイクロプロセッ
サに割込みを発生させた時の前記論理出力手段の出力を
前記マイクロプロセッサから読出し可能な状態で保持す
る読出し手段を設け、前記マイクロプロセッサは割込み
が発生することにより、前記読出し手段から割込みが発
生した時の前記論理出力手段の出力を読出す。
サに割込みを発生させた時の前記論理出力手段の出力を
前記マイクロプロセッサから読出し可能な状態で保持す
る読出し手段を設け、前記マイクロプロセッサは割込み
が発生することにより、前記読出し手段から割込みが発
生した時の前記論理出力手段の出力を読出す。
マイクロプロセッサと１個のデータ格納領域が設けられ
たメモリとを含むシステムに於いては、フェッチ時にマ
イクロプロセンサがアドレスを出力すると、第１の比較
手段によりマイクロプロセッサが出力したアドレスと記
憶手段に格納されている先頭アドレスとが比較され、第
２の比較手段によりマイクロプロセッサが出力したアド
レスと記憶手段に格納されている最終アドレスとが比較
される。そして、第１の比較手段は先頭アドレスの方が
小さい場合、出力を論理“１”にし、第２の比較手段は
最終アドレスの方が大きい場合、出力を論理“１”とす
る、論理出力手段は第１．第２の比較手段の出力が共に
“１”の場合、出力を１１″とする。ここで、第１．第
２の比較手段の出力が共に論理“１″となるのは、マイ
クロプロセンサがデータ格納領域内のアドレスを出力し
た場合のみであるので、マイクロプロセッサがフェッチ
時にデータ格納領域内のアドレスを出力した場合のみ、
論理出力手段の出力は論理“１′となる０割込み手段は
論理出力手段の出力が論理“１゜となることによりマイ
クロプロセッサに割込みを発生させる。
たメモリとを含むシステムに於いては、フェッチ時にマ
イクロプロセンサがアドレスを出力すると、第１の比較
手段によりマイクロプロセッサが出力したアドレスと記
憶手段に格納されている先頭アドレスとが比較され、第
２の比較手段によりマイクロプロセッサが出力したアド
レスと記憶手段に格納されている最終アドレスとが比較
される。そして、第１の比較手段は先頭アドレスの方が
小さい場合、出力を論理“１”にし、第２の比較手段は
最終アドレスの方が大きい場合、出力を論理“１”とす
る、論理出力手段は第１．第２の比較手段の出力が共に
“１”の場合、出力を１１″とする。ここで、第１．第
２の比較手段の出力が共に論理“１″となるのは、マイ
クロプロセンサがデータ格納領域内のアドレスを出力し
た場合のみであるので、マイクロプロセッサがフェッチ
時にデータ格納領域内のアドレスを出力した場合のみ、
論理出力手段の出力は論理“１′となる０割込み手段は
論理出力手段の出力が論理“１゜となることによりマイ
クロプロセッサに割込みを発生させる。
また、マイクロプロセッサと複数個のデータ格納領域が
設けられたメモリとを含むシステムに於いては、各デー
タ格納領域に対応するデータ格納領域の先頭アドレス及
び最終了ドレスが格納された複数の記憶手段が設けられ
ている。そして、フェッチ時にマイクロプロセッサがア
ドレスを出力すると、各記憶手段に対応して設けられて
いる第１の比較手段によりマイクロプロセッサが出力し
たアドレスと対応する記憶手段に格納されている先頭ア
ドレスとが比較され、各記憶手段に対応して設けられて
いる第２の比較手段によりマイクロプロセッサが出力し
たアドレスと対応する記憶手段に格納されているアドレ
スとが比較される。そして、第１の比較手段は対応する
記憶手段に格納されている先頭アドレスの方が小さい場
合のみ、出力を論理“ｌ”とし、第２の比較手段は対応
する記憶手段に格納されている最終アドレスの方が↓七
り榎Δ＾１ 山本？ ” ＊ ＠ Ｌ小！ 々憤１第２
の比較手段に対応して設けられている論理出力手段は対
応する第１．第２の比較手段の出力が共に論理“１”の
場合のみ、出力を論理“１”とする０割込み手段は各第
１．第２の比較手段対応に設けられている論理出力手段
の内の何れかの出力が論理″１”となることによりマイ
クロプロセッサに割込みを発生させる。
設けられたメモリとを含むシステムに於いては、各デー
タ格納領域に対応するデータ格納領域の先頭アドレス及
び最終了ドレスが格納された複数の記憶手段が設けられ
ている。そして、フェッチ時にマイクロプロセッサがア
ドレスを出力すると、各記憶手段に対応して設けられて
いる第１の比較手段によりマイクロプロセッサが出力し
たアドレスと対応する記憶手段に格納されている先頭ア
ドレスとが比較され、各記憶手段に対応して設けられて
いる第２の比較手段によりマイクロプロセッサが出力し
たアドレスと対応する記憶手段に格納されているアドレ
スとが比較される。そして、第１の比較手段は対応する
記憶手段に格納されている先頭アドレスの方が小さい場
合のみ、出力を論理“ｌ”とし、第２の比較手段は対応
する記憶手段に格納されている最終アドレスの方が↓七
り榎Δ＾１ 山本？ ” ＊ ＠ Ｌ小！ 々憤１第２
の比較手段に対応して設けられている論理出力手段は対
応する第１．第２の比較手段の出力が共に論理“１”の
場合のみ、出力を論理“１”とする０割込み手段は各第
１．第２の比較手段対応に設けられている論理出力手段
の内の何れかの出力が論理″１”となることによりマイ
クロプロセッサに割込みを発生させる。
また、マイクロプロセッサは割込みが発生することによ
り、割込み手段が割込みを発生させた時の論理出力手段
の出力を読出し可能にする読出し手段から論理出力手段
の出力を読出す。
り、割込み手段が割込みを発生させた時の論理出力手段
の出力を読出し可能にする読出し手段から論理出力手段
の出力を読出す。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例のブロック図であり、マイク
ロブロセ・ンサ１と、プログラムの格納されたＲＯＭ２
と、プログラム格納領域及び１個のデータ格納領域が設
けられたＲＡＭ３と、ＲＡＭ３に設けられたデータ格納
ｆＩＩｗｔ域の先頭アドレスがｉをｍＪｔ４ｓＪ−：
Ｉｙｌｋ−ｍ−ＩＶ＋−−ｐ 童を４′ギ Ｌ
３ Ａ Ｌ ＤＡＭ３に設けられたデータ
格納領域の最終アドレスが格納されたデータ最終アドレ
ス格納手段５と、データ先頭アドレス格納手段４に格納
されている先頭アドレスとマイクロプロセッサ１がフェ
ッチ時に出力したアドレスとを比較し、先頭アドレスの
方が小さい時、論理“１”を出力する第１の比較手段６
と、データ最終アドレス格納手段５に格納されている最
終アドレスとマイクロプロセッサ１がフエ”７チ時に出
力したアドレスとを比較し、最終アドレスの方が大きい
時、出力を論理“１”にする第２の比較手段７と、第１
．第２の比較手段６．７の出力が共に論理“１”の時、
論理“１”を出力する論理出力手段８と、論理出力手段
８の出力が論理“１”となることにより、割込み信号１
１を出力する割込み手段９と、割込み手段９が割込み信
号１１を出力した時の論理出力手段８の出力ヲマイクロ
プロセッサ１から読出し可能な状態で保持するフリップ
フロップ等から構成される読出し手段１０と、バス１２
とから！ＲＩＩ２されている。
ロブロセ・ンサ１と、プログラムの格納されたＲＯＭ２
と、プログラム格納領域及び１個のデータ格納領域が設
けられたＲＡＭ３と、ＲＡＭ３に設けられたデータ格納
ｆＩＩｗｔ域の先頭アドレスがｉをｍＪｔ４ｓＪ−：
Ｉｙｌｋ−ｍ−ＩＶ＋−−ｐ 童を４′ギ Ｌ
３ Ａ Ｌ ＤＡＭ３に設けられたデータ
格納領域の最終アドレスが格納されたデータ最終アドレ
ス格納手段５と、データ先頭アドレス格納手段４に格納
されている先頭アドレスとマイクロプロセッサ１がフェ
ッチ時に出力したアドレスとを比較し、先頭アドレスの
方が小さい時、論理“１”を出力する第１の比較手段６
と、データ最終アドレス格納手段５に格納されている最
終アドレスとマイクロプロセッサ１がフエ”７チ時に出
力したアドレスとを比較し、最終アドレスの方が大きい
時、出力を論理“１”にする第２の比較手段７と、第１
．第２の比較手段６．７の出力が共に論理“１”の時、
論理“１”を出力する論理出力手段８と、論理出力手段
８の出力が論理“１”となることにより、割込み信号１
１を出力する割込み手段９と、割込み手段９が割込み信
号１１を出力した時の論理出力手段８の出力ヲマイクロ
プロセッサ１から読出し可能な状態で保持するフリップ
フロップ等から構成される読出し手段１０と、バス１２
とから！ＲＩＩ２されている。
次に本実施例の動作を説明する。
マイクロプロセッサ１は命令をフェッチする場合、その
命令が格納されているアドレス及び必要な制御信号をバ
ス１２に出力する。バス１２にアドレス及びフェッチサ
イクルであることを示す制御信号が出力されると、第１
の比較手段６はバス１２を介して加えられたアドレスと
データ先頭アドレス格納手段４に格納されているデータ
格納領域の先頭アドレスとを比較し、先頭アドレスの方
が小さい時、論理“１”を出力し、第２の比較手段７は
バス１２を介して加えられたアドレスとデータ最終アド
レス格納手段５に格納されているアドレスとを比較し、
最終アドレスの方が大きい時、論理“ｌ”を出力する。
命令が格納されているアドレス及び必要な制御信号をバ
ス１２に出力する。バス１２にアドレス及びフェッチサ
イクルであることを示す制御信号が出力されると、第１
の比較手段６はバス１２を介して加えられたアドレスと
データ先頭アドレス格納手段４に格納されているデータ
格納領域の先頭アドレスとを比較し、先頭アドレスの方
が小さい時、論理“１”を出力し、第２の比較手段７は
バス１２を介して加えられたアドレスとデータ最終アド
レス格納手段５に格納されているアドレスとを比較し、
最終アドレスの方が大きい時、論理“ｌ”を出力する。
論理出力手段８は第１第２の比較手段６．７の出力が共
に論理“１”の場合のみ、出力を論理“１”にする、従
って、論理出力手段８の出力はフェッチ時にＲＡＭ３に
設けられているデータ格納領域内のアドレスが出力され
た場合のみ、“１″になる。
に論理“１”の場合のみ、出力を論理“１”にする、従
って、論理出力手段８の出力はフェッチ時にＲＡＭ３に
設けられているデータ格納領域内のアドレスが出力され
た場合のみ、“１″になる。
論理出力手段８の出力が論理“１″となると、割込み手
段９はマイクロプロセッサ１に割込み信号１１を加え、
読出し手段１０は論理出力手段８の出力を保持する。
段９はマイクロプロセッサ１に割込み信号１１を加え、
読出し手段１０は論理出力手段８の出力を保持する。
マイクロプロセッサ１は割込み信号１１が加えられると
、自ら割込み処理プログラムを実行し、読出し手段１０
に保持されている論理出力手段８の出力を読込み、それ
が論理“ｌ”であることからフェッチ時にデータ格納領
域のアドレスを出力したことを認識する。そして、フェ
ッチ時にデータ格納領域のアドレスを出力したことを確
認すると、読出し手段１０をリセットした後、フェッチ
動作を再開し、再開したフェッチ動作に於いても割込み
手段９から割込み信号１１が加えられ、読出し手段１０
の内容に基づいてフェッチ時にデータ格納領域のアドレ
スを出力したことを認識した場合はエラー表示等のエラ
ー処理を行なう。
、自ら割込み処理プログラムを実行し、読出し手段１０
に保持されている論理出力手段８の出力を読込み、それ
が論理“ｌ”であることからフェッチ時にデータ格納領
域のアドレスを出力したことを認識する。そして、フェ
ッチ時にデータ格納領域のアドレスを出力したことを確
認すると、読出し手段１０をリセットした後、フェッチ
動作を再開し、再開したフェッチ動作に於いても割込み
手段９から割込み信号１１が加えられ、読出し手段１０
の内容に基づいてフェッチ時にデータ格納領域のアドレ
スを出力したことを認識した場合はエラー表示等のエラ
ー処理を行なう。
このように、本実施例はマイクロプロセッサ１がフェッ
チ時にＲＡＭ３のデータ格納領域のアドレスを出力した
場合、マイクロプロセッサ１に割；入Ａ本姿ａ−六朴ス
上占Ｌ−Ｊ、ナー４１の７本釣、マイクロプロセッサ１
がデータ格納領域のデータを命令としてフェッチし、実
行するということを防止できるので、マイクロプロセッ
サ１の動作を保証できなくなるという状況を防止するこ
とが可能となる。また、本実施例は割込み信号１１が発
生した時の論理出力手段８の出力をマイクロプロセンサ
１から読出し可能な状態で保持する読出し手段１０が設
けられているので、フェッチ時にデータ格納領域のアド
レスを出力したことを認識することが可能となる。更に
、本発明は割込み手段９が割込み信号１１を出力した場
合、フェッチ動作を再度実行するものであるので、割込
み信号１１の発生原因がハードウェアの制御ミスである
場合には、電源再投入、マスクリセントによるシステム
イニシャライズを行なうことなく、システムを復旧でき
る。
チ時にＲＡＭ３のデータ格納領域のアドレスを出力した
場合、マイクロプロセッサ１に割；入Ａ本姿ａ−六朴ス
上占Ｌ−Ｊ、ナー４１の７本釣、マイクロプロセッサ１
がデータ格納領域のデータを命令としてフェッチし、実
行するということを防止できるので、マイクロプロセッ
サ１の動作を保証できなくなるという状況を防止するこ
とが可能となる。また、本実施例は割込み信号１１が発
生した時の論理出力手段８の出力をマイクロプロセンサ
１から読出し可能な状態で保持する読出し手段１０が設
けられているので、フェッチ時にデータ格納領域のアド
レスを出力したことを認識することが可能となる。更に
、本発明は割込み手段９が割込み信号１１を出力した場
合、フェッチ動作を再度実行するものであるので、割込
み信号１１の発生原因がハードウェアの制御ミスである
場合には、電源再投入、マスクリセントによるシステム
イニシャライズを行なうことなく、システムを復旧でき
る。
第２図は本発明の他の実施例のブロック図であり、ＲＡ
Ｍ３にｎ個のデータ格納領域が設けられている場合につ
いてのものである。
Ｍ３にｎ個のデータ格納領域が設けられている場合につ
いてのものである。
太宏胤例はマイクロプロセ・ノサ１と、ＲＯＭ２と、ｎ
個のデータ格納領域が設けられているＲＡＭ３と、ＲＡ
Ｍ３に設けられたｎ個のデータ格納領域のそれぞれに対
応し、対応するデータ格納領域の先頭アドレスが格納さ
れるデータ先頭アドレス格納手段４−１〜４−ｎと、Ｒ
ＡＭ３に設けられたｎ個のデータ格納領域のそれぞれに
対応し、対応するデータ格納領域の最終アドレスが格納
されるデータ最終アドレス格納手段５−１〜５−ｎと、
データ先頭アドレス格納手段４−１〜４−ｎに格納され
ている先頭アドレスとマイクロプロセッサ１がフェッチ
時に出力したアドレスとを比較し、先頭アドレスの方が
小さい時、論理“ｌ”を出力する第１の比較手段６−１
〜５−ｎと、データ最終アドレス格納手段５−１〜５−
ｎに格納されている各データ格納領域の最終アドレスと
マイクロプロセッサ１がフェッチ時に出力したアドレス
とを比較し、最終アドレスの方が大きい時、出力を“１
”にする第２の比較手段７−１〜７−ｎと、比較手段６
−ｉ（ｉ＝１〜ｎ）及び比較手段？−ｉ（＋＝１〜ｎ）
の出力が入力され、比較手段５−ｉ、７−ｉの出力が共
に論理“１”の時、出力を論理“１”とする論理出力手
段８−１〜８−ｎと、論理出力手段８−１〜９−ｎの出
力の内の何れかが論理“１”となることによりマイクロ
プロセッサ１に割込み信号１１を加える割込み手段２１
と、割込み手段２１が割込み信号１１を出力した時の論
理出力手段８−１〜Ｂ−ｎの出力をマイクロプロセッサ
ｌから読出し可能な状態で保持する読出し手段２２とか
ら構成されている。
個のデータ格納領域が設けられているＲＡＭ３と、ＲＡ
Ｍ３に設けられたｎ個のデータ格納領域のそれぞれに対
応し、対応するデータ格納領域の先頭アドレスが格納さ
れるデータ先頭アドレス格納手段４−１〜４−ｎと、Ｒ
ＡＭ３に設けられたｎ個のデータ格納領域のそれぞれに
対応し、対応するデータ格納領域の最終アドレスが格納
されるデータ最終アドレス格納手段５−１〜５−ｎと、
データ先頭アドレス格納手段４−１〜４−ｎに格納され
ている先頭アドレスとマイクロプロセッサ１がフェッチ
時に出力したアドレスとを比較し、先頭アドレスの方が
小さい時、論理“ｌ”を出力する第１の比較手段６−１
〜５−ｎと、データ最終アドレス格納手段５−１〜５−
ｎに格納されている各データ格納領域の最終アドレスと
マイクロプロセッサ１がフェッチ時に出力したアドレス
とを比較し、最終アドレスの方が大きい時、出力を“１
”にする第２の比較手段７−１〜７−ｎと、比較手段６
−ｉ（ｉ＝１〜ｎ）及び比較手段？−ｉ（＋＝１〜ｎ）
の出力が入力され、比較手段５−ｉ、７−ｉの出力が共
に論理“１”の時、出力を論理“１”とする論理出力手
段８−１〜８−ｎと、論理出力手段８−１〜９−ｎの出
力の内の何れかが論理“１”となることによりマイクロ
プロセッサ１に割込み信号１１を加える割込み手段２１
と、割込み手段２１が割込み信号１１を出力した時の論
理出力手段８−１〜Ｂ−ｎの出力をマイクロプロセッサ
ｌから読出し可能な状態で保持する読出し手段２２とか
ら構成されている。
次に、本実施例の動作をマイクロプロセッサ１がフェッ
チ時にデータ先頭アドレス格納手段４−ｎ、データ最終
アドレス格納手段５−ｎに対応するデータ格納領域（デ
ータ格納領域＃ｎ）のアドレスを出力した場合を例にと
って動作を説明する。
チ時にデータ先頭アドレス格納手段４−ｎ、データ最終
アドレス格納手段５−ｎに対応するデータ格納領域（デ
ータ格納領域＃ｎ）のアドレスを出力した場合を例にと
って動作を説明する。
マイクロプロセッサ１がフェッチ時にバス１２にデータ
格納領域＃ｎ内のアドレス及び制御信号を出力すると、
比較手段６−１〜５−ｎ、７−１〜７−ｎの内、比較手
段６−ｎ、７−ｎの出力のみが論理“１“となる、これ
により、論理出力手段８−１〜＄−ｎの内、論理出力手
段８−ｎの出力のみが論理１１”となり、割込み手段２
１及び読出し手段２２に加えられる。論理出力手段８ｎ
の出力が論理“ｌ”となることにより、割込み手段２１
はマイクロプロセッサ１に割込み信号１１を加え、読出
し手段２２はその時の各論理出力手段８−Ｌ〜８−ｎの
出力を保持する。
格納領域＃ｎ内のアドレス及び制御信号を出力すると、
比較手段６−１〜５−ｎ、７−１〜７−ｎの内、比較手
段６−ｎ、７−ｎの出力のみが論理“１“となる、これ
により、論理出力手段８−１〜＄−ｎの内、論理出力手
段８−ｎの出力のみが論理１１”となり、割込み手段２
１及び読出し手段２２に加えられる。論理出力手段８ｎ
の出力が論理“ｌ”となることにより、割込み手段２１
はマイクロプロセッサ１に割込み信号１１を加え、読出
し手段２２はその時の各論理出力手段８−Ｌ〜８−ｎの
出力を保持する。
マイクロプロセッサｌは割込み信号１１が加えられると
、割込み処理プログラムを実行する。この割込み処理プ
ログラムで読出し手段２２から割込み信号１１の発生時
の論理出力手段８−１〜８ｎの出力を読出すことにより
、フェッチ時にデータ格納領域のアドレスを出力したこ
とを認識することができると共に、何れのデータ格納領
域中のアドレスを出力したかを認識することができる。
、割込み処理プログラムを実行する。この割込み処理プ
ログラムで読出し手段２２から割込み信号１１の発生時
の論理出力手段８−１〜８ｎの出力を読出すことにより
、フェッチ時にデータ格納領域のアドレスを出力したこ
とを認識することができると共に、何れのデータ格納領
域中のアドレスを出力したかを認識することができる。
本発明は、以上説明したように構成されているので、以
下に記載されるような効果を奏する。
下に記載されるような効果を奏する。
マイクロプロセッサと１個のデータ格納領域が設けられ
たメモリとを含むシステムでは、マイクｎ−７′ｎ−ｈ
、、、＋−ｈ＜７ ？ ＋１千法ｒマＶレス本出力す
ふことにより、マイクロプロセッサが出力したアドレス
がデータ格納領域内のアドレスであるか否かを記憶手段
に記憶されているデータ格納領域の先頭、最終アドレス
と比較することにより判断し、マイクロプロセッサが出
力したアドレスがデータ格納領域内のアドレスであると
判断することにより、マイクロプロセンサに割込みを発
生させるようにしたものであるので、マイクロプロセッ
サがデータ格納領域中のデータを命令としてフェッチし
、実行してしまうことを防止できる。従って、データ格
納領域中のデータを命令としフェッチし、実行してしま
うことにより発生する慣れのあったマイクロプロセッサ
の動作を保証できなくなるという状況を防止できる効果
がある。
たメモリとを含むシステムでは、マイクｎ−７′ｎ−ｈ
、、、＋−ｈ＜７ ？ ＋１千法ｒマＶレス本出力す
ふことにより、マイクロプロセッサが出力したアドレス
がデータ格納領域内のアドレスであるか否かを記憶手段
に記憶されているデータ格納領域の先頭、最終アドレス
と比較することにより判断し、マイクロプロセッサが出
力したアドレスがデータ格納領域内のアドレスであると
判断することにより、マイクロプロセンサに割込みを発
生させるようにしたものであるので、マイクロプロセッ
サがデータ格納領域中のデータを命令としてフェッチし
、実行してしまうことを防止できる。従って、データ格
納領域中のデータを命令としフェッチし、実行してしま
うことにより発生する慣れのあったマイクロプロセッサ
の動作を保証できなくなるという状況を防止できる効果
がある。
また、マイクロプロセッサと複数個のデータ格納領域が
設けられたメモリとを含むシステムでは、各データ格納
領域対応に記憶手段、第１の比較手段、第２の比較手段
、論理出力手段を設け、各データ格納領域対応に設けら
れている論理出力手段の内の何れかの出力が論理“１２
となるごとによリ、マイクロプロセッサに割込みを発生
させているので、メモリに複数のデータ格納領域が設け
られている場合に於いても、マイクロプロセッサがデー
タ格納領域に格納されているデータを命令としてフェフ
チし、実行するということを防止できる効果がある。
設けられたメモリとを含むシステムでは、各データ格納
領域対応に記憶手段、第１の比較手段、第２の比較手段
、論理出力手段を設け、各データ格納領域対応に設けら
れている論理出力手段の内の何れかの出力が論理“１２
となるごとによリ、マイクロプロセッサに割込みを発生
させているので、メモリに複数のデータ格納領域が設け
られている場合に於いても、マイクロプロセッサがデー
タ格納領域に格納されているデータを命令としてフェフ
チし、実行するということを防止できる効果がある。
また、更に、本発明は、マイクロプロセッサに割込みが
発生した時の論理出力手段の出力をマイクロプロセッサ
から読出し可能にする読出し手段を設けたものであるの
で、フェッチ時にデータ格納領域内のアドレスを出力し
たことを認識できる効果があると共に、どのデータ格納
領域内のアドレスを出力したのかを認識できる効果もあ
る。
発生した時の論理出力手段の出力をマイクロプロセッサ
から読出し可能にする読出し手段を設けたものであるの
で、フェッチ時にデータ格納領域内のアドレスを出力し
たことを認識できる効果があると共に、どのデータ格納
領域内のアドレスを出力したのかを認識できる効果もあ
る。
第１図は本発明の一実施例のブロック図及び、第２図は
本発明の他の実施例のブロック図である。 図に於いて、１・・・マイクロプロセッサ、２・・・Ｒ
ＯＭ、３・・・ＲＡＭ、４．４−１〜４−ｎ−データ先
頭アドレス格納手段、５．５−１〜５−ｎ・・・デ一り
最終アドレス格納手段、６．６−１〜６−０゜７ 、
７−１〜？ −ｎ ・・・比較手段、８．８−１〜８−
ｎ・・・論理出力手段、９，２１・・・割込み手段、ｌ
０１２２・・・読出し手段、１１・・・割込み信号、１
２・・・バス。
本発明の他の実施例のブロック図である。 図に於いて、１・・・マイクロプロセッサ、２・・・Ｒ
ＯＭ、３・・・ＲＡＭ、４．４−１〜４−ｎ−データ先
頭アドレス格納手段、５．５−１〜５−ｎ・・・デ一り
最終アドレス格納手段、６．６−１〜６−０゜７ 、
７−１〜？ −ｎ ・・・比較手段、８．８−１〜８−
ｎ・・・論理出力手段、９，２１・・・割込み手段、ｌ
０１２２・・・読出し手段、１１・・・割込み信号、１
２・・・バス。
Claims (3)
- （１）マイクロプロセッサと１個のデータ格納領域が設
けられたメモリとを含むシステムに於いて、前記データ
格納領域の先頭アドレスと最終アドレスとが格納された
記憶手段と、 前記マイクロプロセッサがフェッチ時に出力したアドレ
スと前記記憶手段に格納されている先頭アドレスとを比
較し、先頭アドレスの方が小さい時、論理“１”を出力
する第１の比較手段と、前記マイクロプロセッサがフェ
ッチ時に出力したアドレスと前記記憶手段に記憶されて
いる最終アドレスとを比較し、最終アドレスの方が大き
い時、論理“１”を出力する第２の比較手段と、前記第
１，第２の比較手段の出力の両方が論理“１”の時、論
理“１”を出力する論理出力手段と、 該論理出力手段の出力が論理“１”となることにより前
記マイクロプロセッサに割込みを発生させる割込み手段
とを含むことを特徴とするプログラム実行監視方式。 - （２）マイクロプロセッサと複数個のデータ格納領域が
設けられたメモリとを含むシステムに於いて、前記各デ
ータ格納領域に対応して設けられ、対応するデータ格納
領域の先頭アドレス及び最終アドレスが格納された複数
の記憶手段と、 該各記憶手段に対応して設けられ、前記マイクロプロセ
ッサがフェッチ時に出力したアドレスと対応する記憶手
段に記憶されている先頭アドレスとを比較し、先頭アド
レスの方が小さい時、論理“１”を出力する複数の第１
の比較手段と、前記各記憶手段に対応して設けられ、前
記マイクロプロセッサがフェッチ時に出力したアドレス
と対応する記憶手段に記憶されている最終アドレスとを
比較し、最終アドレスの方が大きい時、論理“１”を出
力する複数の第２の比較手段と、前記各第１，第２の比
較手段に対応して設けられ、対応する第１，第２の比較
手段の出力が共に論理“１”の時、論理“１”を出力す
る複数の論理出力手段と、 前記各論理出力手段の出力の内の何れかが論理“１”と
なることにより、前記マイクロプロセッサに割込みを発
生させる割込み手段とを含むことを特徴とするプログラ
ム実行監視方式。 - （３）前記割込み手段が前記マイクロプロセッサに割込
みを発生させた時の前記論理出力手段の出力を前記マイ
クロプロセッサから読出し可能な状態で保持する読出し
手段を設け、 前記マイクロプロセッサは割込みが発生することにより
、前記読出し手段から割込みが発生した時の前記論理出
力手段の出力を読出すことを特徴とする請求項１または
請求項２記載のプログラム実行監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323221A JPH03184137A (ja) | 1989-12-13 | 1989-12-13 | プログラム実行監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323221A JPH03184137A (ja) | 1989-12-13 | 1989-12-13 | プログラム実行監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184137A true JPH03184137A (ja) | 1991-08-12 |
Family
ID=18152379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323221A Pending JPH03184137A (ja) | 1989-12-13 | 1989-12-13 | プログラム実行監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184137A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5320191A (en) * | 1993-01-28 | 1994-06-14 | Kabushiki Kaisha Komatsu Seisakusho | Steering circuit system for a moving vehicle |
-
1989
- 1989-12-13 JP JP1323221A patent/JPH03184137A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5320191A (en) * | 1993-01-28 | 1994-06-14 | Kabushiki Kaisha Komatsu Seisakusho | Steering circuit system for a moving vehicle |
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