JP2926941B2 - 命令デコード装置 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、中央処理装置及びビット処理装置等を有し
シーケンス制御を実行するプログラマブル・コントロー
ラ等に設置される命令デコード装置に関し、詳しくは、
シーケンス応用命令の読み出し時間を短縮するように改
善するものである。

＜従来の技術＞ プログラマブル・コントローラに設置されるシーケン
ス制御命令は、シーケンス基本命令とシーケンス応用命
令の組み合わせによって構成される。

一般に、大中規模、中速型のプログラマブル・コント
ローラは、シーケンス基本命令は主としてビット処理装
置BPU等のハードウェアで実行し、シーケンス応用命令
は主としてビット処理装置CPU等のソフトウェアにより
実行している。

第６図は、シーケンス応用命令を読み出してから実行
を開始するまでの従来のソフトウェア手順である。

はじめに例外処理か否かを判定し、シーケンス応用命
令を読み出すと、この命令内のOPコードを抽出して命令
の種別を判定し、ROM（テーブル）の対応する応用命令
スタート・アドレスを読み出し、これに対応して応用命
令のスタート・アドレスにジャンプする。続いて、当該
シーケンス応用命令内のオプション・コードを抽出し、
ROM（テーブル）の対応するコードを読み出し、該当す
るシーケンス応用命令へジャンプする。

ここまでの動作により、当該シーケンス応用命令が実
行される。

＜発明が解決しようとする課題＞ しかし、近年、生産性の向上、CIM化等によるきめ細
かい制御が望まれ、シーケンス応用命令の占める比率も
増え、スキャン・タイムが長くなり、高速制御が困難と
なってきた。シーケンス命令の実行型式には、実行時に
解釈するインタプリタ型と、実行する中央処理装置の命
令に変換するコンパイラ型とがあり、コンパイラ型の方
が処理速度は早いがメモリ容量の節約等ではインタプリ
タ型が勝る。

プログラマブル・コントローラはインタプリタ型を採
用することが多いが、シーケンス応用命令を実行する際
は第６図のフローチャートに示すように、ソフトウェア
処理手順が長くなるとともに処理時間がかかるという問
題があった。一方、シーケンス応用命令の完全ハードウ
ェア化も考えられるが、あまり現実的でない。

本発明は、以上のような問題を解決することを課題と
し、多大なハードウェアを使用せずに高速にシーケンス
応用命令を実行できるような命令デコード装置を実現す
ることを目的とする。

＜課題を解決するための手段＞ 以上の課題を解決した本発明は、次の通りである。

（１）中央処理装置と、シーケンス基本命令及びシーケ
ンス応用命令とを格納する命令メモリと、この命令メモ
リから逐次命令を読み出すビット処理装置からなるプロ
グラマブル・コントローラにおける前記ビット処理装置
に設けられ、読み出された前記シーケンス応用命令を格
納する命令レジスタと、前記シーケンス応用命令または
外部から与えられる例外処理情報の内容により後述する
メモリに対するメモリ・アドレスを発生するアドレス生
成回路と、前記メモリ・アドレスが与えられ前記シーケ
ンス応用命令に対応するスタート・アドレスを発生する
メモリと、前記スタート・アドレスをラッチして前記中
央処理装置から読み出されるアドレス・レジスタとから
なる命令デコート装置である。

（２）（１）記載の命令でデコード装置において、前記
シーケンス応用命令の実行プログラムを監視し直接アド
レス・ジャンプ命令を検出するジャンプ命令検出回路
と、前記シーケンス応用命令の実行プログラム中に前記
直接アドレス・ジャンプ命令を検出した場合に前記中央
処理装置の飛び先アドレス読み出し動作に代わって前記
アドレス・レジスタに保持されている飛び先アドレスを
出力する制御手段とを有することを特徴とする命令デコ
ード装置である。

＜作用＞ 本発明の命令デコード回路は、次のように作用する。

（１）ビット処理装置によりシーケンス応用命令が読み
出されると、命令レジスタに保持されてこのシーケンス
応用命令に唯一対応するメモリ・アドレスが生成され、
メモリよりスタート・アドレスが読み出され、アドレス
・レジスタに設定される。中央処理装置はビット処理装
置より起動がかかると、このスタート・アドレスに従っ
てシーケンス応用命令を実行する。

（２）シーケンス応用命令の実行プログラム中に直接ア
ドレス・ジャンプ命令があり、これを検出した場合、ア
ドレス・レジスタに設定される飛び先アドレスを直接ア
ドレス・ジャンプ命令の飛び先アドレスをフェッチする
タイミングで中央処理装置に与え、中央処理装置の飛び
先アドレスを読み出す動作を省略する。

＜実施例＞ 以下、図面を用いて本発明の命令デコード装置の実施
例を説明する。

第５図は、本発明の命令デコード装置が設置されるプ
ログラマブル・コントローラの全体ブロック図である。

この図において、入出力装置が接続される入出力バス
B1にI/OインターフェイスであるI/Oゲート・アレイ１が
設置され、システム・バスSBに中央処理装置CPU2、ビッ
ト処理装置BPU3が接続される。RAM4はシーケンス制御命
令列を格納するメモリ、RAM5は各種データを格納するメ
モリであり、CPUゲート・アレイ６は、CPU2の周辺回
路、RTC7はリアルタイム・クロック発生器、通信インタ
ーフェイス８は例えば他のプログラマブル・コントロー
ラ等と接続するためのインターフェイスである。更にCP
U2には、CPU2のための専用命令が格納されるROM9、主メ
モリRAM10、パーソナル・コンピュータ等と接続するポ
ート11が付加される。

プログラマブル・コントローラはこのように構成さ
れ、BPU3がRAM4よりシーケンス制御命令を読み出し、シ
ーケンス基本命令は主としてBPU3が処理し、シーケンス
応用命令は主としてCPU2が処理している。

本発明の命令デコード装置は、BPU3内に配置されるも
のである。

次に、本発明装置を詳細に説明する。

第１図は、本発明装置の構成ブロック図である。

第５図に示されるRAM4から読み出されたシーケンス制
御命令はロード信号LDにより命令レジスタ21に書き込ま
れる。

書き込まれた命令内のOPコード及びオプション・コー
ド情報により、当該命令がシーケンス応用命令であると
判定された場合は、アドレス生成回路22により、当該シ
ーケンス応用命令に唯一対応するアドレスが送出され
る。この時、アドレス生成回路22はシーケンス命令の
他、例外処理情報も入力しており、入力された例外処理
情報に対応するアドレス情報も同様に出力する。

アドレス生成回路22から出力されたアドレス情報はメ
モリ（RAMまたはROM）23へ与えられ、当該アドレス情報
に対応するシーケンス応用命令スタート・アドレスが出
力される。

このスタート・アドレスは例えば16ビットであり、デ
ータ・セレクタ24により32ビット情報に変換される。

そして、このスタート・アドレスは32ビット情報とし
てアドレス・レジスタ25に格納される。

ここまで動作を終えると、BPU3はCPU2へ処理依頼を通
知し、CPU2はBPU3内におけるこの命令デコード装置に設
定されたアドレスを読み出し、第３図（Ｃ）に示すよう
にこのスタート・アドレスを用いてROM9にアクセスす
る。

尚、アクセス制御回路26は上述の一連の動作を制御す
る回路ブロックである。

次に、このように構成した本発明の命令デコード装置
の動作を詳しく説明する。

第２図は、一般的なシーケンス制御をラダー・プログ
ラムで表わしたものの一部である。

このようなラダー・プログラムはシーケンス制御命令
列に変換されると、第３図（ａ）のような命令列に表わ
される。

第３図（ｂ）はBPU3の命令実行動作の様子を表わし、
BPU3はLD,AND,OUT,LDの順に処理を進行すると、次にシ
ーケンス応用命令（１）を検出する。

この応用命令（１）は命令レジスタ21に書き込まれ、
その内容はアドレス生成回路22によりアドレス情報に変
換されてメモリ23に与えられる。尚、この時、シーケン
ス応用命令（１）内のOPコード及びオプション・ビット
（オペランド,BCD/BIN,定数等を表わす）により、この
シーケンス応用命令独特の唯一のアドレスを生成する。
またこの時に例外処理が与えられると、その例外処理に
対応したアドレスが生成される。

そして、アクセス制御回路26には既に起動がかけられ
ているので、アドレス生成回路22で発生したこのアドレ
ス値によりメモリ23を読み出す。この読み出された値が
該当シーケンス応用命令のスタート・アドレスに対応
し、シーケンス応用命令を実行するのに必要なアドレス
値を得ることができる。この時、メモリ23のデータ幅は
16ビットであるため、２回に分けてアクセスし、データ
・セレクタ24により32ビット情報とされ、アドレス・レ
ジスタ25に格納される。

この後、BPU3はCPU2に処理依頼を通知し、CPU2は飛び
先アドレスを得てROM9を読み出すことにより、当該シー
ケンス応用命令を実行する。

このようにして、本発明の命令デコード装置は、ソフ
トウェア手順を経ることなく、ハードウェア構成により
高速にシーケンス応用命令を実行できる。

尚、実測値によれば、１回のシーケンス応用命令アク
セス時間は、従来22μsecであったのが本発明装置で
は、1.9μsecまで短縮された。

次に、CPUがシーケンス応用命令を終了し、“直接ア
ドレス・ジャンプ命令”を実行する場合を想定する。具
体的には、第３図（Ｃ）に示す図において、応用命令
（１）の最終段の命令が直接アドレス・ジャンプ命令で
あるような場合である。

このような場合には第４図のような回路を付加する
と、実行速度がより高速となる。

第４図において、命令レジスタ21、アドレス生成回路
22、メモリ23、データ・セレクタ24、アドレス・レジス
タ25は、第１図に示した本発明の実施例装置と同様であ
る。

付加したブロックは、アドレス・レジスタ25に格納さ
れた32ビット・アドレスをCPU2側の16ビット・バスCBに
対応させるためのマルチプレクサMX及び３ステートのバ
ッファｂ、CPU2側の16ビット・バスCB上の命令信号及び
信号FC2−0,ASを監視してCPU2が“直接アドレス・ジャ
ンプ命令”をフェッチしたことを検出するジャンプ命令
検出回路27、このジャンプ命令検出回路27により起動さ
れ各種制御信号を送出するバッファ制御回路28である。

さて、このような構成の回路の動作を次に説明する。
尚、“直接アドレス・ジャンプ命令は、３ワード（16ビ
ット×３）構成であり、｛OPコード，飛び先アドレス
（１），飛び先アドレス（２）｝の３ワードとなってい
る。

CPU2は、第１図と同様の手順を経てシーケンス応用命
令のスタート・アドレスを受けて処理を開始し、最後に
“直接アドレス・ジャンプ命令”の１ワード目の“OPワ
ード”をフェッチしにいく。一方、このジャンプ命令の
フェッチ動作は、バスCBを監視しているジャンプ命令検
出回路27にて検出される。

この検出信号によりバッファ制御回路28は、BPU3を起
動する。

BPU3はロード命令LDを実行し、次の命令をフェッチし
てデコードするとこの命令は応用命令（２）であること
を知り、今度はCPU2へ制御権を渡す。一方、この命令
は、第１図で説明した順序と同様の手順でアドレス・レ
ジスタ25に32ビット・アドレスとして設定される。ここ
で、このアドレス・レジスタ25に設定される値は、直接
アドレス・ジャンプ命令の２ワード目及び３ワード目
（飛び先アドレス）である。

そして、再びBPU2からCPU3ヘ制御実行権が移される。

同時に、バッファ制御回路28はマルチプレクサMX及び
バッファｂを制御してアドレス・レジスタ25内のアドレ
スを16ビット単位にCPU2側のバスCBに送出するととも
に、CPU2が本来、飛び先アドレス値を得るROM9に対して
動作禁止信号ROM INHをアクティブとしてROM9動作を禁
止する。

これにより、CPU2はバスCB上に送出されたアドレス値
により飛び先アドレスを得、制御動作を続行できる。

即ち、第１図のCPU動作によれば、CPU2が応用命令を
実行する際は、BPU3内のアドレス・レジスタ25に一旦格
納された飛び先アドレスを読み出し、この飛び先アドレ
スにジャンプし、飛び先のプログラムにより装置内のメ
モリ（RAM4,RAM5,RAM10等）にアクセスを開始する動作
順序であるが、第４図のような回路を付加することにな
り、CPU2側のバスCBに読み出しのための飛び先アドレス
が直接送出されるため、CPU2はアドレス・レジスタ25を
読み出す動作を省略でき、この時間分動作を高速とする
ことができる。

このように、第４図の回路によれば、アドレス・レジ
スタを読み出す命令（MOVE命令）１個分オーバーヘッド
命令を削減できる。

尚、第１図の回路と比較して同様の処理を実行する
と、実測値によれば、第１図の回路の処理速度は1.9μs
ecであるが、第４図の回路の場合は1.3μsecまで短縮で
きた。

＜発明の効果＞ 以上述べたように、本発明の命令デコード装置によれ
ば、次の効果を得る。

従来ソフトウェア手順で行っていたシーケンス応用命
令デコード処理をメモリ及び簡単な制御回路により実現
したため、多大なハードウェアを使用することなく高速
にシーケンス応用命令を実行できる。

【図面の簡単な説明】

第１図は本発明の命令デコード装置の回路ブロッ図、第
２図はシーケンス制御の一部をラダー・プログラムで表
わした図、第３図（ａ），（ｂ），（ｃ）は第２図に示
したラダー・プログラムのシーケンス命令列,BPUの動作
手順,CPUの動作手順、第４図は本発明の命令デコード装
置の他の実施例の回路ブロック図、第５図は本発明装置
が設置されるプログラマブル・コントローラの全体構造
図、第６図はソフトウェアで実現した従来の命令デコー
ド処理のフローチャートである。 １……I/Oゲート・アレイ、２……CPU、３……BPU、4,
5,10……RAM、６……CPUゲート・アレイ、７……リアル
タイム・クロック発生部、８……通信インターフェイ
ス、９……ROM、11……ポート、B1……入出力バス、20
……命令デコード装置、21……命令レジスタ、22……ア
ドレス生成回路、23……メモリ、24……データ・セレク
タ、25……アドレス・レジスタ、26……アクセス制御回
路、27……ジャンプ命令検出回路、28……バッファ制御
回路、MX……マルチプレクサ、ｂ……バッファ、CB……
バス、SB……システム・バス。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】中央処理装置と、シーケンス基本命令及び
   シーケンス応用命令とを格納する命令メモリと、この命
   令メモリから逐次命令を読み出すビット処理装置からな
   るプログラマブル・コントローラにおける前記ビット処
   理装置に設けられ、読み出された前記シーケンス応用命
   令を格納する命令レジスタと、前記シーケンス応用命令
   または外部から与えられる例外処理情報の内容により後
   述するメモリに対するメモリ・アドレスを発生するアド
   レス生成回路と、前記メモリ・アドレスが与えられ前記
   シーケンス応用命令に対応するスタート・アドレスを発
   生するメモリと、前記スタート・アドレスをラッチし前
   記中央処理装置から読み出されるアドレス・レジスタと
   からなる命令デコード装置。
2. 【請求項２】請求項（１）記載の命令デコード装置にお
   いて、前記シーケンス応用命令の実行プログラムを監視
   し直接アドレス・ジャンプ命令を検出するジャンプ命令
   検出回路と、前記シーケンス応用命令の実行プログラム
   中に前記直接アドレス・ジャンプ命令を検出した場合に
   前記中央処理装置の飛び先アドレス読み出し動作に代わ
   って前記アドレス・レジスタに保持されている飛び先ア
   ドレスを出力する制御手段とを有することを特徴とする
   命令デコード装置。