JPH02307126A - インサーキット・エミュレータ - Google Patents
インサーキット・エミュレータInfo
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- JPH02307126A JPH02307126A JP1129704A JP12970489A JPH02307126A JP H02307126 A JPH02307126 A JP H02307126A JP 1129704 A JP1129704 A JP 1129704A JP 12970489 A JP12970489 A JP 12970489A JP H02307126 A JPH02307126 A JP H02307126A
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- Japan
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- emulation
- memory
- ram
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 39
- 238000013507 mapping Methods 0.000 claims abstract description 21
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 238000010348 incorporation Methods 0.000 abstract 1
- 239000000872 buffer Substances 0.000 description 17
- 230000002457 bidirectional effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、マイクロプロセッサ用インサーキット・エミ
ュレータのエミュレーション機能の改善に関する。
ュレータのエミュレーション機能の改善に関する。
〈従来の技術〉
従来より、マイクロプロセッサ（μＰ）応用機器のプロ
グラムの開発およびデバッグをする際に用いられるマイ
クロプロセッサ用インサーキット・エミュレータがある
。このインサーキット・エミュレータは、デバッグ対象
機器（ターゲットという）のメモリの代行をするエミュ
レーション・メモリを備えている。
グラムの開発およびデバッグをする際に用いられるマイ
クロプロセッサ用インサーキット・エミュレータがある
。このインサーキット・エミュレータは、デバッグ対象
機器（ターゲットという）のメモリの代行をするエミュ
レーション・メモリを備えている。
エミュレーション・メモリは、ターゲットのハードウェ
アが完成していない時点でのソフトウェア単体デバッグ
時においてターゲットメモリの代わりとして動作する機
能の他に、ターゲットのプログラムメモリがリード・オ
ンリ・メモリ（ＲＯＭ）の場合、１０グラムの修正（バ
ッチ）を可能にするために、書き替え可能なランダム・
アクセス・メモリ（ＲＡＭ）で構成されているエミュレ
ーション・メモリで代行する機能をも有する。
アが完成していない時点でのソフトウェア単体デバッグ
時においてターゲットメモリの代わりとして動作する機
能の他に、ターゲットのプログラムメモリがリード・オ
ンリ・メモリ（ＲＯＭ）の場合、１０グラムの修正（バ
ッチ）を可能にするために、書き替え可能なランダム・
アクセス・メモリ（ＲＡＭ）で構成されているエミュレ
ーション・メモリで代行する機能をも有する。
このようなエミュレーションメモリの代表的な構成を第
５図に示す、一般に、エミュレーション・メモリはター
ゲット・マイクロプロセッサの全メモリ・アドレス空間
をカバーするに十分な大きさの容量とすることができな
いため、限られた容量のエミュレーション・メモリをタ
ーゲット・マイクロプロセッサの任意のアドレスに配置
できるアドレス・マツピングＲＡＭを用いる。アドレス
・マツピングＲＡＭには、ターゲット・アドレス・バス
信号の一部（通常上位ビット）が入力され、予め設定さ
れていた変換アドレスをエミュレーションＲＡＭへ出力
する。アドレス・マツピングＲＡＭの伝搬遅延をｔｄｌ
、エミュレーションＲＡＭのアクセスタイムをｔｄ３と
すると、第５図の構成のエミュレーション・メモリのト
ータルのアクセスタイムはｔｄｌ＋ｔｄ３となる。
５図に示す、一般に、エミュレーション・メモリはター
ゲット・マイクロプロセッサの全メモリ・アドレス空間
をカバーするに十分な大きさの容量とすることができな
いため、限られた容量のエミュレーション・メモリをタ
ーゲット・マイクロプロセッサの任意のアドレスに配置
できるアドレス・マツピングＲＡＭを用いる。アドレス
・マツピングＲＡＭには、ターゲット・アドレス・バス
信号の一部（通常上位ビット）が入力され、予め設定さ
れていた変換アドレスをエミュレーションＲＡＭへ出力
する。アドレス・マツピングＲＡＭの伝搬遅延をｔｄｌ
、エミュレーションＲＡＭのアクセスタイムをｔｄ３と
すると、第５図の構成のエミュレーション・メモリのト
ータルのアクセスタイムはｔｄｌ＋ｔｄ３となる。
一方、最近の１６ビツトあるいは３２ビツトのマイクロ
プロセッサを使用したターゲット・システムではメモリ
容量の増大と高速化が急激に進んでおり、エミュレーシ
ョン・メモリも大容量化・高速化が必要とされてきた。
プロセッサを使用したターゲット・システムではメモリ
容量の増大と高速化が急激に進んでおり、エミュレーシ
ョン・メモリも大容量化・高速化が必要とされてきた。
エミュレーション・メモリの容１を増大するには通常第
６図のようにマツピング・メモリの出力ビツト数を追加
し、追加されたビット（ＥＡ２）をアドレスデコーダ６
でデコードし、複数のエミュレーション・メモリ（ＥＡ
Ｉ、ＥＡ２．、、、、ＢＡｎ）３〜５の内の１つを選択
するように構成する。
６図のようにマツピング・メモリの出力ビツト数を追加
し、追加されたビット（ＥＡ２）をアドレスデコーダ６
でデコードし、複数のエミュレーション・メモリ（ＥＡ
Ｉ、ＥＡ２．、、、、ＢＡｎ）３〜５の内の１つを選択
するように構成する。
〈発明が解決しようとする課題〉
しかしながら、第６図のような従来の構成ではエミュレ
ーション・メモリ全体のアクセスタイムはアドレスデコ
ーダ６の伝搬遅延をｔｄ２とすると、第７図に示すよう
にｔｄｌ＋ｔｄ２＋ｔｄ３となり、第５図の構成のエミ
ュレーション・メモリよりアクセスタイムが大きくなり
、ターゲット・マイクロプロセッサの高速化に追従でき
ないという問題があった。
ーション・メモリ全体のアクセスタイムはアドレスデコ
ーダ６の伝搬遅延をｔｄ２とすると、第７図に示すよう
にｔｄｌ＋ｔｄ２＋ｔｄ３となり、第５図の構成のエミ
ュレーション・メモリよりアクセスタイムが大きくなり
、ターゲット・マイクロプロセッサの高速化に追従でき
ないという問題があった。
本発明の目的は、このような点に鑑みてなされたもので
、大容量のエミュレーション・メモリを実装しているに
もかかわらずアドレスデコーダの伝Ｗｉ遅延が無視でき
、小容量の時と同程度のアクセスタイムのエミュレーシ
ョンが可能なインサーキラ１−・エミュレータを提供す
ることにある。
、大容量のエミュレーション・メモリを実装しているに
もかかわらずアドレスデコーダの伝Ｗｉ遅延が無視でき
、小容量の時と同程度のアクセスタイムのエミュレーシ
ョンが可能なインサーキラ１−・エミュレータを提供す
ることにある。
く課題を解決するための手段〉
このような目的を達成するために、本発明では、ターゲ
ットメモリの代行をするエミュレーションメモリを有す
るマイクロプロセッサ用インサーキット・エミュレータ
において、 予め変換アドレスが設定され、マイクロプロセッサのア
ドレスバスの一部を入力とし、予め設定された変換アド
レスを出力するアドレスマツピングＲＡＭと、 ターゲット・マイクロプロセッサのアドレスバスの他の
一部をデコードするアドレスデコーダと、このアドレス
デコーダの１つの出力がチップセレクトに接続され、前
記アドレスマツピングＲＡＭの出力する変換アドレスと
、ターゲット・マイクロプロセッサのアドレスバスの内
で前記アドレスマツピングＲＡＭおよびアドレスデコー
ダに入力されないアドレスバスとがデータ入力部にそれ
ぞれ接続され、ターゲットメモリの代行をする複数個の
エミュレーションＲＡＭ を具備したことを特徴とする。
ットメモリの代行をするエミュレーションメモリを有す
るマイクロプロセッサ用インサーキット・エミュレータ
において、 予め変換アドレスが設定され、マイクロプロセッサのア
ドレスバスの一部を入力とし、予め設定された変換アド
レスを出力するアドレスマツピングＲＡＭと、 ターゲット・マイクロプロセッサのアドレスバスの他の
一部をデコードするアドレスデコーダと、このアドレス
デコーダの１つの出力がチップセレクトに接続され、前
記アドレスマツピングＲＡＭの出力する変換アドレスと
、ターゲット・マイクロプロセッサのアドレスバスの内
で前記アドレスマツピングＲＡＭおよびアドレスデコー
ダに入力されないアドレスバスとがデータ入力部にそれ
ぞれ接続され、ターゲットメモリの代行をする複数個の
エミュレーションＲＡＭ を具備したことを特徴とする。
く作用〉
本発明では、ターゲット・マイクロプロセッサの出力す
るアドレスの一部を直接デコードしてエミュレーション
ＲＡＭ選択のチップセレクト信号とする。
るアドレスの一部を直接デコードしてエミュレーション
ＲＡＭ選択のチップセレクト信号とする。
また、エミュレーションＲＡＭのアドレスとしては、従
来と同様にアドレスマツピングＲＡＭの出力とターゲッ
ト・マイクロプロセッサの出力するアドレスの一部とす
る。
来と同様にアドレスマツピングＲＡＭの出力とターゲッ
ト・マイクロプロセッサの出力するアドレスの一部とす
る。
このようにすることにより、エミュレーションメモリ全
体のアクセスタイムは、アドレスマツピングＲＡＭの伝
搬遅延ｔｄｌとエミュレーションＲＡＭのアクセスタイ
ムｔｄ３の和、またはｔｄ３とアドレスデコーダの伝搬
遅延ｔｄ２の和のいずれか小さい方になる。
体のアクセスタイムは、アドレスマツピングＲＡＭの伝
搬遅延ｔｄｌとエミュレーションＲＡＭのアクセスタイ
ムｔｄ３の和、またはｔｄ３とアドレスデコーダの伝搬
遅延ｔｄ２の和のいずれか小さい方になる。
しかしながら、通常はｔｄｌ＞ｔｄ２であるため、エミ
ュレーション・メモリ全体のアクセスタイムはｔｄｌ＋
ｔｄ３となる。すなわち、アドレスデコーダの伝Ｗｉ遅
延が無視でき、小容量の時と同程度のアクセスタイムの
エミュレーションが可能である。
ュレーション・メモリ全体のアクセスタイムはｔｄｌ＋
ｔｄ３となる。すなわち、アドレスデコーダの伝Ｗｉ遅
延が無視でき、小容量の時と同程度のアクセスタイムの
エミュレーションが可能である。
〈実施例〉
以下図面を参照して本発明の詳細な説明する。
第１図は本発明に係るインサーキット・エミュレータの
一実施例を示す構成図である。図において、１はターゲ
ット・マイクロプロセッサで、アドレス出力端ＡＤＨに
接続されたアドレスバスＡ−ＢＵＳＩは、その上位ビッ
トの一部が３ステート・バッファ８を通じてアドレスマ
ツピングＲＡＭ ２に接続され、上位ビットの他の一部
は３ステートバツフア９を通じてアドレスデコーダ６に
接続される。また、アドレスバスの下位ビット部分は３
ステート・バッファ１０を通じてすべてのエミュレーシ
ョンＲＡＭ （３〜５）のアドレスの下位ビット部分に
接続されている。
一実施例を示す構成図である。図において、１はターゲ
ット・マイクロプロセッサで、アドレス出力端ＡＤＨに
接続されたアドレスバスＡ−ＢＵＳＩは、その上位ビッ
トの一部が３ステート・バッファ８を通じてアドレスマ
ツピングＲＡＭ ２に接続され、上位ビットの他の一部
は３ステートバツフア９を通じてアドレスデコーダ６に
接続される。また、アドレスバスの下位ビット部分は３
ステート・バッファ１０を通じてすべてのエミュレーシ
ョンＲＡＭ （３〜５）のアドレスの下位ビット部分に
接続されている。
ターゲット・マイクロプロセッサ１のデータバスＤ−Ｒ
ＵＳ１は、双方向バッファ１５を通じてエミュレーショ
ンＲＡＭ３〜５のデータ入出力端子に共通に接続されて
いる。
ＵＳ１は、双方向バッファ１５を通じてエミュレーショ
ンＲＡＭ３〜５のデータ入出力端子に共通に接続されて
いる。
７はエミュレータをコントロールするコントロールＣＰ
Ｕで、そのアドレスバスＡ−ＢＵＳ２は３ステート・バ
ッファ１１を通じてアドレス・マツピングＲＡＭ２に接
続され、３ステート・バッファ１２を通じてアドレスデ
コーダ６に接続され、３ステート・バッファ１３．１４
を通じてエミュレータＲＡＭ３〜５に接続されている。
Ｕで、そのアドレスバスＡ−ＢＵＳ２は３ステート・バ
ッファ１１を通じてアドレス・マツピングＲＡＭ２に接
続され、３ステート・バッファ１２を通じてアドレスデ
コーダ６に接続され、３ステート・バッファ１３．１４
を通じてエミュレータＲＡＭ３〜５に接続されている。
また、コントロールＣＰＵ７のデータバスＤ−ＢＵＳ２
は、双方向バッファ１６を通じてエミュレーションＲＡ
Ｍ３〜５のデータ入出力端子に共通に接続され、双方向
バッファ１７を通じてマツピングＲＡＭ２のデータ出力
に接続されている。
は、双方向バッファ１６を通じてエミュレーションＲＡ
Ｍ３〜５のデータ入出力端子に共通に接続され、双方向
バッファ１７を通じてマツピングＲＡＭ２のデータ出力
に接続されている。
アドレスマツピングＲＡＭ２の出力する変換アドレスは
、エミュレーションＲＡＭ３〜５のアドレスの上位ビッ
ト部分に接続される。アドレスデコーダ６の出力は、エ
ミュレーションＲＡＭ３〜５のチップセレクトに接続さ
れる。
、エミュレーションＲＡＭ３〜５のアドレスの上位ビッ
ト部分に接続される。アドレスデコーダ６の出力は、エ
ミュレーションＲＡＭ３〜５のチップセレクトに接続さ
れる。
３ステート・バッファ８〜１０、双方向バッファ１５は
ターゲット・マイクロプロセッサが実行中にオンし、タ
ーゲット・マイクロプロセッサがブレークしたときはオ
フとなる。
ターゲット・マイクロプロセッサが実行中にオンし、タ
ーゲット・マイクロプロセッサがブレークしたときはオ
フとなる。
３ステート・バッファ１１〜１４および双方向バッファ
１６．１７は、ターゲット・マイクロプロセッサの実行
中はオフし、コントロールＣＰＵ７がマツピングＲＡＭ
２またはエミュレーションＲＡＭをアクセスするときは
オンとなる。
１６．１７は、ターゲット・マイクロプロセッサの実行
中はオフし、コントロールＣＰＵ７がマツピングＲＡＭ
２またはエミュレーションＲＡＭをアクセスするときは
オンとなる。
このような構成における動作を次に説明する。
なお、動作状態を分かり易くするために、第２図（一部
分省略されている構成図）に示すように、マツピングＲ
ＡＭ２の入力およびアドレスデコーダ６の入力が、共に
１ビツト、そしてエミュレーションＲＡＭが２個用意さ
れ、各入力が２ビツトであるような場合を例にとって説
明する。また、マツピングＲＡＭ３〜４には予めコント
ロールＣＰＵ７より図示のようなデータがそれぞれ格納
されているものとする。ターゲット・マイクロプロセッ
サ１が実行を開始し、０番地から順次データをリード（
ＲＥＡＤ）！、た場合、ターゲット・マイクロプロセッ
サのアドレスＡｏ〜Ａ３とエミュレーションＲＡＭの入
力との対応関係は第１表に示すようになる。
分省略されている構成図）に示すように、マツピングＲ
ＡＭ２の入力およびアドレスデコーダ６の入力が、共に
１ビツト、そしてエミュレーションＲＡＭが２個用意さ
れ、各入力が２ビツトであるような場合を例にとって説
明する。また、マツピングＲＡＭ３〜４には予めコント
ロールＣＰＵ７より図示のようなデータがそれぞれ格納
されているものとする。ターゲット・マイクロプロセッ
サ１が実行を開始し、０番地から順次データをリード（
ＲＥＡＤ）！、た場合、ターゲット・マイクロプロセッ
サのアドレスＡｏ〜Ａ３とエミュレーションＲＡＭの入
力との対応関係は第１表に示すようになる。
第 １ 表
したがって、エミュレーションＲＡＭ３〜４のデータは
第３図に示すように１１ｎ次読み出され、連続しなデー
タをリードすることができ、ターゲット・マイクロプロ
セッサのエミュレーションが正常に実行できる。
第３図に示すように１１ｎ次読み出され、連続しなデー
タをリードすることができ、ターゲット・マイクロプロ
セッサのエミュレーションが正常に実行できる。
この時のアドレスマツピングＲＡＭ２の伝Ｗｉ遅延をｔ
ｄｌ、アドレスデコーダ６の伝搬遅延をｔｄ２、エミュ
レーションＲＡＭ３〜４のアクセスタイムをｔｄ３とし
、３ステートバツフア８〜９および双方向バッファ１５
の伝搬遅延を無視した場合のエミュレーションメモリ全
体のアクセスタイムは、ｔｄｌ＋ｔｄ３またはｔｄ２＋
ｔｄ３のいずれか大きい方の時間となる。
ｄｌ、アドレスデコーダ６の伝搬遅延をｔｄ２、エミュ
レーションＲＡＭ３〜４のアクセスタイムをｔｄ３とし
、３ステートバツフア８〜９および双方向バッファ１５
の伝搬遅延を無視した場合のエミュレーションメモリ全
体のアクセスタイムは、ｔｄｌ＋ｔｄ３またはｔｄ２＋
ｔｄ３のいずれか大きい方の時間となる。
しかしながら、メモリのアクセスタイムは通常デコーダ
の伝搬遅延より大きく、ｔｄｌ＞ｔｄ２であるため、第
４図に示すように結果としてはｔｄｌトｔｄ３がアクセ
スタイムとなる。したがって、アドレスデコーダの伝搬
遅延ｔｄ２はアクセスタイムに影響しないことになる。
の伝搬遅延より大きく、ｔｄｌ＞ｔｄ２であるため、第
４図に示すように結果としてはｔｄｌトｔｄ３がアクセ
スタイムとなる。したがって、アドレスデコーダの伝搬
遅延ｔｄ２はアクセスタイムに影響しないことになる。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、大容量の
エミュレーション・メモリを実装しているにもかかわら
ず、アドレスデコーダの伝搬遅延が無視でき、小容麓の
時と同程度のアクセスタイムのエミュレーションが可能
なインサーキット・エミュレータを実現することができ
る。
エミュレーション・メモリを実装しているにもかかわら
ず、アドレスデコーダの伝搬遅延が無視でき、小容麓の
時と同程度のアクセスタイムのエミュレーションが可能
なインサーキット・エミュレータを実現することができ
る。
第１図は本発明に係るインサーキット・エミュレータの
一実施例を示す要部構成図、第２図は動作説明のために
用いられる一具体例構成図、第３図はエミュレーション
ＲＡＭの読出しデータ例を示す図、第４図は伝搬遅延に
ついて示すタイムチャート、第５図は従来のエミュレー
ション・メモリの構成を説明するための図、第６図はマ
ツピング方式により複数個のエミュレータＲＡＭを選択
できるようにしたエミュレーション・メモリの構成図、
第７図は第６図の構成における伝搬遅延を示すタイムチ
ャートである。 １・・・ターゲット・マイクロプロセッサ、２・・・ア
ドレスマツピングＲＡＭ、３，４．５・・・エミュレー
ションＲＡＭ、６・・・アドレスデコーダ、７・・・コ
ントロールＣＰＵ、８，９，１０，１１．１，２゜１３
．１４・・・３ステートバツフア、１５．１６゜１７・
・・双方向バッファ。 第２図 第３図 第４図 第５図 茅６図 下７図
一実施例を示す要部構成図、第２図は動作説明のために
用いられる一具体例構成図、第３図はエミュレーション
ＲＡＭの読出しデータ例を示す図、第４図は伝搬遅延に
ついて示すタイムチャート、第５図は従来のエミュレー
ション・メモリの構成を説明するための図、第６図はマ
ツピング方式により複数個のエミュレータＲＡＭを選択
できるようにしたエミュレーション・メモリの構成図、
第７図は第６図の構成における伝搬遅延を示すタイムチ
ャートである。 １・・・ターゲット・マイクロプロセッサ、２・・・ア
ドレスマツピングＲＡＭ、３，４．５・・・エミュレー
ションＲＡＭ、６・・・アドレスデコーダ、７・・・コ
ントロールＣＰＵ、８，９，１０，１１．１，２゜１３
．１４・・・３ステートバツフア、１５．１６゜１７・
・・双方向バッファ。 第２図 第３図 第４図 第５図 茅６図 下７図
Claims (1)
- 【特許請求の範囲】 ターゲットメモリの代行をするエミュレーションメモリ
を有するマイクロプロセッサ用インサーキット・エミュ
レータにおいて、 予め変換アドレスが設定され、マイクロプロセッサのア
ドレスバスの一部を入力とし、予め設定された変換アド
レスを出力するアドレスマッピングＲＡＭと、 ターゲット・マイクロプロセッサのアドレスバスの他の
一部をデコードするアドレスデコーダと、このアドレス
デコーダの１つの出力がチップセレクトに接続され、前
記アドレスマッピングＲＡＭの出力する変換アドレスと
、ターゲット・マイクロプロセッサのアドレスバスの内
で前記アドレスマッピングＲＡＭおよびアドレスデコー
ダに入力されないアドレスバスとがデータ入力部にそれ
ぞれ接続され、ターゲットメモリの代行をする複数個の
エミュレーションＲＡＭ を具備し、エミュレーションメモリ全体のアクセスタイ
ムを短くしたことを特徴とするインサーキット・エミュ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129704A JPH02307126A (ja) | 1989-05-23 | 1989-05-23 | インサーキット・エミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129704A JPH02307126A (ja) | 1989-05-23 | 1989-05-23 | インサーキット・エミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02307126A true JPH02307126A (ja) | 1990-12-20 |
Family
ID=15016141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1129704A Pending JPH02307126A (ja) | 1989-05-23 | 1989-05-23 | インサーキット・エミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02307126A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08123707A (ja) * | 1994-10-25 | 1996-05-17 | Teijin Seiki Co Ltd | 電子回路解析装置 |
| WO1997049035A1 (fr) * | 1996-06-18 | 1997-12-24 | Hitachi, Ltd. | Emulateur |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972693A (ja) * | 1982-10-18 | 1984-04-24 | Toshiba Corp | メモリ装置 |
| JPS6484341A (en) * | 1987-09-28 | 1989-03-29 | Anritsu Corp | In-circuit emulator |
-
1989
- 1989-05-23 JP JP1129704A patent/JPH02307126A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972693A (ja) * | 1982-10-18 | 1984-04-24 | Toshiba Corp | メモリ装置 |
| JPS6484341A (en) * | 1987-09-28 | 1989-03-29 | Anritsu Corp | In-circuit emulator |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08123707A (ja) * | 1994-10-25 | 1996-05-17 | Teijin Seiki Co Ltd | 電子回路解析装置 |
| WO1997049035A1 (fr) * | 1996-06-18 | 1997-12-24 | Hitachi, Ltd. | Emulateur |
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