JPH0320830A - マイクロプロセッサの障害回避方式 - Google Patents
マイクロプロセッサの障害回避方式Info
- Publication number
- JPH0320830A JPH0320830A JP1154728A JP15472889A JPH0320830A JP H0320830 A JPH0320830 A JP H0320830A JP 1154728 A JP1154728 A JP 1154728A JP 15472889 A JP15472889 A JP 15472889A JP H0320830 A JPH0320830 A JP H0320830A
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- JP
- Japan
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- microprogram
- check
- micro
- microprocessor
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- Pending
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- 238000000034 method Methods 0.000 claims description 4
- 238000011156 evaluation Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 2
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はマイクロプロセッサ（ＬＳＩ）の固定障害の回
避方式に関するものであり、特にマイクロプロセッサに
内蔵されたマイクロプログラムの固定障害の回避方式に
関する。
避方式に関するものであり、特にマイクロプロセッサに
内蔵されたマイクロプログラムの固定障害の回避方式に
関する。
［従来の技術］
従来、マイクロプログラムを内蔵したマイクロプロセッ
サにおいては、マイクロプログラムに固定障害が発生し
ても、これを回避する為の手段を持っていなかった。
サにおいては、マイクロプログラムに固定障害が発生し
ても、これを回避する為の手段を持っていなかった。
［発明が解決しようとする課題］
この為に、一度固定障害が発生すると、システム運用中
であれば障害の発生したマイクロプログラムルーチンを
使用しないシステム構造に変更するか、ないしは、シス
テムの運用自体を中止しなくてはならない。また、評価
中に固定障害が発生すると、障害箇所から先のマイクロ
プログラムを動かすことが出来なくなるため、評価を進
めることが困難になってしまう。
であれば障害の発生したマイクロプログラムルーチンを
使用しないシステム構造に変更するか、ないしは、シス
テムの運用自体を中止しなくてはならない。また、評価
中に固定障害が発生すると、障害箇所から先のマイクロ
プログラムを動かすことが出来なくなるため、評価を進
めることが困難になってしまう。
この様に、従来のマイクロプロセッサのマイクロプログ
ラムに固定障害が発生すると、回避手段を持ち得ないた
め、固定障害を取り除くには、マイクロプログラムをリ
ワークするしか手段が無く、これにより長い期間を必要
とするため、システム運用や評価に多大な支障を与える
。
ラムに固定障害が発生すると、回避手段を持ち得ないた
め、固定障害を取り除くには、マイクロプログラムをリ
ワークするしか手段が無く、これにより長い期間を必要
とするため、システム運用や評価に多大な支障を与える
。
［課題を解決するための手段］
本発明によるマイクロプロセッサの障害回避方式は、マ
イクロプログラムを本体に内蔵するマイクロプロセッサ
において、該マイクロプログラムにより書き換えが可能
で該マイクロプログラムの各エントリステップに対応し
たチェックビットを有するチェックレジスタと、マイク
ロアドレスから該チェックレジスタ中の１ビットのチェ
ックビットを選択するチェックセレクタと、該チェック
セレクタにより選択されたチェックビットを一定期間保
持するチェックラッチと、該チェックラッチの内容が有
効な時マイクロ割込を発生させて強制的に特殊ルーチン
へ分岐させるマイクロ割込コントローラとを有し、 前記マイクロプログラムに固定障害が発生した時に、前
記チェックレジスタの該当するチェックビットを有効に
した後、該マイクロプロセッサを動作させ、障害箇所の
属するエントリアドレスのマイクロプログラムを実行す
る時に、前記チェックビットを参照することにより、前
記マイクロ割込コントローラがマイクロ割込を発生させ
て強制的に特殊ルーチンへ分岐させ、特殊ルーチン上の
マイクロプログラム及びソフトウエアにより障害回避が
可能となる様に構威したことを特徴とする。
イクロプログラムを本体に内蔵するマイクロプロセッサ
において、該マイクロプログラムにより書き換えが可能
で該マイクロプログラムの各エントリステップに対応し
たチェックビットを有するチェックレジスタと、マイク
ロアドレスから該チェックレジスタ中の１ビットのチェ
ックビットを選択するチェックセレクタと、該チェック
セレクタにより選択されたチェックビットを一定期間保
持するチェックラッチと、該チェックラッチの内容が有
効な時マイクロ割込を発生させて強制的に特殊ルーチン
へ分岐させるマイクロ割込コントローラとを有し、 前記マイクロプログラムに固定障害が発生した時に、前
記チェックレジスタの該当するチェックビットを有効に
した後、該マイクロプロセッサを動作させ、障害箇所の
属するエントリアドレスのマイクロプログラムを実行す
る時に、前記チェックビットを参照することにより、前
記マイクロ割込コントローラがマイクロ割込を発生させ
て強制的に特殊ルーチンへ分岐させ、特殊ルーチン上の
マイクロプログラム及びソフトウエアにより障害回避が
可能となる様に構威したことを特徴とする。
［実施例コ
次に、本発明について図面を用いて説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。チェックレジスタ１は、マイクロプログラムＲＯＭ
７のエンドリステップ数と等しいビット数を持ったレジ
スタであり、チェックレジスタ１を読み出し書き込みを
行うためのデータパスとして用いるＭＢＵＳ４２のデー
タ長、例えば３２ビット幅であれば、３２ビット長のレ
ジスタＸｎ本で構成される。ここで、エントリステップ
とは、３２ステップ毎の先頭ステップを指し、マイクロ
プログラムの実行開始ステップを指す。チェックレジス
タコントローラ２は、マイクロプログラムから指定され
るディストネーションレジスタを指すＭＤ−ｂｕｓ３９
又はソースレジスタを指すＭ Ｓ − ｂ ｕ ｓ ４
０により指定されたチェックレジスタＣ Ｈ Ｋ Ｒ
Ｏ 〜Ｃ Ｈ Ｋ Ｒ （ ｎ − １ ）に対し、
ＭＢＵＳ４２からの読み出し書き込みを制御するもので
ある。チェックレジスタの各ビットは、チェックセレク
タ３に人力され、マイクロアドレス（ＭＡ）３４のうち
上位１１ビットにより選択された１ビットがチェックラ
ッチ回路４で保持されて、ＦＡＩＬ信号２４としてマイ
クロ割込コントローラ５に入力される。マイクロ割込コ
ントローラ５には、この他に、リセット信号２２とバス
エラー信号２３が入力され、優先順位に従って、マイク
ロ割込ベクタ２８とマイクロ割込要求３２を生成する。
る。チェックレジスタ１は、マイクロプログラムＲＯＭ
７のエンドリステップ数と等しいビット数を持ったレジ
スタであり、チェックレジスタ１を読み出し書き込みを
行うためのデータパスとして用いるＭＢＵＳ４２のデー
タ長、例えば３２ビット幅であれば、３２ビット長のレ
ジスタＸｎ本で構成される。ここで、エントリステップ
とは、３２ステップ毎の先頭ステップを指し、マイクロ
プログラムの実行開始ステップを指す。チェックレジス
タコントローラ２は、マイクロプログラムから指定され
るディストネーションレジスタを指すＭＤ−ｂｕｓ３９
又はソースレジスタを指すＭ Ｓ − ｂ ｕ ｓ ４
０により指定されたチェックレジスタＣ Ｈ Ｋ Ｒ
Ｏ 〜Ｃ Ｈ Ｋ Ｒ （ ｎ − １ ）に対し、
ＭＢＵＳ４２からの読み出し書き込みを制御するもので
ある。チェックレジスタの各ビットは、チェックセレク
タ３に人力され、マイクロアドレス（ＭＡ）３４のうち
上位１１ビットにより選択された１ビットがチェックラ
ッチ回路４で保持されて、ＦＡＩＬ信号２４としてマイ
クロ割込コントローラ５に入力される。マイクロ割込コ
ントローラ５には、この他に、リセット信号２２とバス
エラー信号２３が入力され、優先順位に従って、マイク
ロ割込ベクタ２８とマイクロ割込要求３２を生成する。
この２つの信号はマイクロアドレスコントローラ（ＭＡ
ＲＣＮＴ）６へ入力される。
ＲＣＮＴ）６へ入力される。
マイクロアドレスコントローラ６はマイクロプログラム
の実行シーケンスを制御するものである。
の実行シーケンスを制御するものである。
マイクロアドレスコントローラ６べは、命令解読の結果
決定される命令エントリアドレス（ＳＴＡＤＱ）２５と
、マイクロプログラム中の分岐命令により指定される分
岐先アドレス（ＭＤ）２６と、命令間割込要求により生
成される割込ベクタ（ＭＩＶ）２７と、マイクロ割込要
求にょり生或されるマイクロ割込ベクタ（ＭＭＩＶ）２
８と、上記信号２５〜２８のアドレスの選択信号として
２９〜３２の信号が入力される。マイクロアドレスコン
トローラ６は、これら選択信号２９〜３２が人力されて
いない時には、１クロック前のマイクロアドレスの次番
地のマイクロアドレスを生成し、信号２５〜２８を含め
て５つのアドレスの１つを選択して、ＭＡ３４としてマ
イクロプログラムＲＯＭ （ＭＲＯＭ）７とＲＯＭセレ
クタ（ＭＳＥＬ）８の入力となり、ＭＲＯＭ７の１ステ
ップを選択する。マイクロラッチ（ＭＬ Ｃ Ｈ）９は
、この選択されたマイクロプログラムの１ステップを１
夕ロック間保持するものである。ブリデコーダ（ＰＲＥ
ＤＥＣＯＤＥ）１０は、このＭＬＣＨの内容をデコード
して、各制御部へ渡す制御信号を生成するものである。
決定される命令エントリアドレス（ＳＴＡＤＱ）２５と
、マイクロプログラム中の分岐命令により指定される分
岐先アドレス（ＭＤ）２６と、命令間割込要求により生
成される割込ベクタ（ＭＩＶ）２７と、マイクロ割込要
求にょり生或されるマイクロ割込ベクタ（ＭＭＩＶ）２
８と、上記信号２５〜２８のアドレスの選択信号として
２９〜３２の信号が入力される。マイクロアドレスコン
トローラ６は、これら選択信号２９〜３２が人力されて
いない時には、１クロック前のマイクロアドレスの次番
地のマイクロアドレスを生成し、信号２５〜２８を含め
て５つのアドレスの１つを選択して、ＭＡ３４としてマ
イクロプログラムＲＯＭ （ＭＲＯＭ）７とＲＯＭセレ
クタ（ＭＳＥＬ）８の入力となり、ＭＲＯＭ７の１ステ
ップを選択する。マイクロラッチ（ＭＬ Ｃ Ｈ）９は
、この選択されたマイクロプログラムの１ステップを１
夕ロック間保持するものである。ブリデコーダ（ＰＲＥ
ＤＥＣＯＤＥ）１０は、このＭＬＣＨの内容をデコード
して、各制御部へ渡す制御信号を生成するものである。
今、マイクロプログラムのＯＣ０８番地で固定障害が発
生したとする。この時、マイクロプログラムの初期化ル
ーチン又はソフトウエアの初期ルーチンから、ＭＢＵＳ
４２を経由してチェックレジスタ１のＣＨＫＲ３のビッ
ト０に′１”をセットする。
生したとする。この時、マイクロプログラムの初期化ル
ーチン又はソフトウエアの初期ルーチンから、ＭＢＵＳ
４２を経由してチェックレジスタ１のＣＨＫＲ３のビッ
ト０に′１”をセットする。
システムの立上げ後、マイクロプログラムのＯＣ００番
地を実行する命令が指定されると、先ず、ＭＡ−ＯＣＯ
ＯとなりＭＲＯＭ７からｏｃｏｏ番地のマイクロプログ
ラムが選択される。それと同時に、チェックセレクタ３
では、第２図に示す様に、ＣＨＫＲ３のビット０が選択
され、現在実行中のマイクロプログラム（例えば、マイ
クロアドレスＦＦ番地）の実行が終了すると、ＭＳＴＢ
４３が働イテ、ＭＬＣＨ９とＣ Ｈ Ｋ Ｌ Ｃ Ｈ
４ １： ＯＣ００番地のマイクロプログラムとチェッ
クビットがラッチされる。ＣＨＫＬＣＨ４にラッチされ
たチェックビットは“１＃になっているため、ブリテコ
ーダ１０でのマイクロプログラムのデコードを中止し、
またマイクロ割込コントローラ５でＦＡ Ｉ Ｌ２４に
対応するマイクロ割込べ・クタ（例えば２１００番地）
２８とマイクロ割込要求３２を生成する。（第３図参照
） マイクロアドレスコントローラ６では、マイクロ割込要
求３２を最優先で受け付ける様に構成されていて（第４
図参照）、ＭＭＩＶ２８を次のクロックで実行するマイ
クロアドレスとしてＭＡ３４に出力する。
地を実行する命令が指定されると、先ず、ＭＡ−ＯＣＯ
ＯとなりＭＲＯＭ７からｏｃｏｏ番地のマイクロプログ
ラムが選択される。それと同時に、チェックセレクタ３
では、第２図に示す様に、ＣＨＫＲ３のビット０が選択
され、現在実行中のマイクロプログラム（例えば、マイ
クロアドレスＦＦ番地）の実行が終了すると、ＭＳＴＢ
４３が働イテ、ＭＬＣＨ９とＣ Ｈ Ｋ Ｌ Ｃ Ｈ
４ １： ＯＣ００番地のマイクロプログラムとチェッ
クビットがラッチされる。ＣＨＫＬＣＨ４にラッチされ
たチェックビットは“１＃になっているため、ブリテコ
ーダ１０でのマイクロプログラムのデコードを中止し、
またマイクロ割込コントローラ５でＦＡ Ｉ Ｌ２４に
対応するマイクロ割込べ・クタ（例えば２１００番地）
２８とマイクロ割込要求３２を生成する。（第３図参照
） マイクロアドレスコントローラ６では、マイクロ割込要
求３２を最優先で受け付ける様に構成されていて（第４
図参照）、ＭＭＩＶ２８を次のクロックで実行するマイ
クロアドレスとしてＭＡ３４に出力する。
先にも述べた様に、固定障害を発生しているマイクロプ
ログラムステップの属するエントリステップのＯＣＯＯ
番地は、ＦＡＩＬ信号２４により実行が押えられている
ため、レジスタ等の資源を破壊することなく、次のステ
ップへ移ることが出来る。
ログラムステップの属するエントリステップのＯＣＯＯ
番地は、ＦＡＩＬ信号２４により実行が押えられている
ため、レジスタ等の資源を破壊することなく、次のステ
ップへ移ることが出来る。
マイクロアドレスＭＡ３４は、固定障害処理ルーチンの
先頭アドレスの２１００番地を指しているので、次のク
ロックではマイクロラッチ９にこの２１００番地のマイ
クロプログラムステップがラッチされる。
先頭アドレスの２１００番地を指しているので、次のク
ロックではマイクロラッチ９にこの２１００番地のマイ
クロプログラムステップがラッチされる。
この様にして固定障害処理ルーチンへ制御が移された後
は、本処理ルーチンでマイクロプログラム中の内部情報
をメモリ等にセーブし、ソフトウエアの特殊ルーチンへ
制御を渡すことにより、マイクロプログラム中で発生し
た固定障害以降の処理をソフトウエアで行うことが可能
となり、障害の回避処理を行うことが出来る。
は、本処理ルーチンでマイクロプログラム中の内部情報
をメモリ等にセーブし、ソフトウエアの特殊ルーチンへ
制御を渡すことにより、マイクロプログラム中で発生し
た固定障害以降の処理をソフトウエアで行うことが可能
となり、障害の回避処理を行うことが出来る。
［発明の効果］
以上説明したように本発明は、マイクロプログラムの固
定障害をマイクロプログラムの特殊ルーチン及びソフト
ウエアによって回避可能となり、本マイクロプロセッサ
を用いたシステムの運用や本マイクロプロセッサの評価
を支障なく続行出来るという効果がある。
定障害をマイクロプログラムの特殊ルーチン及びソフト
ウエアによって回避可能となり、本マイクロプロセッサ
を用いたシステムの運用や本マイクロプロセッサの評価
を支障なく続行出来るという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図はチェックセレクタの動作を示す真理値表、第３図
はマイクロ割込コントローラの動作を示す真理値表、第
４図はマイクロアドレスコントローラの動作を示す真理
値表である。 １・・・チェックレジスタ、２・・・チェックレジスタ
コントローラ、３・・・チェックセレクタ、４・・・チ
ェックラッチ、５・・・マイクロ割込コントローラ、６
・・・マイクロアドレスコントローラ、７・・・マイク
ロＲＯＭ，８・・・マイクロＲＯＭセレクタ、９・・・
マイクロＲＯＭラッチ、１０・・・ブリデコーダ、１１
・・・マイクロバッファ。 一Ｍ在一 ＣＨＫＳＥＬ 第３図 ｒ： ｆ： ｂ二 尺ＥＳＥＴ ＦＡＩＬ ８１，ＩｓＥ尺尺 第４図
２図はチェックセレクタの動作を示す真理値表、第３図
はマイクロ割込コントローラの動作を示す真理値表、第
４図はマイクロアドレスコントローラの動作を示す真理
値表である。 １・・・チェックレジスタ、２・・・チェックレジスタ
コントローラ、３・・・チェックセレクタ、４・・・チ
ェックラッチ、５・・・マイクロ割込コントローラ、６
・・・マイクロアドレスコントローラ、７・・・マイク
ロＲＯＭ，８・・・マイクロＲＯＭセレクタ、９・・・
マイクロＲＯＭラッチ、１０・・・ブリデコーダ、１１
・・・マイクロバッファ。 一Ｍ在一 ＣＨＫＳＥＬ 第３図 ｒ： ｆ： ｂ二 尺ＥＳＥＴ ＦＡＩＬ ８１，ＩｓＥ尺尺 第４図
Claims (1)
- 【特許請求の範囲】 １、マイクロプログラムを本体に内蔵するマイクロプロ
セッサにおいて、該マイクロプログラムにより書き換え
が可能で該マイクロプログラムの各エントリステップに
対応したチェックビットを有するチェックレジスタと、
マイクロアドレスから該チェックレジスタ中の１ビット
のチェックビットを選択するチェックセレクタと、該チ
ェックセレクタにより選択されたチェックビットを一定
期間保持するチェックラッチと、該チェックラッチの内
容が有効な時マイクロ割込を発生させて強制的に特殊ル
ーチンへ分岐させるマイクロ割込コントローラとを有し
、 前記マイクロプログラムに固定障害が発生した時に、前
記チェックレジスタの該当するチェックビットを有効に
した後、該マイクロプロセッサを動作させ、障害箇所の
属するエントリアドレスのマイクロプログラムを実行す
る時に、前記チェックビットを参照することにより、前
記マイクロ割込コントローラがマイクロ割込を発生させ
て強制的に特殊ルーチンへ分岐させ、特殊ルーチン上の
マイクロプログラム及びソフトウェアにより障害回避が
可能となる様に構成したことを特徴とするマイクロプロ
セッサの障害回避方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154728A JPH0320830A (ja) | 1989-06-19 | 1989-06-19 | マイクロプロセッサの障害回避方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154728A JPH0320830A (ja) | 1989-06-19 | 1989-06-19 | マイクロプロセッサの障害回避方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0320830A true JPH0320830A (ja) | 1991-01-29 |
Family
ID=15590651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154728A Pending JPH0320830A (ja) | 1989-06-19 | 1989-06-19 | マイクロプロセッサの障害回避方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0320830A (ja) |
-
1989
- 1989-06-19 JP JP1154728A patent/JPH0320830A/ja active Pending
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