JPH0298746A - マイクロプロセッサの障害回避方式 - Google Patents
マイクロプロセッサの障害回避方式Info
- Publication number
- JPH0298746A JPH0298746A JP63250759A JP25075988A JPH0298746A JP H0298746 A JPH0298746 A JP H0298746A JP 63250759 A JP63250759 A JP 63250759A JP 25075988 A JP25075988 A JP 25075988A JP H0298746 A JPH0298746 A JP H0298746A
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- JP
- Japan
- Prior art keywords
- microprogram
- check
- micro
- microprocessor
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- Prior art date
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- Pending
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- 238000000034 method Methods 0.000 claims description 4
- 238000011156 evaluation Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はマイクロプロセッサの固定障害の回避方式に関
するものであり、特にマイクロプロセッサに内蔵された
マイクロプログラムの固定障害の回避方式に関する。
するものであり、特にマイクロプロセッサに内蔵された
マイクロプログラムの固定障害の回避方式に関する。
従来、マイクロプログラムを内蔵したマイクロプロセッ
サにおいては、マイクロプログラムに固定障害が発生し
ても、これを回避する為の手段を持っていなかった。
サにおいては、マイクロプログラムに固定障害が発生し
ても、これを回避する為の手段を持っていなかった。
この為に、−度固定障害が発生すると、システム運用中
であれば障害の発生たマイクロプログラムルーチンを使
用しないシステム構造に変更するか、もしくは、システ
ムの運用自体を中止しなくてはならない。また、評価中
に固定障害が発生すると、障害箇所から先のマイクロプ
ログラムを動かすことが出来なくなるため、評価を進め
ることが困難になってしまう。
であれば障害の発生たマイクロプログラムルーチンを使
用しないシステム構造に変更するか、もしくは、システ
ムの運用自体を中止しなくてはならない。また、評価中
に固定障害が発生すると、障害箇所から先のマイクロプ
ログラムを動かすことが出来なくなるため、評価を進め
ることが困難になってしまう。
この様に、従来のマイクロプロセッサのマイクロプログ
ラムに固定障害が発生すると、回避手段を持ち得ないた
め、固定障害を取り除くには、マイクロプログラムをリ
ワークするしか手段が無く、これにより長い期間を必要
とするため、システム運用や評価に多大な支障を与える
。
ラムに固定障害が発生すると、回避手段を持ち得ないた
め、固定障害を取り除くには、マイクロプログラムをリ
ワークするしか手段が無く、これにより長い期間を必要
とするため、システム運用や評価に多大な支障を与える
。
［課題を解決するための手段］
本発明によるマイクロプロセッサの障害回避方式は、マ
イクロプログラムを本体に内蔵するマイクロプロセッサ
において、該マイクロプログラムにより書き換えが可能
で該マイクロプログラムの各ステップに対応したチェッ
クビットを有するチェックレジスタと、マイクロアドレ
スから該チェックレジスタ中の１ビットのチェックビッ
トを選択するチェックセレクタと、該チェックセレクタ
により選択されたチェックビットを一定期間保持するチ
ェックラッチと、該チェックラッチの内容が有効な時マ
イクロ割込を発生させて強制的に特殊ルーチンへ分岐さ
せるマイクロ割込コントローラとを有し、 前記マイクロプログラムに固定障害が発生した時に、前
記チェックレジスタの該当するチェックビットを有効に
した後、該マイクロプロセッサを動作させ、障害箇所の
マイクロプログラムを実行する時に、前記チェックビッ
トを参照することにより、前記マイクロ割込コントロー
ラがマイクロ割込を発生させて強制的に特殊ルーチンへ
分岐させ、特殊ルーチン上のマイクロプログラム及びソ
フトウェアにより障害回避が可能となる様に構成したこ
とを特徴とする。
イクロプログラムを本体に内蔵するマイクロプロセッサ
において、該マイクロプログラムにより書き換えが可能
で該マイクロプログラムの各ステップに対応したチェッ
クビットを有するチェックレジスタと、マイクロアドレ
スから該チェックレジスタ中の１ビットのチェックビッ
トを選択するチェックセレクタと、該チェックセレクタ
により選択されたチェックビットを一定期間保持するチ
ェックラッチと、該チェックラッチの内容が有効な時マ
イクロ割込を発生させて強制的に特殊ルーチンへ分岐さ
せるマイクロ割込コントローラとを有し、 前記マイクロプログラムに固定障害が発生した時に、前
記チェックレジスタの該当するチェックビットを有効に
した後、該マイクロプロセッサを動作させ、障害箇所の
マイクロプログラムを実行する時に、前記チェックビッ
トを参照することにより、前記マイクロ割込コントロー
ラがマイクロ割込を発生させて強制的に特殊ルーチンへ
分岐させ、特殊ルーチン上のマイクロプログラム及びソ
フトウェアにより障害回避が可能となる様に構成したこ
とを特徴とする。
Ｃ実施例コ
次に、本発明について図面を用いて説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。チェックレジスタ１は、マイクロプログラムＲＯＭ
７のステップ数と等しいビット数を持ったレジスタであ
り、チェックレジスタ１を読み出し書き込みを行うため
のデータバスとして用いるＭＢＵＳ４２のデータ長、例
えば３２ビット幅であれば、３２ビット長のレジスタＸ
ｎ本で構成される。チェックレジスタコントローラ２は
、マイクロプログラムから指定されるディストネーショ
ンレジスタを指すＭＤ−ｂｕｓ３９とソースレジスタを
指すＭ Ｓ −ｂ ｕ ｓ ４０により指定されたチェ
ックレジスタＣＨＫＲＯ〜ＣＨＫＲ（ｎ−１）に対し、
ＭＢＵＳ４２からの読み出し書き込みを制御するもので
ある。チェックレジスタの各ビットは、セレクタ３に入
力され、マイクロアドレス（ＭＡ）３４により選択され
た１ビットがラッチ回路４で保持されて、ＦＡＩＬ信号
３４としてマイクロ割込コントローラ５に人力される。
る。チェックレジスタ１は、マイクロプログラムＲＯＭ
７のステップ数と等しいビット数を持ったレジスタであ
り、チェックレジスタ１を読み出し書き込みを行うため
のデータバスとして用いるＭＢＵＳ４２のデータ長、例
えば３２ビット幅であれば、３２ビット長のレジスタＸ
ｎ本で構成される。チェックレジスタコントローラ２は
、マイクロプログラムから指定されるディストネーショ
ンレジスタを指すＭＤ−ｂｕｓ３９とソースレジスタを
指すＭ Ｓ −ｂ ｕ ｓ ４０により指定されたチェ
ックレジスタＣＨＫＲＯ〜ＣＨＫＲ（ｎ−１）に対し、
ＭＢＵＳ４２からの読み出し書き込みを制御するもので
ある。チェックレジスタの各ビットは、セレクタ３に入
力され、マイクロアドレス（ＭＡ）３４により選択され
た１ビットがラッチ回路４で保持されて、ＦＡＩＬ信号
３４としてマイクロ割込コントローラ５に人力される。
マイクロ割込コントローラ５には、この他に、リセット
信号２２とバスエラー信号２３が人力され、優先順位に
従って、マイクロ割込ベクタ２８とマイクロ割込要求３
２を生成する。この２つの信号はマイクロアドレスコン
トローラ（ＭＡＲＣＮＴ）６へ入力される。
信号２２とバスエラー信号２３が人力され、優先順位に
従って、マイクロ割込ベクタ２８とマイクロ割込要求３
２を生成する。この２つの信号はマイクロアドレスコン
トローラ（ＭＡＲＣＮＴ）６へ入力される。
マイクロアドレスコントローラ６はマイクロプログラム
の実行シーケンスを制御するものである。
の実行シーケンスを制御するものである。
マイクロアドレスコントローラ６へは、命令解読の結果
決定される命令エントリアドレス（ＳＴＡＤＱ）２５と
、マイクロプログラム中の分岐命令により指定される分
岐先アドレス（Ｍ Ｄ ）２６と、命令間割込要求によ
り生成される割込ベクタ（ＭＩＶ）２７と、マイクロ割
込要求により生成されるマイクロ割込ベクタ（ＭＭＩＶ
）２８と、上記信号２５〜２８のアドレスの２９〜３２
選択信号が人力される。マイクロアドレスコントローラ
６は、これら選択信号２９〜３２が人力されていない時
には、１クロツク前のマイクロアドレスの次番地のマイ
クロアドレスを生成し、信号２５〜２８を含めて５つの
アドレスの１つを選択して、ＭＡ３４としてマイクロプ
ログラムＲＯＭ（ＭＲＯＭ）７とＲＯＭセレクタ（ＭＳ
ＥＬ）８の入力となり、ＭＲＯＭ７の１ステツプを選択
する。マイクロラッチ（ＭＬＣＨ）９は、この選択され
たマイクロプログラムの１ステツプを１クロック間保持
するものである。プリデコーダ（Ｐ ＲＥ Ｄ Ｅ Ｃ
ＯＤ Ｅ ） １．０は、このＭＬＣＨの内容をデコー
ドして、各制御部へ渡す制御信号を生成するものである
。
決定される命令エントリアドレス（ＳＴＡＤＱ）２５と
、マイクロプログラム中の分岐命令により指定される分
岐先アドレス（Ｍ Ｄ ）２６と、命令間割込要求によ
り生成される割込ベクタ（ＭＩＶ）２７と、マイクロ割
込要求により生成されるマイクロ割込ベクタ（ＭＭＩＶ
）２８と、上記信号２５〜２８のアドレスの２９〜３２
選択信号が人力される。マイクロアドレスコントローラ
６は、これら選択信号２９〜３２が人力されていない時
には、１クロツク前のマイクロアドレスの次番地のマイ
クロアドレスを生成し、信号２５〜２８を含めて５つの
アドレスの１つを選択して、ＭＡ３４としてマイクロプ
ログラムＲＯＭ（ＭＲＯＭ）７とＲＯＭセレクタ（ＭＳ
ＥＬ）８の入力となり、ＭＲＯＭ７の１ステツプを選択
する。マイクロラッチ（ＭＬＣＨ）９は、この選択され
たマイクロプログラムの１ステツプを１クロック間保持
するものである。プリデコーダ（Ｐ ＲＥ Ｄ Ｅ Ｃ
ＯＤ Ｅ ） １．０は、このＭＬＣＨの内容をデコー
ドして、各制御部へ渡す制御信号を生成するものである
。
今、マイクロプログラムの１００番地で固定障害が発生
したとする。この時、マイクロプログラムの初期化ルー
チン又はソフトウェアの初期ルーチンから、ＭＢＵＳ４
２を経由してチェックレジスタ１のＣＨＫＲ８のビット
０に１をセットする。
したとする。この時、マイクロプログラムの初期化ルー
チン又はソフトウェアの初期ルーチンから、ＭＢＵＳ４
２を経由してチェックレジスタ１のＣＨＫＲ８のビット
０に１をセットする。
システムの立上げ後、マイクロプログラムの１００番地
を実行する命令が指定されると、先ず、ＭＡ−１００と
なりＭＲＯＭ７から１００番地のマイクロプログラムが
選択される。それと同時に、チェックセレクタ３では、
第２図に示す様に、ＣＨＫＲ８のビット０が選択され、
現在実行中のマイクロプログラム（例えば、マイクロア
ドレスＦＦ番地）の実行が終了すると、ＭＳＴ８４３が
働いて、ＭＬＣＨ９とＣＩ（ＫＬＣＨ４に１００番地の
マイクロプログラムとチェックビットがラッチされる。
を実行する命令が指定されると、先ず、ＭＡ−１００と
なりＭＲＯＭ７から１００番地のマイクロプログラムが
選択される。それと同時に、チェックセレクタ３では、
第２図に示す様に、ＣＨＫＲ８のビット０が選択され、
現在実行中のマイクロプログラム（例えば、マイクロア
ドレスＦＦ番地）の実行が終了すると、ＭＳＴ８４３が
働いて、ＭＬＣＨ９とＣＩ（ＫＬＣＨ４に１００番地の
マイクロプログラムとチェックビットがラッチされる。
ＣＨＫＬＣＨ４にラッチされたチエツクピットは１にな
っているため、プリデコーダ１０でのマイクロプログラ
ムのデコードを中止し、またマイクロ割込コントローラ
５でＦＡ Ｉ Ｌ ２４に対応するマイクロ割込ベクタ
（例えば２１００番地）２８とマイクロ割込要求３２を
生成する。
っているため、プリデコーダ１０でのマイクロプログラ
ムのデコードを中止し、またマイクロ割込コントローラ
５でＦＡ Ｉ Ｌ ２４に対応するマイクロ割込ベクタ
（例えば２１００番地）２８とマイクロ割込要求３２を
生成する。
（第３図参照）
マイクロアドレスコントローラ６では、マイクロ割込要
求３２を最優先で受は付ける様に構成されていて（第４
図参照） 、ＭＭＩＶ２８を次のクロックで実行するマ
イクロアドレスとしてＭＡ３４に出力する。
求３２を最優先で受は付ける様に構成されていて（第４
図参照） 、ＭＭＩＶ２８を次のクロックで実行するマ
イクロアドレスとしてＭＡ３４に出力する。
先にも述べた様に、固定障害を発生しているマイクロプ
ログラムステップの１００番地は、ＦＡＩＬ信号２４に
より実行が押えられているため、レジスタ等の資源を破
壊することなく、次のステップへ移ることが出来る。
ログラムステップの１００番地は、ＦＡＩＬ信号２４に
より実行が押えられているため、レジスタ等の資源を破
壊することなく、次のステップへ移ることが出来る。
マイクロアドレスＭＡ３４は、固定障害処理ルーチンの
先頭アドレスの２１００番地を指しているので、次のク
ロックではマイクロラッチ９にこの２１００番地のマイ
クロプログラムステップがラッチされる。
先頭アドレスの２１００番地を指しているので、次のク
ロックではマイクロラッチ９にこの２１００番地のマイ
クロプログラムステップがラッチされる。
この様にして固定障害処理ルーチンへ制御が移された後
は、本処理ルーチンでマイクロプログラム中の内部情報
をメモリ等にセーブし、ソフトウェアの特殊ルーチンへ
制御を渡すことにより、マイクロプログラム中で発生し
た固定障害以降の処理をソフトウェアで行うことが可能
となり、障害の回避処理を行うことが出来る。
は、本処理ルーチンでマイクロプログラム中の内部情報
をメモリ等にセーブし、ソフトウェアの特殊ルーチンへ
制御を渡すことにより、マイクロプログラム中で発生し
た固定障害以降の処理をソフトウェアで行うことが可能
となり、障害の回避処理を行うことが出来る。
［発明の効果］
以上説明したように本発明は、マイクロプログラムの固
定障害をマイクロプログラムの特殊ルーチン及びソフト
ウェアによって回避可能となり、本マイクロプロセッサ
を用いたシステムの運用や本マイクロプロセッサの評価
を支障なく続行出来るという効果がある。
定障害をマイクロプログラムの特殊ルーチン及びソフト
ウェアによって回避可能となり、本マイクロプロセッサ
を用いたシステムの運用や本マイクロプロセッサの評価
を支障なく続行出来るという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図はチェックセレクタの動作を示す真理値表、第３図
はマイクロ割込コントローラの動作を示す真理値表、第
４図はマイクロアドレスコントローラの動作を示す真理
値表である。 １・・・チェックレジスタ、２・・・チェックレジスタ
コントローラ、３・・・チェックセレクタ、４・・・チ
ェックラッチ、５・・・マイクロ割込コントローラ、６
・・・マイクロアドレスコントローラ、７・・・マイク
ロＲＯＭ、８・・・マイクロＲＯＭセレクタ、９・・・
マイクロＲＯＭラッチ、１０・・・プリデコーダ、１１
・・・マイクロバッファ。 ＭＡ ＣＨＫ ＳＥＬ ＣＨＫ尺３ 第３図 と ゛ 尺Ｅ５ＥＴ ｆ； ＡＩＬ ｂ゛ ＵＳＥＦＲ 第４図 ５ ： ＬＣＬＳＡＤ尺
２図はチェックセレクタの動作を示す真理値表、第３図
はマイクロ割込コントローラの動作を示す真理値表、第
４図はマイクロアドレスコントローラの動作を示す真理
値表である。 １・・・チェックレジスタ、２・・・チェックレジスタ
コントローラ、３・・・チェックセレクタ、４・・・チ
ェックラッチ、５・・・マイクロ割込コントローラ、６
・・・マイクロアドレスコントローラ、７・・・マイク
ロＲＯＭ、８・・・マイクロＲＯＭセレクタ、９・・・
マイクロＲＯＭラッチ、１０・・・プリデコーダ、１１
・・・マイクロバッファ。 ＭＡ ＣＨＫ ＳＥＬ ＣＨＫ尺３ 第３図 と ゛ 尺Ｅ５ＥＴ ｆ； ＡＩＬ ｂ゛ ＵＳＥＦＲ 第４図 ５ ： ＬＣＬＳＡＤ尺
Claims (1)
- 【特許請求の範囲】 １、マイクロプログラムを本体に内蔵するマイクロプロ
セッサにおいて、該マイクロプログラムにより書き換え
が可能で該マイクロプログラムの各ステップに対応した
チェックビットを有するチェックレジスタと、マイクロ
アドレスから該チェックレジスタ中の１ビットのチェッ
クビットを選択するチェックセレクタと、該チェックセ
レクタにより選択されたチェックビットを一定期間保持
するチェックラッチと、該チェックラッチの内容が有効
な時マイクロ割込を発生させて強制的に特殊ルーチンへ
分岐させるマイクロ割込コントローラとを有し、 前記マイクロプログラムに固定障害が発生した時に、前
記チェックレジスタの該当するチェックビットを有効に
した後、該マイクロプロセッサを動作させ、障害箇所の
マイクロプログラムを実行する時に、前記チェックビッ
トを参照することにより、前記マイクロ割込コントロー
ラがマイクロ割込を発生させて強制的に特殊ルーチンへ
分岐させ、特殊ルーチン上のマイクロプログラム及びソ
フトウェアにより障害回避が可能となる様に構成したこ
とを特徴とするマイクロプロセッサの障害回避方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63250759A JPH0298746A (ja) | 1988-10-06 | 1988-10-06 | マイクロプロセッサの障害回避方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63250759A JPH0298746A (ja) | 1988-10-06 | 1988-10-06 | マイクロプロセッサの障害回避方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298746A true JPH0298746A (ja) | 1990-04-11 |
Family
ID=17212621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63250759A Pending JPH0298746A (ja) | 1988-10-06 | 1988-10-06 | マイクロプロセッサの障害回避方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994027355A1 (en) * | 1993-05-12 | 1994-11-24 | Komatsu Ltd. | Dc-dc converter circuit and inductive-load driving apparatus using the same |
-
1988
- 1988-10-06 JP JP63250759A patent/JPH0298746A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994027355A1 (en) * | 1993-05-12 | 1994-11-24 | Komatsu Ltd. | Dc-dc converter circuit and inductive-load driving apparatus using the same |
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