KR20080049815A - 시험 장치, 시험 방법, 프로그램, 및 기록 매체 - Google Patents

시험 장치, 시험 방법, 프로그램, 및 기록 매체 Download PDF

Info

Publication number
KR20080049815A
KR20080049815A KR1020087008469A KR20087008469A KR20080049815A KR 20080049815 A KR20080049815 A KR 20080049815A KR 1020087008469 A KR1020087008469 A KR 1020087008469A KR 20087008469 A KR20087008469 A KR 20087008469A KR 20080049815 A KR20080049815 A KR 20080049815A
Authority
KR
South Korea
Prior art keywords
address
under test
memory under
address information
test
Prior art date
Application number
KR1020087008469A
Other languages
English (en)
Other versions
KR100939199B1 (ko
Inventor
타수쿠 푸지베
나오요시 와타나베
준 하시모토
Original Assignee
가부시키가이샤 어드밴티스트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 어드밴티스트 filed Critical 가부시키가이샤 어드밴티스트
Publication of KR20080049815A publication Critical patent/KR20080049815A/ko
Application granted granted Critical
Publication of KR100939199B1 publication Critical patent/KR100939199B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56004—Pattern generation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602—Interface to device under test

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)

Abstract

주어지는 어드레스 신호의 펄스의 개수에 의해 어드레스를 지정할 수 있는 피시험 메모리를 시험하는 시험 장치에 있어서, 피시험 메모리에 기입해야 할 기입 데이타를 생성하는 패턴 발생부, 기입 데이타를 기입해야 할 피시험 메모리의 어드레스를 나타내는 어드레스 정보를 저장하는 어드레스 정보 저장부를 포함하는 제1 어드레스 생성부, 및 어드레스 정보 저장부가 저장한 어드레스 정보에 따른 기간, 소정의 주기로 펄스를 출력하고 어드레스 신호를 생성하는 파형 성형부를 포함하는 시험 장치를 제공한다.
Figure P1020087008469
시험 장치, 피시험 메모리, 어드레스 정보, 어드레스 생성부, 파형 성형부

Description

시험 장치, 시험 방법, 프로그램, 및 기록 매체{Testing device, testing method, program, and recording medium}
본 발명은 피시험 메모리를 시험하는 시험 장치 및 시험 방법, 그리고 시험 장치를 기능시키는 프로그램 및 기록 매체에 관한 것이다. 특히, 본 발명은 주어지는 어드레스 신호의 펄스의 개수에 의해 어드레스를 지정할 수 있는 피시험 메모리를 시험하는 시험 장치에 관한 것이다. 본 출원은 다음의 일본 출원에 관련된다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는 다음의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고 본 출원의 일부로 한다.
일본특허출원 2005-267668 출원일 2005년 9월 14일
반도체 메모리 등의 피시험 메모리를 시험하는 시험 장치로서 복수의 피시험 메모리를 동시에 시험하는 장치가 공지되어 있다. 또한, 시험 장치는 각각의 피시험 메모리의 각 어드레스의 양부를 판정하고 어드레스마다의 판정 결과를 저장한다.
또한, 피시험 디바이스에는 어드레스마다의 판정 결과에 따라 개별 데이타를 더 기입할 필요가 있는 디바이스가 존재한다. 이들 데이타는 시험된 피시험 메모리마다 다르므로, 시험 장치는 피시험 메모리마다 당해 데이타를 저장하는 복수의 개별 메모리를 가지고 있다. 당해 메모리에는 예를 들면 피시험 메모리의 불량 어드레스에 대한 리페어 처리를 수행하는 데이타, 제조 정보 등의 데이타가 저장된다.
종래의 시험 장치의 개별 메모리는 각 어드레스에 1 비트의 데이타를 저장하는 메모리와 당해 메모리의 어드레스를 순차 지정하는 어드레스 포인터를 가지고 있다. 예를 들면, 피시험 메모리에 “101101”이라고 하는 패턴을 인가할 경우, 당해 메모리는 당해 패턴의 각 비트 값을 다른 어드레스에 저장하고, 어드레스 포인터에 의해 각각의 어드레스를 순차 지정함으로써 당해 패턴을 출력한다.
또한, 불량 어드레스의 리페어 처리를 수행할 경우, 특정한 핀에 주어지는 신호의 펄스의 개수에 의해 리페어 처리를 수행하는 어드레스가 지정되는 피시험 메모리가 존재한다. 리페어 처리를 수행해야 할 어드레스는 피시험 메모리마다 다르므로, 당해 어드레스를 나타내는 정보는 피시험 메모리마다 설치한 개별 메모리에 저장된다.
상술한 바와 같이, 당해 어드레스 신호는 개별 메모리에 저장되지만, 종래의 시험 장치의 개별 메모리는 각 어드레스에 1 비트의 데이타를 저장하므로, 당해 어드레스 신호의 각 비트 값을 다른 어드레스에 저장할 필요가 있다. 이 때문에, 예를 들면 피시험 디바이스의 32760 번지의 어드레스의 리페어 처리를 수행할 경우, 개별 메모리는 적어도 32760개의 어드레스를 가질 필요가 있다. 이 때문에, 대단히 큰 기억 용량을 갖는 메모리가 필요하다.
또한, 리페어 처리를 수행해야 할 어드레스를 나타내는 어드레스 신호는 어 드레스마다의 판정 결과에 근거해서 생성되어 개별 메모리에 저장될 필요가 있다. 상술한 바와 같이, 당해 어드레스 신호는 다수의 어드레스에 걸쳐 저장될 필요가 있으므로, 개별 메모리에 당해 어드레스 신호를 저장하는 데는 대단히 시간이 걸린다.
이 때문에, 본 발명은 상술한 과제를 해결할 수 있는 시험 장치, 시험 방법, 프로그램, 및 기록 매체를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 또 다른 유리한 구체예를 규정한다.
상기 과제를 해결하기 위해서, 본 발명의 제1 형태에 따르면, 주어지는 어드레스 신호의 펄스의 개수에 의해 어드레스를 지정할 수 있는 피시험 메모리를 시험하는 시험 장치에 있어서, 피시험 메모리에 기입해야 할 기입 데이타를 생성하는 패턴 발생부, 기입 데이타를 기입해야 할 피시험 메모리의 어드레스를 나타내는 어드레스 정보를 저장하는 어드레스 정보 저장부를 포함하는 제1 어드레스 생성부, 및 어드레스 정보 저장부가 저장한 어드레스 정보에 따른 기간 동안, 소정의 주기로 펄스를 출력하고 어드레스 신호를 생성하는 파형 성형부를 포함하는 시험 장치를 제공한다.
어드레스 정보 저장부는 어드레스 신호가 가져야 할 펄스의 개수를 나타내는 어드레스 정보를 저장하며, 제1 어드레스 생성부는 어드레스 정보 저장부로부터 수취한 어드레스 정보가 나타내는 펄스의 개수로부터 소정의 기간마다 제1의 소정값씩 감산하는 다운 카운터, 및 다운 카운터가 어드레스 정보를 수취하고나서 다운 카운터의 감산 결과가 제2의 소정값이 될 때까지의 기간과 실질적으로 동등한 펄스 폭을 갖는 펄스 신호를 출력하는 신호 출력부를 포함하며, 파형 성형부는 펄스 신호가 소정의 논리값을 나타내는 동안 소정의 주기로 펄스를 생성하는 펄스 생성부를 포함하여도 된다.
피시험 메모리는 피시험 메모리의 불량 어드레스에 리페어 데이타를 기입할 경우에 주어지는 어드레스 신호의 펄스의 개수에 의해 리페어 데이타를 기입하는 어드레스가 지정되며, 패턴 발생부는 피시험 메모리의 각각의 어드레스의 양부를 시험할 경우에 기입 데이타로서 시험 데이타를 생성하고, 피시험 메모리의 불량 어드레스를 리페어할 경우에 기입 데이타로서 리페어 데이타를 생성하며, 시험 장치는 시험 데이타를 기입해야 할 피시험 메모리의 어드레스를 순차 지정하는 어드레스 신호를 생성하는 제2 어드레스 생성부, 및 피시험 메모리의 각각의 어드레스의 양부를 시험할 경우에 제2 어드레스 생성부가 생성하는 어드레스 신호를 선택해서 피시험 메모리에 공급하며, 피시험 메모리의 불량 어드레스를 리페어할 경우에 제1 어드레스 생성부가 생성하는 어드레스 신호를 선택해서 피시험 메모리에 공급하는 어드레스 선택부를 더 포함하여도 된다.
피시험 메모리의 각각의 어드레스에 기입된 시험 데이타를 판독하고 판독한 데이타에 근거해서 각각의 어드레스의 양부를 판정하는 판정부를 더 포함하며, 어드레스 정보 저장부는 판정부에서 불량 어드레스로 판정된 어드레스를 나타내는 어드레스 정보를 저장하여도 된다.
어드레스 정보 저장부는 어드레스 신호가 가져야 할 펄스의 개수를 나타낸 2진수 데이타를 저장하며, 제1 어드레스 생성부는 2진수 데이타의 각 비트 값을 각 비트 값의 비트 위치에 따른 기간씩 지정해서 출력시키는 어드레스 포인터를 더 포함하며, 파형 성형부는 어드레스 정보 저장부가 출력하는 신호가 미리 정해진 논리값을 나타내는 동안 소정의 주기로 펄스를 출력하고 어드레스 신호를 생성하여도 된다.
어드레스 정보 저장부는 2진수 데이타의 각 비트 값을 각각 다른 어드레스에 저장하며, 어드레스 포인터는 어드레스 정보 저장부의 각각의 어드레스를 당해 어드레스가 저장한 2진수 데이타의 비트 위치에 따른 기간씩 지정하여 어드레스 정보 저장부에 각 비트 값을 출력시켜도 된다.
어드레스 포인터는, 기준 클럭을 수취하는 클럭 단자, 지정하는 어드레스 번호를 유지시키는 홀드 명령을 수취하는 홀드 단자, 및 홀드 명령을 받지 않은 것을 조건으로 해서 지정하는 어드레스 번호를 기준 클럭에 따라 순차 증가시키는 인크리먼트 명령을 수취하는 인크리먼트 단자를 포함하며, 시험 장치는, 펄스 폭이 기준 클럭의 정수배이며 또한 이전 펄스의 2배로 되는 복수의 펄스를 포함하는 펄스 열을 인크리먼트 명령으로서 어드레스 포인터에 공급하는 인크리먼트 명령 생성부, 및 인크리먼트 명령의 각 펄스와 동기한 복수의 펄스를 포함하며 각각의 펄스의 펄스 폭이 대응하는 인크리먼트 명령의 펄스의 펄스 폭보다 기준 클럭의 1주기분 작은 펄스 열을 홀드 명령으로서 어드레스 포인터에 공급하는 홀드 명령 생성부를 더 포함하여도 된다.
본 발명의 제2 형태에 따르면, 주어지는 어드레스 신호의 펄스의 개수에 의해 어드레스를 지정할 수 있는 피시험 메모리를 시험하는 시험 방법에 있어서, 피시험 메모리에 기입해야 할 기입 데이타를 생성하는 패턴 발생 단계, 기입 데이타를 기입해야 할 피시험 메모리의 어드레스를 나타내는 어드레스 정보를 저장하는 어드레스 정보 저장 단계, 및 어드레스 정보 저장 단계에서 저장한 어드레스 정보에 따른 기간 동안, 소정의 주기로 펄스를 출력하고 어드레스 신호를 생성하는 파형 성형 단계를 포함하는 시험 방법을 제공한다.
본 발명의 제3 형태에 따르면, 주어지는 어드레스 신호의 펄스의 개수에 의해 어드레스를 지정할 수 있는 피시험 메모리를 시험하는 시험 장치를 기능시키는 프로그램에 있어서, 시험 장치를, 피시험 메모리에 기입해야 할 기입 데이타를 생성하는 패턴 발생부, 기입 데이타를 기입해야 할 피시험 메모리의 어드레스를 나타내는 어드레스 정보를 저장하는 제1 어드레스 생성부, 및 제1 어드레스 생성부가 저장한 어드레스 정보에 따른 기간 동안, 소정의 주기로 펄스를 출력하고 어드레스 신호를 생성하는 파형 성형부로서 기능시키는 프로그램을 제공한다.
본 발명의 제4 형태에 따르면, 주어지는 어드레스 신호의 펄스의 개수에 의해 어드레스를 지정할 수 있는 피시험 메모리를 시험하는 시험 장치를 기능시키는 프로그램을 저장한 기록 매체에 있어서, 시험 장치를, 피시험 메모리에 기입해야 할 기입 데이타를 생성하는 패턴 발생부, 기입 데이타를 기입해야 할 피시험 메모리의 어드레스를 나타내는 어드레스 정보를 저장하는 제1 어드레스 생성부, 및 제1 어드레스 생성부가 저장한 어드레스 정보에 따른 기간 동안, 소정의 주기로 펄스를 출력하고 어드레스 신호를 생성하는 파형 성형부로서 기능시키는 프로그램을 저장한 기록 매체를 제공한다.
또한, 상기 발명의 개요는 본 발명이 필요로 하는 특징의 모두를 열거한 것이 아니며, 이들 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
도 1은 본 발명의 실시 형태에 관한 시험 장치(100)의 구성의 일례를 도시하는 도면이다.
도 2는 제1 어드레스 생성부(30)의 구성의 일례를 도시하는 도면이다.
도 3은 어드레스 정보 저장부(34)가 저장하는 어드레스 정보의 일례를 도시하는 도면이다.
도 4는 시험 장치(100)의 동작의 일례를 도시하는 타이밍 차트이다.
도 5는 제1 어드레스 생성부(30)의 구성의 다른 예를 도시하는 도면이다.
도 6은 도 5에서의 어드레스 정보 저장부(34)가 저장하는 어드레스 정보의 일례를 도시하는 도면이다.
도 7은 도 5에 나타낸 제1 어드레스 생성부(30)를 포함하는 시험 장치(100)의 동작의 일례를 도시하는 타이밍 차트이다.
도 8은 제1 어드레스 생성부(30)의 구성의 다른 예를 도시하는 도면이다.
도 9는 도 8에 나타낸 제1 어드레스 생성부(30)를 포함하는 시험 장치(100)의 동작의 일례를 도시하는 타이밍 차트이다.
도 10은 시험 장치(100)를 제어하는 컴퓨터(300)의 구성의 일례를 도시하는 도면이다.
<부호의 설명>
10 패턴 발생부, 12 테스트 보드, 14 타이밍 발생부, 16 파형 성형부, 18 어드레스 선택부, 20 판정부, 22 페일 메모리, 30 제1 어드레스 생성부, 32 어드레스 포인터, 34 어드레스 정보 저장부, 36 다운 카운터, 38 신호 출력부, 100 시험 장치, 200 피시험 메모리, 300 컴퓨터, 700 CPU, 702 ROM, 704 RAM, 706 통신 인터페이스, 710 하드 디스크 드라이브, 712 플렉시블 디스크 드라이브, 714 CD-ROM 드라이브, 720 플렉시블 디스크, 722 CD-ROM
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 따른 발명을 한정하는 것이 아니며 또한 실시 형태에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수적인 것은 아니다.
도 1은 본 발명의 실시 형태에 관한 시험 장치(100)의 구성의 일례를 도시하는 도면이다. 시험 장치(100)는 피시험 메모리(200)를 시험하는 시험 장치이며, 패턴 발생부(10) 및 테스트 보드(12)를 포함한다. 또한, 시험 장치(100)는 복수의 피시험 메모리(200)를 병렬로 시험해도 된다. 이 경우, 시험 장치(100)는 테스트 보드(12)를 피시험 메모리(200)마다 포함한다. 각각의 테스트 보드(12)는 제1 어드레스 생성부(30), 어드레스 선택부(18), 타이밍 발생부(14), 파형 성형부(16), 판정부(20), 및 페일 메모리(22)를 포함한다.
시험 장치(100)는 피시험 메모리(200)의 각 어드레스의 양부를 판정하는 동 작 모드와 피시험 메모리(200)의 불량 어드레스에 대하여 리페어 처리를 수행하는 동작 모드를 갖는다. 우선, 시험 장치(100)가 피시험 메모리(200)의 각 어드레스의 양부를 판정할 경우의 동작을 설명한다.
패턴 발생부(10)는 피시험 메모리(200)에 기입해야 할 기입 데이타를 생성한다. 예를 들면, 패턴 발생부(10)는 피시험 메모리(200)의 각 어드레스를 시험할 경우에 피시험 메모리(200)의 각 어드레스에 기입해야 할 시험 데이타를 당해 기입 데이타로서 생성한다.
이 경우, 패턴 발생부(10)는 각각의 시험 데이타를 기입해야 할 피시험 메모리(200)의 어드레스를 생성하는 제2 어드레스 생성부로서도 기능한다. 패턴 발생부(10)는 각각의 어드레스를 각각의 시험 데이타와 동기하여 생성한다. 피시험 메모리(200)의 시험을 수행할 경우, 어드레스 선택부(18)는 패턴 발생부(10)가 생성하는 어드레스를 선택해서 파형 성형부(16)에 공급한다. 또한, 파형 성형부(16)는 패턴 발생부(10)가 생성한 기입 데이타를 수취한다.
또한, 테스트 보드(12)는 피시험 메모리(200)의 각 핀마다 설치되어도 된다. 이 경우, 패턴 발생부(10)는 피시험 메모리(200)의 어드레스 핀에 대응하는 테스트 보드(12)에 어드레스 신호를 공급하며, 데이타 핀에 대응하는 테스트 보드(12)에 기입 데이타를 공급하여도 된다. 또한, 하나의 테스트 보드(12)에 어드레스 핀에 대응하는 파형 성형부(16) 및 데이타 핀에 대응하는 파형 성형부(16)가 설치되어도 된다.
데이타 핀에 대응하는 파형 성형부(16)는 수취한 기입 데이타에 기초하여 피 시험 메모리(200)에 입력하는 시험 신호를 생성한다. 예를 들면, 파형 성형부(16)는 타이밍 발생부(14)로부터 주어지는 타이밍 클럭에 따라 기입 데이타의 데이타값에 따른 전압값을 나타내는 시험 신호를 생성한다. 또한, 어드레스 핀에 대응하는 파형 성형부(16)는 수취한 어드레스 신호를 시험 신호에 동기하여 피시험 메모리(200)에 공급한다. 이에 따라, 피시험 메모리(200)의 각 어드레스에 소정의 데이타가 기입된다.
판정부(20)는 피시험 메모리(200)의 각 어드레스에 기입된 데이타를 판독하고, 판독한 데이타와 기대치 데이타를 비교함으로써 피시험 메모리(200)의 각 어드레스의 양부를 판정한다. 예를 들면, 판정부(20)는 피시험 메모리(200)로부터 판독한 데이타와 패턴 발생부(10)로부터 주어지는 기대치 데이타를 비교한다. 패턴 발생부(10)는 피시험 메모리(200)에 기입한 기입 데이타와 동일한 데이타를 기대치 데이타로서 판정부(20)에 공급하여도 된다.
페일 메모리(22)는 판정부(20)에서의 판정 결과를 피시험 메모리(200)의 어드레스마다 저장한다. 이에 따라, 피시험 메모리(200)의 어느 어드레스가 불량 어드레스인지를 해석할 수 있다.
다음에, 시험 장치(100)가 피시험 메모리(200)의 불량 어드레스의 리페어 처리를 수행할 경우의 동작을 설명한다. 이 경우, 패턴 발생부(10)는 피시험 메모리(200)의 어드레스 핀에 대응하는 테스트 보드(12)에 설치된 제1 어드레스 생성부(30)에 당해 불량 어드레스의 어드레스 정보를 공급한다. 당해 불량 어드레스의 어드레스 정보는 페일 메모리(22)가 저장한 판정 결과에 근거해서 용이하게 생성할 수 있다.
또한, 피시험 메모리(200)에서 리페어 처리를 수행하는 어드레스를 지정하는 신호를 수취하는 핀이 통상의 어드레스 핀과는 다른 특수 핀일 경우, 패턴 발생부(10)는 당해 특수 핀에 대응하는 테스트 보드(12)에 설치된 제1 어드레스 생성부(30)에 당해 불량 어드레스의 어드레스 정보를 공급하여도 된다. 또한, 패턴 발생부(10)는 피시험 메모리(200)의 데이타 핀에 대응하는 테스트 보드(12)에 불량 어드레스에 기입해야 할 데이타를 공급한다. 당해 데이타는 각각의 피시험 메모리(200)에 대하여 공통인 데이타이어도 된다.
제1 어드레스 생성부(30)는 리페어 처리를 수행하는 피시험 메모리(200)의 어드레스를 나타내는 어드레스 신호를 생성한다. 제1 어드레스 생성부(30)는 불량 어드레스의 어드레스 정보를 미리 저장하고 당해 어드레스 정보에 근거해서 어드레스 신호를 생성한다. 당해 어드레스 신호는 상술한 바와 같이 불량 어드레스의 번지수에 따른 펄스의 개수를 갖는 신호이다. 또한, 각각의 피시험 메모리(200)의 어드레스 핀 또는 특수 핀에 대응하는 테스트 보드에 설치된 제1 어드레스 생성부(30)에는 대응하는 피시험 메모리(200)의 판정 결과에 따른 어드레스 정보가 미리 주어진다.
어드레스 선택부(18)는 제1 어드레스 생성부(30)가 생성한 어드레스 신호를 선택하여 파형 성형부(16)에 공급한다. 파형 성형부(16)는 어드레스 신호를 성형하여 피시험 메모리(200)에 공급한다. 이러한 처리에 의해, 각각의 피시험 메모리(200)에 대하여 불량 어드레스를 지정하고 공통인 리페어용 데이타를 기입할 수 있다.
도 2는 제1 어드레스 생성부(30)의 구성의 일례를 도시하는 도면이다. 제1 어드레스 생성부(30)는 어드레스 포인터(32), 어드레스 정보 저장부(34), 다운 카운터(36), 및 신호 출력부(38)를 포함한다.
어드레스 정보 저장부(34)는 판정부(20)에서 불량 어드레스로 판정된 어드레스를 나타내는 어드레스 정보를 미리 저장한다. 여기서, 어드레스 정보는 당해 불량 어드레스를 지정하는 어드레스 신호가 가져야 할 펄스의 개수를 나타내는 정보이다. 예를 들면, 불량 어드레스의 번지가 32760인 경우, 어드레스 정보 저장부(34)는 32760이라고 하는 수치 데이타를 하나의 어드레스에 저장한다. 또한, 대응하는 피시험 메모리(200)가 복수의 불량 어드레스를 갖는 경우, 어드레스 정보 저장부(34)는 각각의 불량 어드레스의 어드레스 정보를 각각 다른 어드레스에 저장한다.
어드레스 포인터(32)는 패턴 발생부(10)로부터 주어지는 신호 Dx에 따라 어드레스 정보 저장부(34)에 대하여 다른 어드레스를 순차 지정한다. 이에 따라, 어드레스 정보 저장부(34)는 각각의 불량 어드레스의 어드레스 정보를 신호 Dx에 따라 순차 출력한다.
다운 카운터(36)는 어드레스 정보 저장부(34)로부터 수취하는 어드레스 정보가 나타내는 펄스의 개수로부터 소정의 기간마다 제1의 소정값씩 감산하고 감산한 결과를 출력한다. 당해 소정의 기간은 예를 들면 타이밍 발생부(14)가 출력하는 기준 클럭 CLK의 주기이어도 된다. 또한, 제1의 소정값은 예를 들면 1이어도 된 다. 어드레스 정보 저장부(34)가 출력하는 어드레스 값을 다운 카운터(36)가 취득하는 타이밍은 패턴 발생부(10)로부터 주어지는 신호 Dy에 의해 제어된다. 또한, 다운 카운터(36)가 취득한 어드레스 값의 감산 처리를 시작하는 타이밍은 패턴 발생부(10)로부터 주어지는 신호 Dx에 의해 제어된다.
예를 들면, 리페어 처리를 수행해야 할 불량 어드레스의 어드레스 값이 32760인 경우, 다운 카운터(36)는 당해 어드레스 값을 로드하여 감산 처리를 시작하고나서 기준 클럭의 주기의 32760배의 기간이 경과한 경우에 감산 결과로서 0을 출력한다.
신호 출력부(38)는 다운 카운터(36)의 감산 결과를 수취하고 감산 결과에 따른 신호를 출력한다. 본 예에서 신호 출력부(38)는 다운 카운터(36)에서 감산 처리를 시작하고나서 감산 결과가 0이 될 때까지의 기간과 실질적으로 동등한 펄스 폭을 갖는 펄스 신호를 출력한다.
불량 어드레스의 리페어 처리를 수행할 경우, 어드레스 선택부(18)는 제1 어드레스 생성부(30)가 출력하는 신호를 선택하여 파형 성형부(16)에 공급한다. 본 예에 있어서, 어드레스 선택부(18)는 패턴 발생부(10)가 생성하는 어드레스 신호와 제1 어드레스 생성부(30)가 출력하는 신호의 어느 하나를 선택하여 파형 성형부(16)에 공급한다. 어드레스 선택부(18)가 어느 신호를 선택할 지는 패턴 발생부(10)가 생성하는 신호 Dy에 의해 제어된다.
불량 어드레스의 리페어 처리를 수행할 경우, 파형 성형부(16)는 제1 어드레스 생성부(30)가 출력하는 펄스 신호를 수취하고 당해 펄스 신호가 소정의 논리값 을 나타내는 동안 소정의 주기로 펄스를 생성해서 출력한다. 여기서, 소정의 논리값은 예를 들면 논리값 1이며, 소정의 주기는 타이밍 발생부(14)가 생성하는 기준 클럭의 주기이어도 된다. 파형 성형부(16)는 예를 들면 당해 펄스 신호와 기준 클럭의 논리합을 출력하여도 된다.
이러한 구성에 의해, 어드레스 정보 저장부(34)가 저장한 어드레스 정보에 따른 펄스의 개수를 갖는 어드레스 신호를 생성할 수 있다. 또한, 어드레스 정보 저장부(34)는 하나의 불량 어드레스의 어드레스 정보를 하나의 어드레스에 저장하므로, 메모리 용량을 축소할 수 있다.
도 3은 어드레스 정보 저장부(34)가 저장하는 어드레스 정보의 일례를 도시하는 도면이다. 상술한 바와 같이, 어드레스 정보 저장부(34)는 각각의 어드레스에 하나의 불량 어드레스의 어드레스 정보를 저장한다. 당해 어드레스 정보는 불량 어드레스의 어드레스 값이다. 그리고, 다운 카운터(36)에 의해 당해 어드레스 값에 따른 기간을 측정하고, 신호 출력부(38)에서 당해 기간과 실질적으로 동등한 펄스 폭을 갖는 펄스 신호를 생성한다. 그리고, 파형 성형부(16)에서 예를 들면 당해 펄스 신호와 기준 클럭의 논리합을 출력함으로써 불량 어드레스의 어드레스 값에 따른 펄스의 개수를 갖는 어드레스 신호를 생성할 수 있다.
도 4는 시험 장치(100)의 동작의 일례를 도시하는 타이밍 차트이다. 본 예에서는 피시험 메모리(200)의 3번지의 어드레스를 리페어하는 경우, 당해 어드레스를 지정하는 어드레스 신호를 생성하는 동작을 설명한다.
타이밍 발생부(14)는 소정의 주기의 기준 클럭 CLK를 생성한다. 어드레스 포인터(32)는 어드레스 정보 저장부(34)에 대하여 지정해야 할 어드레스로서 n번지를 유지하고 있다. 어드레스 포인터(32)는 패턴 발생부(10)로부터 수취하는 신호 Dx에 따라 보유하고 있는 어드레스의 번지를 어드레스 정보 저장부(34)에 대하여 지정하고, 유지하고 있는 번지에 1을 더해서 새롭게 유지한다. 본 예에 있어서, 어드레스 정보 저장부(34)가 n번지의 어드레스에 저장하고 있는 어드레스 정보는 "3"이다.
어드레스 정보 저장부(34)는 어드레스 포인터(32)가 지정하는 어드레스에 저장한 데이타를 출력한다. 본 예에 있어서, 어드레스 정보 저장부(34)는 n번지의 어드레스에 저장한 데이타 "3"을 출력한다.
다운 카운터(36)는 패턴 발생부(10)로부터 주어지는 신호 Dy에 따라 어드레스 정보 저장부(34)가 출력하는 데이타를 취득한다. 또한, 다운 카운터(36)는 취득한 데이타에 대하여 기준 클럭 CLK의 1주기마다 1을 감산한다. 감산한 결과가 0이 되었을 경우, 다운 카운터(36)는 어드레스 정보 저장부(34)로부터 새롭게 데이타를 취득할 때까지 0을 출력한다.
신호 출력부(38)는 다운 카운터(36)가 감산 처리를 시작하고나서 감산한 결과가 0이 될 때까지의 기간과 실질적으로 동등한 펄스 폭을 갖는 펄스 신호를 출력한다. 신호 출력부(38)는 신호 Dy를 수취하고 신호 Dy에 기초하여 다운 카운터(36)가 감산 처리를 시작한 타이밍을 검출하여도 된다. 본 예에 있어서, 신호 출력부(38)는 기준 클럭 CLK의 3주기와 실질적으로 동등한 펄스 폭의 펄스 신호를 출력한다.
파형 성형부(16)는 신호 출력부(38)로부터 수취한 펄스 신호가 논리값 1을 나타내는 동안 기준 클럭 CLK와 실질적으로 동등한 주기로 펄스를 출력한다. 본 예에서는 펄스 신호는 기준 클럭 CLK의 3주기의 펄스 폭을 가지므로, 파형 성형부(16)는 3개의 펄스를 어드레스 신호로서 출력한다. 이러한 동작에 의해, 소망의 펄스의 개수를 갖는 어드레스 신호를 생성할 수 있다.
도 5는 제1 어드레스 생성부(30)의 구성의 다른 예를 도시하는 도면이다. 본 예에서의 제1 어드레스 생성부(30)는 어드레스 포인터(32) 및 어드레스 정보 저장부(34)를 포함한다. 어드레스 정보 저장부(34)는 불량 어드레스를 지정하는 어드레스 신호가 가져야 할 펄스의 개수를 나타낸 2진수 데이타를 저장한다.
어드레스 포인터(32)는 2진수 데이타의 각 비트 값을 각 비트 값의 비트 위치에 따른 기간씩 지정해서 출력시킨다. 예를 들면, 어드레스 정보 저장부(34)는 2진수 데이타의 각 비트 값을 각각 다른 어드레스에 저장하며, 어드레스 포인터(32)는 어드레스 정보 저장부(34)의 각각의 어드레스를 당해 어드레스가 저장한 2진수 데이타의 비트 위치에 따른 기간씩 지정하여 각 비트 값을 각각의 기간씩 출력시킨다.
파형 성형부(16)는 어드레스 정보 저장부(34)가 출력하는 신호가 미리 정해진 논리값을 나타내는 동안 소정의 주기로 펄스를 출력하여 어드레스 신호를 생성한다. 여기서, 미리 정해진 논리값은 예를 들면 논리값 1이며, 소정의 주기는 타이밍 발생부(14)가 생성하는 기준 클럭의 주기이어도 된다.
도 6은 도 5에서의 어드레스 정보 저장부(34)가 저장하는 어드레스 정보의 일례를 도시하는 도면이다. 본 예에 있어서, 어드레스 정보 저장부(34)는 어드레스 정보의 2진수 데이타의 각 비트 값을 각각 다른 어드레스에 저장한다. 이 경우, 어드레스 정보 저장부(34)는 각각 소정의 어드레스 개수를 갖는 복수의 블록으로 분할되며 각각의 블록에 어드레스 정보를 하나씩 저장한다.
본 예에서는 어드레스 정보 저장부(34)는 5 어드레스마다 블록으로 분할된다. 이 경우, 어드레스 정보 저장부(34)는 2^5 - 1까지의 어드레스 값을 나타내는 어드레스 정보를 각각의 블록에 저장할 수 있다. 각각의 블록에 포함되는 어드레스 개수는 피시험 메모리(200)의 어드레스의 최대치를 저장할 수 있는 어드레스 개수인 것이 바람직하다.
상술한 바와 같이, 어드레스 포인터(32)는 어드레스 정보 저장부(34)의 각각의 어드레스를 당해 어드레스가 저장한 2진수 데이타의 비트 위치에 따른 기간씩 지정한다. 예를 들면, 당해 어드레스가 2의 m승의 비트 위치에 대응하는 비트 값을 저장할 경우, 어드레스 포인터(32)는 당해 어드레스를 기준 클럭의 주기의 2의 m승배의 기간 지정한다.
도 7은 도 5에 나타낸 제1 어드레스 생성부(30)를 포함하는 시험 장치(100)의 동작의 일례를 도시하는 타이밍 차트이다. 본 예에서는 피시험 메모리(200)의 13번지의 어드레스를 리페어하는 경우, 당해 어드레스를 지정하는 어드레스 신호를 생성하는 동작을 설명한다. 이 경우, 어드레스 정보의 2진수 데이타는 “10110”이다.
타이밍 발생부(14)는 소정의 주기의 기준 클럭 CLK를 생성한다. 초기 상태 에서 어드레스 포인터(32)는 어드레스 정보 저장부(34)에 대하여 지정해야 할 어드레스로서 0번지를 유지하고 있다. 어드레스 포인터(32)는 패턴 발생부(10)로부터 수취하는 신호 Dx에 따라 보유하고 있는 어드레스의 번지를 어드레스 정보 저장부(34)에 대하여 지정하고 보유하고 있는 번지에 1을 더해서 새롭게 보유한다.
여기서, 패턴 발생부(10)는 도 7에 나타내는 바와 같이 펄스 주기를 2배씩 증가시킨 신호 Dx를 생성한다. 예를 들면, 패턴 발생부(10)는 펄스 주기가 기준 클럭의 주기의 2^0배, 2^1배, 2^2배, …로 되는 신호 Dx를 생성한다. 또한, 패턴 발생부(10)는 리페어 처리를 수행하는 동안 어드레스 선택부(18)에 제1 어드레스 생성부(30)가 생성한 어드레스를 선택하게 하는 신호 Dy를 공급한다.
어드레스 포인터(32)는 신호 Dx의 펄스에 따라 어드레스 정보 저장부(34)에 대하여 지정하는 어드레스의 번지를 하나씩 증가시킨다. 또한, 신호 Dx의 펄스 주기가 2배씩 증가하므로, 어드레스 포인터(32)가 각각의 어드레스를 지정하는 기간은 어드레스의 번지가 1 증가할 때마다 2배로 된다.
어드레스 정보 저장부(34)는 지정된 어드레스에 저장한 데이타를 당해 어드레스가 지정되는 기간 동안 출력한다. 이러한 제어에 의해, 어드레스 정보 저장부(34)는 각각의 어드레스에 저장한 어드레스 정보의 2진수의 데이타값을 각각의 데이타값의 비트 위치에 따라 가중치가 부가된 기간 동안 출력한다.
파형 성형부(16)는 어드레스 정보 저장부(34)가 출력하는 데이타가 논리값 1을 나타내는 동안 기준 클럭 CLK와 실질적으로 동등한 주기로 펄스를 출력한다. 본 예에서는 어드레스 정보 저장부(34)가 출력하는 데이타가 논리값 1을 나타내는 기간의 합은 기준 클럭 CLK의 주기의 13배가 되므로, 파형 성형부(16)는 13개의 펄스를 어드레스 신호로서 출력한다. 이러한 동작에 의해, 소망의 펄스의 개수를 갖는 어드레스 신호를 생성할 수 있다.
또한, 본 예에서는 어드레스 정보 저장부(34)는 각 어드레스에 1비트의 데이타를 저장한다. 이 때문에, 종래의 시험 장치에서 개별 메모리를 이용하여 리페어용의 어드레스 신호를 생성할 수 있다. 또한, 다운 카운터 등을 이용하지 않고 어드레스 신호를 생성할 수 있다. 이 때문에, 종래의 시험 장치의 구성을 이용하여 용이하게 리페어용의 어드레스 신호를 생성할 수 있다.
도 8은 제1 어드레스 생성부(30)의 구성의 다른 예를 도시하는 도면이다. 본 예에서 제1 어드레스 생성부(30)를 이용할 경우에도 어드레스 선택부(18) 및 파형 성형부(16)의 동작은 도 6 및 도 7에서 설명한 어드레스 선택부(18) 및 파형 성형부(16)와 동일하다. 또한, 어드레스 정보 저장부(34)는 도 6과 관련하여 설명한 어드레스 정보 저장부(34)와 동일하다.
본 예에서의 제1 어드레스 생성부(30)는 어드레스 포인터(32) 및 어드레스 정보 저장부(34)를 포함한다. 어드레스 포인터(32)는 클럭 단자(CLK), 홀드 단자(HOLD), 및 인크리먼트 단자(INC)를 포함한다.
클럭 단자는 타이밍 발생부(14)가 생성하는 기준 클럭을 수취한다. 홀드 단자는 패턴 발생부(10)로부터 홀드 명령(신호 Dy)을 수취한다. 어드레스 포인터(32)는 당해 홀드 명령을 수취했을 경우, 어드레스 정보 저장부(34)에 대하여 지정하는 어드레스 번호를 변화시키지 않고 유지한다.
인크리먼트 단자는 패턴 발생부(10)로부터 인크리먼트 명령(신호 Dx)을 수취한다. 어드레스 포인터(32)는 당해 인크리먼트 명령을 수취했을 경우, 홀드 명령을 받지 않은 것을 조건으로 해서 어드레스 정보 저장부(34)에 대하여 지정하는 어드레스 번호를 기준 클럭에 따라 순차 증가시킨다.
리페어 처리를 수행할 경우, 패턴 발생부(10)는 펄스 폭이 기준 클럭의 정수배 이며 또한 펄스 폭이 이전 펄스의 2배로 되는 복수의 펄스를 포함하는 펄스 열을 인크리먼트 명령으로서 어드레스 포인터(32)에 공급하는 인크리먼트 명령 생성부로서 기능한다. 또한, 패턴 발생부(10)는 인크리먼트 명령의 각 펄스와 동기한 복수의 펄스를 포함하며, 각각의 펄스의 펄스 폭이 대응하는 인크리먼트 명령의 펄스의 펄스 폭보다 기준 클럭의 1주기분 작은 펄스 열을 홀드 명령으로서 어드레스 포인터(32)에 공급하는 홀드 명령 생성부로서 기능한다.
이러한 구성에 의해서도, 도 5와 관련하여 설명한 제1 어드레스 생성부(30)와 같은 신호를 출력할 수 있다. 즉, 어드레스 정보 저장부(34)가 저장한 어드레스 정보에 따른 기간 동안 논리값 1을 나타내는 신호를 파형 성형부(16)에 공급할 수 있다.
도 9는 도 8에 나타낸 제1 어드레스 생성부(30)를 포함하는 시험 장치(100)의 동작의 일례를 도시하는 타이밍 차트이다. 상술한 바와 같이, 인크리먼트 명령(Dx)은 펄스 폭이 이전 펄스의 펄스 폭에 대하여 2배로 되는 펄스 열이다. 이 때문에, 각각의 펄스에 따라 어드레스 정보 저장부(34)에 대하여 지정하는 어드레스를 증분하며 또한 각각의 펄스가 논리값 1을 나타내는 동안 대응하는 데이타값을 출력함으로써 어드레스 정보에 따른 기간 동안 논리값 1을 나타내는 신호를 생성할 수 있다.
본 예에서는 홀드 명령(Dy)으로서 인크리먼트 명령의 각 펄스와 동기한 복수의 펄스를 포함하며, 각각의 펄스의 펄스 폭이 대응하는 인크리먼트 명령의 펄스의 펄스 폭보다 기준 클럭의 1주기분 작은 펄스 열을 생성한다. 이에 따라, 인크리먼트 명령이 논리값 1을 나타내며 또한 홀드 명령이 논리값 0을 나타내는 타이밍에서 어드레스 포인터(32)가 출력하는 어드레스 값이 증가한다. 또한, 어드레스 포인터(32)는 인크리먼트 명령이 논리값 1을 나타내는 동안 어드레스 정보 저장부(34)에 대하여 지정하는 어드레스 값을 유지하고 어드레스 정보 저장부(34)에 데이타를 출력시킨다.
이러한 제어에 의해, 도 5와 관련하여 설명한 시험 장치(100)와 마찬가지로 어드레스 정보 저장부(34)의 각 어드레스에 1비트의 데이타를 저장하여 소망의 펄스의 개수를 갖는 어드레스 신호를 생성할 수 있다. 이 때문에, 종래의 시험 장치의 개별 메모리를 이용하여 리페어용의 어드레스 신호를 생성할 수 있다. 또한, 다운 카운터 등을 이용하지 않고 어드레스 신호를 생성할 수 있다. 이 때문에, 종래의 시험 장치의 구성을 이용하여 용이하게 리페어용의 어드레스 신호를 생성할 수 있다.
도 10은 시험 장치(100)를 제어하는 컴퓨터(300)의 구성의 일례를 도시한다. 본 예에 있어서, 컴퓨터(300)는 시험 장치(100)를 도 1 내지 도 9에서 설명한 시험 장치(100)로서 기능시키는 프로그램을 저장한다. 또한, 컴퓨터(300)는 시험 장 치(100)로서 기능해도 된다.
컴퓨터(300)는 CPU(700), ROM(702), RAM(704), 통신 인터페이스(706), 하드 디스크 드라이브(710), 플렉시블 디스크 드라이브(712), 및 CD-ROM 드라이브(714)를 포함한다. CPU(700)는 ROM(702), RAM(704), 하드 디스크 드라이브(710), 플렉시블 디스크(720), 및/또는 CD-ROM(722)에 저장된 프로그램에 근거해서 동작한다.
예를 들면, 시험 장치(100)를 기능시키는 프로그램은 시험 장치(100)를 도 1과 관련하여 설명한 패턴 발생부(10) 및 테스트 보드(12)로서 기능시킨다. 또한 당해 프로그램은 테스트 보드(12)를 도 1과 관련하여 설명한 타이밍 발생부(14), 파형 성형부(16), 어드레스 선택부(18), 판정부(20), 페일 메모리(22), 및 제1 어드레스 생성부(30)로서 기능시킨다.
통신 인터페이스(706)는 시험 장치(100)의 각 구성 요소와 통신하여, 각각의 상태 등에 관한 정보를 수신하며 또한 각각을 제어하는 제어 신호를 송신한다. 저장 장치의 일례로서의 하드 디스크 드라이브(710), ROM(702), 또는 RAM(704)은 설정 정보 및 CPU(700)를 동작시키기 위한 프로그램, 시험 장치(100)를 기능시키는 프로그램 등을 저장한다. 또한, 당해 프로그램은 플렉시블 디스크(720), CD-ROM(722) 등의 기록 매체에 저장되어 있어도 된다.
플렉시블 디스크 드라이브(712)는 플렉시블 디스크(720)가 프로그램을 저장하고 있을 경우, 플렉시블 디스크(720)로부터 프로그램을 읽어내어 CPU(700)에 제공한다. CD-ROM 드라이브(714)는 CD-ROM(722)이 프로그램을 저장하고 있을 경우, CD-ROM(722)으로부터 프로그램을 읽어내어 CPU(700)에 제공한다.
또한, 프로그램은 기록 매체로부터 직접 RAM에 판독되어 실행되어도 일단 하드 디스크 드라이브(710)에 인스톨된 후에 RAM(704)에 판독되어 실행되어도 된다. 더욱이, 상기 프로그램은 단일 기록 매체에 저장되어도 복수의 기록 매체에 저장되어도 된다. 또한, 기록 매체에 저장되는 프로그램은 오퍼레이팅 시스템과의 공동에 의해 각각의 기능을 제공해도 된다. 예를 들면, 프로그램은 기능의 일부 또는 전부를 수행하는 것을 오퍼레이팅 시스템에 의뢰하고, 오퍼레이팅 시스템으로부터의 응답에 근거해서 기능을 제공하는 것이어도 된다.
프로그램을 저장하는 기록 매체로서는, 플렉시블 디스크, CD-ROM 이외에도, DVD, PD 등의 광학 기록 매체, MD 등의 광자기 기록 매체, 테이프 매체, 자기 기록 매체, IC 카드나 소형 카드 등의 반도체 메모리 등을 이용할 수 있다. 또, 전용 통신 네트워크나 인터넷에 접속된 서버 시스템에 설치한 하드 디스크 또는 RAM 등의 저장 장치를 기록 매체로서 사용해도 된다.
이상, 본 발명을 실시 형태를 이용해서 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 추가할 수 있다는 것이 당업자에게 명확하다. 이와 같은 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이 청구의 범위의 기재로부터 명확하다.

Claims (10)

  1. 주어지는 어드레스 신호의 펄스의 개수에 의해 어드레스를 지정할 수 있는 피시험 메모리를 시험하는 시험 장치에 있어서,
    상기 피시험 메모리에 기입해야 할 기입 데이타를 생성하는 패턴 발생부,
    상기 기입 데이타를 기입해야 할 상기 피시험 메모리의 어드레스를 나타내는 어드레스 정보를 저장하는 제1 어드레스 생성부, 및
    상기 제1 어드레스 생성부가 저장한 상기 어드레스 정보에 따른 기간 동안, 소정의 주기로 펄스를 출력하고 상기 어드레스 신호를 생성하는 파형 성형부
    를 포함하는 시험 장치.
  2. 제1항에 있어서,
    상기 제1 어드레스 생성부는,
    상기 어드레스 신호가 가져야 할 펄스의 개수를 나타내는 상기 어드레스 정보를 저장하는 어드레스 정보 저장부,
    상기 어드레스 정보 저장부로부터 수취한 상기 어드레스 정보가 나타내는 상기 펄스의 개수로부터 소정의 기간마다 제1의 소정값씩 감산하는 다운 카운터, 및
    상기 다운 카운터가 상기 어드레스 정보를 수취하고나서 상기 다운 카운터의 감산 결과가 제2의 소정값이 될 때까지의 기간과 실질적으로 동등한 펄스 폭을 갖는 펄스 신호를 출력하는 신호 출력부
    를 포함하며,
    상기 파형 성형부는 상기 펄스 신호가 소정의 논리값을 나타내는 동안 상기 소정의 주기로 상기 펄스를 생성하는 펄스 생성부를 포함하는 시험 장치.
  3. 제1항에 있어서,
    상기 피시험 메모리는 상기 피시험 메모리의 불량 어드레스에 리페어 데이타를 기입할 경우, 주어지는 어드레스 신호의 펄스의 개수에 의해 상기 리페어 데이타를 기입하는 상기 어드레스가 지정되며,
    상기 패턴 발생부는 상기 피시험 메모리의 각각의 상기 어드레스의 양부를 시험할 경우에 상기 기입 데이타로서 시험 데이타를 생성하고, 상기 피시험 메모리의 상기 불량 어드레스를 리페어할 경우에 상기 기입 데이타로서 상기 리페어 데이타를 생성하며,
    상기 시험 장치는,
    상기 시험 데이타를 기입해야 할 상기 피시험 메모리의 상기 어드레스를 순차 지정하는 상기 어드레스 신호를 생성하는 제2 어드레스 생성부, 및
    상기 피시험 메모리의 각각의 상기 어드레스의 양부를 시험할 경우에 상기 제2 어드레스 생성부가 생성하는 상기 어드레스 신호를 선택해서 상기 피시험 메모리에 공급하고, 상기 피시험 메모리의 상기 불량 어드레스를 리페어할 경우에 상기 제1 어드레스 생성부가 생성하는 상기 어드레스 신호를 선택해서 상기 피시험 메모리에 공급하는 어드레스 선택부
    을 더 포함하는 시험 장치.
  4. 제3항에 있어서,
    상기 피시험 메모리의 각각의 상기 어드레스에 기입된 상기 시험 데이타를 판독하고 판독한 데이타에 근거해서 각각의 상기 어드레스의 양부를 판정하는 판정부를 더 포함하며,
    상기 어드레스 정보 저장부는 상기 판정부에서 상기 불량 어드레스로 판정된 상기 어드레스를 나타내는 상기 어드레스 정보를 저장하는 시험 장치.
  5. 제1항에 있어서,
    상기 제1 어드레스 생성부는,
    상기 어드레스 신호가 가져야 할 펄스의 개수를 나타낸 2진수 데이타를 저장하는 어드레스 정보 저장부, 및
    상기 2진수 데이타의 각 비트 값을 각 비트 값의 비트 위치에 따른 기간씩 지정해서 출력시키는 어드레스 포인터를 포함하며,
    상기 파형 성형부는 상기 어드레스 정보 저장부가 출력하는 신호가 미리 정해진 논리값을 나타내는 동안 상기 소정의 주기로 펄스를 출력하고 상기 어드레스 신호를 생성하는 시험 장치.
  6. 제5항에 있어서,
    상기 어드레스 정보 저장부는 상기 2진수 데이타의 각 비트 값을 각각 다른 어드레스에 저장하며,
    상기 어드레스 포인터는 상기 어드레스 정보 저장부의 각각의 어드레스를 당해 어드레스가 저장한 상기 2진수 데이타의 비트 위치에 따른 기간씩 지정하여 상기 어드레스 정보 저장부에 상기 각 비트 값을 출력시키는 시험 장치.
  7. 제6항에 있어서,
    상기 어드레스 포인터는,
    기준 클럭을 수취하는 클럭 단자,
    지정하는 어드레스 번호를 유지시키는 홀드 명령을 수취하는 홀드 단자, 및
    상기 홀드 명령을 받지 않은 것을 조건으로 해서 지정하는 어드레스 번호를 상기 기준 클럭에 따라 순차 증가시키는 인크리먼트 명령을 수취하는 인크리먼트 단자
    를 포함하며,
    상기 시험 장치는,
    펄스 폭이 상기 기준 클럭의 정수배이며 또한 이전 펄스의 2배로 되는 복수의 펄스를 포함하는 펄스 열을 상기 인크리먼트 명령으로서 상기 어드레스 포인터에 공급하는 인크리먼트 명령 생성부, 및
    상기 인크리먼트 명령의 각 펄스와 동기한 복수의 펄스를 포함하며, 각각의 상기 펄스의 펄스 폭이 대응하는 상기 인크리먼트 명령의 펄스의 펄스 폭보다 상기 기준 클럭의 1주기분 작은 펄스 열을 상기 홀드 명령으로서 상기 어드레스 포인터에 공급하는 홀드 명령 생성부
    를 더 포함하는 시험 장치.
  8. 주어지는 어드레스 신호의 펄스의 개수에 의해 어드레스를 지정할 수 있는 피시험 메모리를 시험하는 시험 방법에 있어서,
    상기 피시험 메모리에 기입해야 할 기입 데이타를 생성하는 패턴 발생 단계,
    상기 기입 데이타를 기입해야 할 상기 피시험 메모리의 어드레스를 나타내는 어드레스 정보를 저장하는 어드레스 정보 저장 단계, 및
    상기 어드레스 정보 저장 단계에서 저장한 상기 어드레스 정보에 따른 기간 동안, 소정의 주기로 펄스를 출력하고 상기 어드레스 신호를 생성하는 파형 성형 단계
    를 포함하는 시험 방법.
  9. 주어지는 어드레스 신호의 펄스의 개수에 의해 어드레스를 지정할 수 있는 피시험 메모리를 시험하는 시험 장치를 기능시키는 프로그램에 있어서,
    상기 시험 장치를,
    상기 피시험 메모리에 기입해야 할 기입 데이타를 생성하는 패턴 발생부,
    상기 기입 데이타를 기입해야 할 상기 피시험 메모리의 어드레스를 나타내는 어드레스 정보를 저장하는 제1 어드레스 생성부, 및
    상기 제1 어드레스 생성부가 저장한 상기 어드레스 정보에 따른 기간 동안, 소정의 주기로 펄스를 출력하고 상기 어드레스 신호를 생성하는 파형 성형부
    로서 기능시키는 프로그램.
  10. 주어지는 어드레스 신호의 펄스의 개수에 의해 어드레스를 지정할 수 있는 피시험 메모리를 시험하는 시험 장치를 기능시키는 프로그램을 저장한 기록 매체에 있어서,
    상기 시험 장치를,
    상기 피시험 메모리에 기입해야 할 기입 데이타를 생성하는 패턴 발생부,
    상기 기입 데이타를 기입해야 할 상기 피시험 메모리의 어드레스를 나타내는 어드레스 정보를 저장하는 제1 어드레스 생성부, 및
    상기 제1 어드레스 생성부가 저장한 상기 어드레스 정보에 따른 기간 동안, 소정의 주기로 펄스를 출력하고 상기 어드레스 신호를 생성하는 파형 성형부
    로서 기능시키는 상기 프로그램을 저장한 기록 매체.
KR1020087008469A 2005-09-14 2006-08-24 시험 장치, 시험 방법, 프로그램, 및 기록 매체 KR100939199B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00267668 2005-09-14
JP2005267668A JP4463173B2 (ja) 2005-09-14 2005-09-14 試験装置、試験方法、プログラム、及び記録媒体

Publications (2)

Publication Number Publication Date
KR20080049815A true KR20080049815A (ko) 2008-06-04
KR100939199B1 KR100939199B1 (ko) 2010-01-28

Family

ID=37864790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087008469A KR100939199B1 (ko) 2005-09-14 2006-08-24 시험 장치, 시험 방법, 프로그램, 및 기록 매체

Country Status (6)

Country Link
US (1) US7730371B2 (ko)
JP (1) JP4463173B2 (ko)
KR (1) KR100939199B1 (ko)
DE (1) DE112006002481T5 (ko)
TW (1) TWI301983B (ko)
WO (1) WO2007032192A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4889357B2 (ja) 2006-04-14 2012-03-07 株式会社アドバンテスト 試験装置、プログラムおよび試験方法
KR102252687B1 (ko) 2014-08-18 2021-05-18 삼성전자주식회사 복수의 테스트 유닛들을 동시에 단락 테스트하는 테스트 시스템 및 복수의 테스트 유닛들을 동시에 개방 테스트하는 테스트 시스템
CN106841929B (zh) * 2017-03-29 2023-04-25 烟台中正新技术有限公司 一种基于tdr的抗干扰电缆故障测试系统及测试方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62140299A (ja) * 1985-12-13 1987-06-23 Advantest Corp パタ−ン発生装置
JP2719684B2 (ja) * 1988-05-23 1998-02-25 株式会社アドバンテスト 遅延発生装置
JP3636506B2 (ja) * 1995-06-19 2005-04-06 株式会社アドバンテスト 半導体試験装置
JPH09288153A (ja) * 1996-04-19 1997-11-04 Advantest Corp 半導体試験装置
JP3545535B2 (ja) * 1996-05-29 2004-07-21 株式会社アドバンテスト 半導体メモリ試験方法および装置
JP3608694B2 (ja) * 1996-09-18 2005-01-12 株式会社アドバンテスト メモリ試験装置
JP2000011693A (ja) * 1998-06-26 2000-01-14 Advantest Corp データ転送装置、メモリデバイス試験装置、データ転送方法及びメモリデバイス試験方法
US6425095B1 (en) * 1998-08-14 2002-07-23 Advantest Corporation Memory testing apparatus
JP4102493B2 (ja) * 1998-10-21 2008-06-18 株式会社アドバンテスト 半導体試験装置
JP4234863B2 (ja) * 1998-12-11 2009-03-04 株式会社アドバンテスト フェイル情報取り込み装置、半導体メモリ試験装置及び半導体メモリ解析方法
JP2000195295A (ja) * 1998-12-24 2000-07-14 Advantest Corp メモリデバイス試験装置
JP2000311500A (ja) 1999-04-27 2000-11-07 Toshiba Microelectronics Corp 半導体記憶装置
JP4181694B2 (ja) * 1999-07-07 2008-11-19 株式会社アドバンテスト メモリ試験装置
JP4366001B2 (ja) * 2000-08-11 2009-11-18 株式会社アドバンテスト 半導体メモリ試験方法・半導体メモリ試験装置
JP2002093193A (ja) * 2000-09-13 2002-03-29 Advantest Corp メモリ試験方法・メモリ試験装置
TW533422B (en) * 2000-11-28 2003-05-21 Advantest Corp Fail analysis device
US6880117B2 (en) * 2002-06-14 2005-04-12 Macronix International Co., Ltd. Memory device test system and method
JP4721707B2 (ja) * 2002-12-13 2011-07-13 株式会社アドバンテスト タイミング発生回路とこのタイミング発生回路を備えた半導体試験装置
JP4119789B2 (ja) * 2003-05-23 2008-07-16 横河電機株式会社 メモリ試験装置及びメモリ試験方法
JP4308637B2 (ja) 2003-12-17 2009-08-05 株式会社日立製作所 半導体試験装置
JP2005267668A (ja) 2004-03-16 2005-09-29 Ricoh Co Ltd 光記録媒体及びその製造方法

Also Published As

Publication number Publication date
JP2007080396A (ja) 2007-03-29
DE112006002481T5 (de) 2008-07-10
WO2007032192A1 (ja) 2007-03-22
US20090077435A1 (en) 2009-03-19
TW200729223A (en) 2007-08-01
JP4463173B2 (ja) 2010-05-12
KR100939199B1 (ko) 2010-01-28
TWI301983B (en) 2008-10-11
US7730371B2 (en) 2010-06-01

Similar Documents

Publication Publication Date Title
US5896398A (en) Flash memory test system
US4555663A (en) Test pattern generating apparatus
US7661043B2 (en) Test apparatus, and method of manufacturing semiconductor memory
US7010732B2 (en) Built-in test support for an integrated circuit
WO1998016933A1 (fr) Verificateur de memoire et procede de commutation dudit verificateur d&#39;un mode de verification ram a un mode de verification rom
JP3871384B2 (ja) 半導体メモリ試験装置用不良解析メモリ
US6119257A (en) Semiconductor device testing apparatus capable of high speed test operation
KR100939199B1 (ko) 시험 장치, 시험 방법, 프로그램, 및 기록 매체
US6049900A (en) Automatic parallel electronic component testing method and equipment
KR19980032494A (ko) 메모리 시험장치
US20060168498A1 (en) Test apparatus and program for testing a dut
US6006350A (en) Semiconductor device testing apparatus and method for testing memory and logic sections of a semiconductor device
KR20070088718A (ko) 시험 장치, 및 시험 방법
JP2006012253A (ja) 試験装置及び試験方法
JP4874391B2 (ja) 試験装置
KR20100049646A (ko) 시험 장치 및 시험 방법
KR20060020689A (ko) 시험 장치
JP2000137996A (ja) メモリｉｃテストシステム
JP2005259265A (ja) 試験装置及び試験方法
JPH10253707A (ja) 集積回路試験装置
JP2002050193A (ja) メモリ試験方法・メモリ試験装置
KR20050001554A (ko) 시험장치 및 시험방법
JP2004212300A (ja) 試験装置
JP2003004810A (ja) 半導体デバイス試験装置
JP4679428B2 (ja) 試験装置および試験方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130111

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140107

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150105

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20161226

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20171226

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 10