JP4939427B2 - 試験装置及び電子デバイス - Google Patents

Description

本発明は、試験装置及び電子デバイスに関する。特に本発明は、被試験メモリを試験する試験装置、及び試験回路を内蔵する電子デバイスに関する。

従来、半導体メモリ等の被試験メモリの試験として、被試験メモリの各メモリセルに所定の論理値を書き込み、書き込んだ論理値を読み出して期待値と比較することにより、各メモリセルの良否を判定する試験が知られている。メモリセルの良否情報は、試験装置のフェイルメモリに格納される。

フェイルメモリは、被試験メモリの複数のメモリセルと一対一に対応する複数のメモリセルを有しており、被試験メモリの各メモリセルの良否情報を、対応するメモリセルに記憶する（例えば、特許文献１及び２参照）。この場合、フェイルメモリに対する良否情報の書き込みは、リードモディファイライト動作により行われる。
特開２００５−２５９２６５号公報 特開２００５−２５９２６６号公報

近年、半導体メモリの容量の飛躍的な増大に伴い、試験時間が増大している。このため、試験時間を短縮することが好ましい。しかし従来の試験では、各メモリセルがパス及びフェイルのいずれの場合であっても、対応するフェイルメモリのメモリセルに対して当該試験における良否情報をリードモディファイライト動作で書き込んでいる。このため、半導体メモリの容量の増大に比例して、フェイルメモリへの良否情報の書き込みが増大してしまう。

そこで本発明の一つの側面においては、上記の課題を解決することのできる試験装置及び電子デバイスを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験メモリを試験する試験装置であって、被試験メモリからデータを読み出す読出アドレスと、被試験メモリの読出アドレスから読み出される読出データの期待値とを発生するパターン発生器と、被試験メモリの読出アドレスから読み出された読出データと期待値とを比較し、読出データのビット毎の良否を示すフェイルデータを出力する論理比較器と、読出データと期待値とが不一致である場合に、読出アドレスおよびフェイルデータの組を記憶する第１フェイルメモリと、被試験メモリの各アドレスに対応して、当該アドレスについてのフェイルデータを記憶する第２フェイルメモリと、第１フェイルメモリから読出アドレスおよびフェイルデータの組を読み出し、読み出した読出アドレスに対応して第２フェイルメモリに記憶されたフェイルデータを、読み出したフェイルデータによりリードモディファイライト動作により更新する更新部とを備え、更新部が、複数の読出アドレスについて対応する読出データおよび期待値の比較を行って不一致の場合に読出アドレスおよびフェイルデータの組を第１フェイルメモリに格納する試験の終了後に、試験中に第１フェイルメモリに格納された少なくとも１つの読出アドレスおよびフェイルデータの組を順次読み出して、少なくとも１つの読出アドレスに対応して第２フェイルメモリに記憶されたフェイルデータを更新する試験装置を提供する。

本発明の第２の形態においては、デバイスの実動作時にデバイスに入力される信号に応じて動作するメモリ回路と、メモリ回路を試験する試験回路とを備え、試験回路は、メモリ回路からデータを読み出す読出アドレスと、メモリ回路の読出アドレスから読み出される読出データの期待値とを発生するパターン発生器と、メモリ回路の読出アドレスから読み出された読出データと期待値とを比較し、読出データのビット毎の良否を示すフェイルデータを出力する論理比較器と、読出データと期待値とが不一致である場合に、読出アドレスおよびフェイルデータの組を記憶する第１フェイルメモリと、メモリ回路の各アドレスに対応して、当該アドレスについてのフェイルデータを記憶する第２フェイルメモリと、第１フェイルメモリから読出アドレスおよびフェイルデータの組を読み出し、読み出した読出アドレスに対応して第２フェイルメモリに記憶されたフェイルデータを、読み出したフェイルデータによりリードモディファイライト動作により更新する更新部とを有し、更新部が、複数の読出アドレスについて対応する読出データおよび期待値の比較を行って不一致の場合に読出アドレスおよびフェイルデータの組を第１フェイルメモリに格納する試験の終了後に、試験中に第１フェイルメモリに格納された少なくとも１つの読出アドレスおよびフェイルデータの組を順次読み出して、少なくとも１つの読出アドレスに対応して第２フェイルメモリに記憶されたフェイルデータを更新する電子デバイスを提供する。

なお、上記の発明の概要は、本発明に必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の一つの実施形態に係る試験装置１００の構成の一例を示す図である。 第１フェイルメモリ３０が格納するフェイル情報の一例を示す図である。 第２フェイルメモリ５０に対する更新動作の一例を説明する図である。 良否情報格納部２０の詳細な構成例を示す図である。 図１から図４において説明した試験装置１００の動作の一例を示すフローチャートである。 第１フェイルメモリ３０及び第２フェイルメモリ５０として機能するメモリデバイスの一例を説明する図である。 本発明の一つの実施形態に係る電子デバイス４００の構成の一例を示す図である。

符号の説明

１０・・・パターン発生器、１２・・・波形成形器、１４・・・タイミング発生器、１６・・・論理比較器、２０・・・良否情報格納部、２２・・・制御回路、２４・・・キャッシュメモリ、２６・・・フェイルカウンタ、２８・・・格納制御部、３０・・・第１フェイルメモリ、３２・・・上限値レジスタ、３４・・・サイクルレジスタ、４０・・・更新部、５０・・・第２フェイルメモリ、１００・・・試験装置、２００・・・被試験メモリ、４００・・・電子デバイス、４１０・・・メモリ回路、４２０・・・試験回路、４３０・・・入出力ピン、４４０・・・ＢＩＳＴピン

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一つの実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体メモリ等の被試験メモリ２００を試験する装置であって、パターン発生器１０、波形成形器１２、タイミング発生器１４、論理比較器１６、及び良否情報格納部２０を備える。

パターン発生器１０は、与えられる試験プログラムに基づいて、被試験メモリ２００を試験する試験パターンを生成する。例えば被試験メモリ２００に試験データを書き込む場合、パターン発生器１０は、試験データを書き込むべき被試験メモリ２００のアドレス、当該アドレスに書き込むべき試験データの論理値、及び被試験メモリ２００を書き込み可能な状態に制御する制御データを含む試験パターンを生成してよい。また、被試験メモリ２００に書き込んだ試験データを読み出す場合、パターン発生器１０は、試験データを読み出すべき被試験メモリ２００のアドレス、読み出したデータに対する期待値、及び被試験メモリ２００を読み出し可能な状態に制御する制御データを含む試験パターンを生成してよい。パターン発生器１０は、当該期待値データとして、各アドレスに書き込んだ論理値データを用いてよい。パターン発生器１０は、複数の試験プログラムを順次実行することにより、複数の試験に用いる複数の試験パターンを順次生成してよい。

波形成形器１２は、パターン発生器１０から与えられる試験パターンに基づいて、被試験メモリ２００に入力する試験信号を成形する。例えば波形成形器１２は、試験パターンの論理値に応じた電圧を、与えられるタイミング信号に応じて順次出力することにより、試験信号を成形してよい。波形成形器１２は、アドレス信号、試験データ信号、制御信号等を、試験信号として成形してよい。

論理比較器１６は、被試験メモリ２００から読み出した読出データと、期待値とを比較する。例えば論理比較器１６は、読出データの各ビットの論理値を、対応する期待値と順次比較してよい。読出データの各ビットは、被試験メモリ２００の各メモリセルに対応してよい。論理比較器１６は、被試験メモリ２００からの読出データの論理値を、与えられるストローブ信号に応じて検出することにより、各ビットの論理値を検出してよい。論理比較器１６は、読出データのビット毎に、論理値が期待値と一致したか否かを示すフェイル情報を出力してよい。

また論理比較器１６は、被試験メモリ２００のアドレス毎に、フェイル情報を生成してよい。例えば被試験メモリ２００が、一つのアドレスに複数ビットのメモリセルを有する場合、論理比較器１６は、複数ビットのチャネル数を有してよい。また論理比較器１６は、当該アドレスを示す読出アドレスと、当該アドレスの各メモリセルのパス／フェイルを示す複数ビットのフェイルデータとを含むフェイル情報を生成してよい。

良否情報格納部２０は、論理比較器１６が出力するフェイル情報を格納する。良否情報格納部２０は、第１フェイルメモリ３０、更新部４０、及び第２フェイルメモリ５０を有する。

第１フェイルメモリ３０は、それぞれの試験におけるフェイル情報を記憶する。例えば第１フェイルメモリ３０は、読出データと期待値とが不一致である場合に、対応する読出アドレス及びフェイルデータの組を記憶する。より具体的には、第１フェイルメモリ３０は、論理比較器１６が出力するそれぞれのフェイル情報において、いずれかのビットがフェイルを示す場合に、当該フェイル情報に含まれる読出アドレス及びフェイルデータを格納してよい。また、第１フェイルメモリ３０の記憶領域は、被試験メモリ２００の記憶領域より小さくてよい。

第１フェイルメモリ３０は、フェイル情報の取り込みを、被試験メモリ２００の試験中にリアルタイムに行うべく、より高速のキャッシュメモリを仲介させてよい。また、第１フェイルメモリ３０に格納されたフェイル情報は、第２フェイルメモリ５０に蓄積される。例えばそれぞれの試験が終了する毎に、第１フェイルメモリ３０に格納されたフェイル情報を用いて、第２フェイルメモリ５０へ累積加算する。また、試験中における所定のタイミングで、第１フェイルメモリ３０に格納されたフェイル情報を用いて、第２フェイルメモリ５０へ累積加算してよい。高速のキャッシュメモリを備える場合、第１フェイルメモリ３０として、より低速のメモリを用いてよい。

第２フェイルメモリ５０は、被試験メモリ２００の各アドレスについてのフェイル情報を記憶する。例えば第２フェイルメモリ５０は、被試験メモリ２００の全てのアドレスに対して、それぞれのアドレスについてのフェイルデータを記憶してよい。第２フェイルメモリ５０は、被試験メモリ２００と同等の大きさの記憶領域を有してよい。また第２フェイルメモリ５０は、第１フェイルメモリ３０より大きい記憶領域を有してよい。また、第２フェイルメモリ５０は、低速のメモリであってよい。

例えば第２フェイルメモリ５０は、被試験メモリ２００の各アドレスと一対一に対応するアドレスを有してよい。また、第２フェイルメモリ５０の各アドレスのビット数は、被試験メモリ２００の各アドレスのビット数と同一であってよい。

更新部４０は、第１フェイルメモリ３０が格納したフェイル情報に基づいて、第２フェイルメモリ５０が格納するフェイル情報を累積加算する。上述したように更新部４０は、それぞれの試験終了時、又は試験中の所定のタイミングで、第２フェイルメモリ５０が格納しているフェイル情報を更新してよい。ここで、試験中の所定のタイミングとは、例えば第１フェイルメモリ３０が、フェイル情報の格納に支障とならないタイミングであってよい。

また更新部４０は、第１フェイルメモリ３０に格納されたそれぞれのフェイル情報に含まれる読出アドレスに基づいて、対応する第２フェイルメモリ５０のアドレスへ、フェイル情報に含まれるフェイルデータを累積加算してよい。更新部４０は、例えばリードモディファイライト動作により、第２フェイルメモリ５０のフェイルデータを更新してよい。

より具体的には、更新部４０は、第１フェイルメモリ３０が格納したフェイル情報に含まれる読出アドレスに対応する、第２フェイルメモリ５０のアドレスのフェイルデータを読み出してよい。そして、当該フェイル情報のフェイルデータと、第２フェイルメモリ５０から読み出したフェイルデータとの間で、対応するビット同士の論理和をそれぞれ求めてよい。ここで、対応するビットの論理和を求める処理は、対応する２つのビットにおいて、少なくとも一方のビットがフェイル（不一致）を示す場合に、当該ビットの論理和をフェイルとする処理であってよい。更新部４０は、このような処理をそれぞれのビットについて累積加算した新たなフェイルデータを、第２フェイルメモリ５０の当該アドレスに上書きする。

このような処理により、複数の試験条件で試験を行った場合に、いずれかの試験でフェイルが検出されたメモリセルを不良セルとして、フェイル情報を蓄積することができる。また、リアルタイムにリードモディファイライト動作を行わないので、被試験メモリ２００と同程度の大容量の第２フェイルメモリ５０として、低速なメモリを使用できる。

図２は、第１フェイルメモリ３０が格納するフェイル情報の一例を示す図である。上述したように第１フェイルメモリ３０は、例えば８ビットのフェイルデータのいずれかのビットでフェイルが生じた読出アドレス及びフェイルデータの組を順次格納する。本例において被試験メモリ２００は、それぞれのアドレスに８ビットのメモリセルを有する。読出アドレスは、例えば３０ビット程度であってよい。

フェイルデータの全てのビットがパス（Ｐ）の場合には、当該フェイル情報は、第１フェイルメモリ３０に格納されない。一般に、フェイルが生じる頻度は極めて小さい。このため第１フェイルメモリ３０は、被試験メモリ２００より記憶領域が小さくてよい。また、試験中に第１フェイルメモリ３０にリアルタイムに書き込むデータ量を低減することができる。また、前段に高速のキャッシュメモリを仲介させることで、第１フェイルメモリ３０として、より低速なメモリを使用できる。

図３は、第２フェイルメモリ５０に対する更新動作の一例を説明する図である。図３では、図２に示したフェイル情報を用いて第２フェイルメモリ５０を更新する例を示す。上述したように更新部４０は、第１フェイルメモリ３０が格納したそれぞれのフェイル情報を用いて、リードモディファイライト動作により、第２フェイルメモリ５０のフェイル情報を更新する。

例えば更新部４０は、第１フェイルメモリ３０から、図２に示す読出アドレス「０００１」、フェイルデータ「ＰＰＰＦＰＰＰＰ」を読み出す。そして、第２フェイルメモリ５０から、読出アドレス「０００１」に対応するアドレス「０００１」のフェイルデータ「ＰＰＰＰＰＰＰＰ」を読み出す。そして、２つのフェイルデータについて、対応するビットの論理和を求めて、新たなフェイルデータ「ＰＰＰＦＰＰＰＰ」を生成する。そして、生成したフェイルデータを、第２フェイルメモリ５０の当該アドレス「０００１」に書き込む。更新部４０は、このような処理を、第１フェイルメモリ３０が格納したそれぞれのフェイル情報に対して行うことにより、第２フェイルメモリ５０を更新する。

図４は、良否情報格納部２０の詳細な構成例を示す図である。良否情報格納部２０は、第１フェイルメモリ３０、更新部４０、第２フェイルメモリ５０、制御回路２２、キャッシュメモリ２４、及び格納制御部２８を有する。また格納制御部２８は、フェイルカウンタ２６、上限値レジスタ３２、及びサイクルレジスタ３４を有する。第１フェイルメモリ３０、更新部４０、及び第２フェイルメモリ５０は、図１から図３において同一の符号を付して説明した構成要素と同一であってよい。また、更新部４０は、第１フェイルメモリ３０に対して、図示しないアドレスポインタを有してよい。そして、アドレスポインタにより第１フェイルメモリ３０をアクセスして、フェイル情報を順次読み出して更新処理してよい。

キャッシュメモリ２４は、小容量の高速バッファメモリ（例えばＦＩＦＯ）であり、論理比較器１６と制御回路２２との間に設けられ、論理比較器１６が出力するフェイルデータと、パターン発生器１０からのアドレスデータとを、フェイル情報として順次格納する。制御回路２２は、キャッシュメモリ２４が格納したフェイル情報を順次読み出す。制御回路２２は、キャッシュメモリ２４からフェイル情報を読み出した場合に、キャッシュメモリ２４の当該記憶領域を開放してよい。

制御回路２２は、キャッシュメモリ２４から読み出したフェイル情報を、第１フェイルメモリ３０の空きアドレスに順次格納する。

フェイルカウンタ２６は、制御回路２２が第１フェイルメモリ３０に格納したフェイル情報の数を計数する。フェイルカウンタ２６は、当該計数値が予め定められた上限値となったことを条件として、制御回路２２から第１フェイルメモリ３０へのフェイル情報の格納を禁止する。当該上限値は、例えば第１フェイルメモリ３０が有するアドレス数に応じて定められてよい。また、当該上限値は、上限値レジスタ３２に予め設定されてよい。

このような動作により、第１フェイルメモリ３０の記憶容量の残りが無くなった、又は所定の量より少なくなった場合に、第１フェイルメモリ３０に対して、後続のフェイル情報の新たな書き込みを禁止するので、第１フェイルメモリ３０が既に記憶しているフェイル情報が失われることを防ぐことができる。つまり、第１フェイルメモリ３０において、まだ第２フェイルメモリ５０に反映されていないフェイル情報に、新たなフェイル情報が上書きされることを防ぐことができる。

また、サイクルレジスタ３４は、第１フェイルメモリ３０への書き込みを禁止した、当該試験における試験サイクルを記憶してよい。当該試験サイクル以降におけるフェイル情報は、第１フェイルメモリ３０に書き込まれない。このため格納制御部２８は、第１フェイルメモリ３０が格納したフェイル情報を用いて第２フェイルメモリ５０のフェイル情報を更新した後、第１フェイルメモリ３０の記憶領域をクリアして、当該試験に対応する試験プログラムを、パターン発生器１０に再度実行させてよい。

格納制御部２８は、再度実行した試験における試験サイクルが、サイクルレジスタ３４が保持している試験サイクルに再び到達したことを条件として、制御回路２２に、第１フェイルメモリ３０へのフェイル情報の書き込みを再開させてよい。このように、以降のフェイル情報の、第１フェイルメモリ３０に対する格納を許可して、前回の当該試験の実行において第１フェイルメモリ３０への格納が禁止されたフェイル情報を第１フェイルメモリ３０に格納することができる。

例えばフェイルカウンタ２６は、計数値が上限値以上である場合に、第１フェイルメモリ３０への書き込みを禁止するイネーブル信号を出力して、計数値が上限値以下である場合に、第１フェイルメモリ３０への書き込みを許可するイネーブル信号を出力してよい。そしてサイクルレジスタ３４は、再度実行した試験における試験サイクルが、サイクルレジスタ３４が保持している試験サイクルに到達した場合に、フェイルカウンタ２６の計数値を初期値にリセットしてよい。これにより、第１フェイルメモリ３０への書き込みが許可され、書き込み数が再び上限値に達するまで、第１フェイルメモリ３０にフェイル情報が書き込まれる。

図５は、図１から図４において説明した試験装置１００の動作の一例を示すフローチャートである。試験装置１００は、予め設定される試験プログラムを実行することにより、被試験メモリ２００の各アドレスについてのフェイル情報を順次取得する（Ｓ３００）。尚、新たな試験プログラムを実行する場合、サイクルレジスタ３４及びフェイルカウンタ２６はリセットされることが好ましい。

格納制御部２８は、フェイルデータのいずれかのビットがフェイルを示すフェイル情報をキャッシュメモリ２４から受けとり、第１フェイルメモリ３０に順次格納する（Ｓ３１０）。このとき、フェイルカウンタ２６は、第１フェイルメモリ３０に書き込まれたフェイル情報の数を計数する。

またフェイルカウンタ２６は、例えば計数値をインクリメントする毎に、当該計数値が、上限値レジスタ３２に設定される上限値をこえたか否かを判定する（Ｓ３１２）。当該試験プログラムが終了するまで、計数値が上限値をこえない場合、更新部４０は、試験プログラムの終了後、第１フェイルメモリ３０のフェイル情報を用いて、第２フェイルメモリ５０を更新する（Ｓ３２０）。また、更新部４０は、第２フェイルメモリ５０の更新後、第１フェイルメモリ３０の記憶領域をクリアしてよい。そして、試験装置１００は、全ての試験プログラムを実行したか否かを判定する（Ｓ３４０）。実行すべき試験プログラムが残っている場合、次の試験プログラムを準備して、Ｓ３００からの処理を繰り返す。また、全ての試験プログラムを実行した場合、試験を終了する。

また、Ｓ３１２において、第１フェイルメモリ３０に書き込んだフェイル数が、上限値をこえた場合、格納制御部２８は、以降の第１フェイルメモリ３０への書き込みを停止させる（Ｓ３１４）。このとき、格納制御部２８は、パターン発生器１０及び更新部４０に対して、当該試験プログラムについてのフェイル情報の書き込みを停止した旨を通知する。パターン発生器１０は、当該通知を受けた場合に、試験プログラムの実行を停止してよく、また当該試験プログラムを最後まで実行してもよい。

また、サイクルレジスタ３４は、フェイル情報の書き込みを停止した試験サイクルを記憶する。サイクルレジスタ３４には、パターン発生器１０から、何番目の試験サイクルを実行しているかが通知されてよい。そして、フェイルカウンタ２６から、フェイル情報の書き込みを停止した旨の通知を受けたときに、パターン発生器１０から通知されている試験サイクルの番号を記憶してよい。

更新部４０は、フェイル情報の書き込みを停止した旨の通知を受けた場合に、第１フェイルメモリ３０に書き込まれたフェイル情報を順次読み出して、第２フェイルメモリ５０のフェイル情報を更新する（Ｓ３２０）。第１フェイルメモリ３０に書き込まれた全てのフェイル情報を読み出して、第２フェイルメモリ５０を更新した場合、更新部４０は、第１フェイルメモリ３０の記憶領域をクリアしてよい。また更新部４０は、第２フェイルメモリ５０の更新が終了した旨を、パターン発生器１０に通知してよい。

フェイル情報の書き込みを停止した旨の通知を受けた後、第２フェイルメモリ５０の更新が終了した旨の通知を受けた場合、パターン発生器１０は、再度同一の試験プログラムを実行する（Ｓ３００）。そして、試験装置１００は、以降の処理を繰り返す。但し、同一の試験プログラムについての２巡目以降のＳ３１０の処理では、当該試験プログラムの試験サイクルが、サイクルレジスタ３４が保持した試験サイクルに達した場合に、第１フェイルメモリ３０へのフェイル情報の書き込みを再開する。このような処理により、被試験メモリ２００のフェイル情報を、支障なく取得できる。

また、Ｓ３２０及びＳ３３０の処理においては、試験プログラムが終了する毎に、第２フェイルメモリ５０を更新して、第１フェイルメモリ３０をクリアしている。これに対し、他の例では、試験プログラム終了後第１フェイルメモリ３０をクリアせずに、次の試験プログラムを実行してもよい。つまり試験装置１００は、第１フェイルメモリ３０へのフェイル情報の書き込み数が上限値をこえるまで、複数の試験プログラムを連続して実行してよい。このような処理により、更に効率よくフェイル情報を取得することができる。

またこの場合、第１フェイルメモリ３０に、同一の読出アドレスのフェイル情報が記憶される場合が考えられる。例えば図２では、読出アドレス「０１００」を含むフェイル情報が２つ記憶されている。この場合、更新部４０は、第１フェイルメモリ３０の当該読出アドレスに対応する複数のフェイルデータと、第２フェイルメモリ５０において対応するフェイルデータとの論理和をとることにより、新たなフェイルデータを生成してよい。そして、生成したフェイルデータを第２フェイルメモリ５０に書き込んでよい。

このような処理により、第１フェイルメモリ３０における複数のフェイル情報に対して、一度のリードモディファイライト動作により、第２フェイルメモリ５０を更新することができる。このため、更に効率よく、フェイル情報を蓄積することができる。

図６は、第１フェイルメモリ３０及び第２フェイルメモリ５０として機能するメモリデバイスの一例を説明する図である。本例の第１フェイルメモリ３０及び第２フェイルメモリ５０は、同一のメモリデバイスの異なるアドレス領域に割り付けられてよい。メモリデバイスは、ＤＲＡＭ等の低速で安価な半導体メモリであってよい。

この場合、制御回路２２及び更新部４０には、メモリデバイスのいずれのアドレス領域が、第１フェイルメモリ３０又は第２フェイルメモリ５０として割り当てられているかが通知されてよい。良否情報格納部２０は、第１フェイルメモリ３０及び第２フェイルメモリ５０として割り当てられたそれぞれのアドレス領域の先頭及び末尾アドレスを記憶するレジスタを有してよい。更新部４０は、第１フェイルメモリ３０用のアドレスポインタと、第２フェイルメモリ５０用のアドレスポインタとを有しており、それぞれのアドレスに同時にアクセス可能であってよい。

また、メモリデバイスにおいて、第１フェイルメモリ３０及び第２フェイルメモリ５０として割り当てられる記憶容量は、それぞれ可変であってよい。但し、第２フェイルメモリ５０に割り当てる記憶容量は、被試験メモリ２００に対応して割り当てられてよい。

例えば、試験装置１００は、第２フェイルメモリ５０の記憶容量が、被試験メモリ２００の記憶容量と同等となるように、第２フェイルメモリ５０として割り当てるアドレス領域を設定してよい。そして、メモリデバイスの残りのアドレス領域を、第１フェイルメモリ３０として割り当ててよい。

また、第１フェイルメモリ３０及び第２フェイルメモリ５０がＤＲＡＭである場合、更新部４０は、一つの読出し命令により、複数のパスフェイルデータを、第１フェイルメモリ３０及び第２フェイルメモリ５０からバースト読み出してよい。この場合、更新部４０は、読み出したそれぞれのフェイル情報について生成した新たなフェイルデータを、第２フェイルメモリ５０にバースト書き込みしてよい。

図７は、本発明の一つの実施形態に係るＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）形態の電子デバイス４００の構成の一例を示す図である。電子デバイス４００は、メモリ回路４１０、試験回路４２０、入出力ピン４３０、及びＢＩＳＴピン４４０を有する。メモリ回路４１０は、電子デバイス４００の実装時（実動作時）に動作する回路であってよい。メモリ回路４１０は、電子デバイス４００の実装時に入出力ピン４３０から与えられる信号に応じて動作する。

例えばメモリ回路４１０は、図１から図６において説明した被試験メモリ２００のようなメモリデバイスを含む回路であってよい。試験回路４２０は、メモリ回路４１０と同一の半導体チップに設けられ、メモリ回路４１０を試験する。試験回路４２０は、図１から図６に関連して説明した試験装置１００と同一の構成を有してよい。また試験回路４２０は、試験装置１００の一部の構成を有してもよい。また試験回路４２０は、試験装置１００の一部の機能を行う回路であってよい。

また試験回路４２０は、外部の試験装置からＢＩＳＴピン４４０を介してメモリ回路４１０のセルフテストを行う旨の信号が与えられた場合に、メモリ回路４１０を試験してよい。ＢＩＳＴピン４４０は、電子デバイス４００の実装時には用いられないピンである。また試験回路４２０は、メモリ回路４１０の試験結果を、ＢＩＳＴピン４４０から外部の試験装置に出力してよい。

外部の試験装置は、試験回路４２０を、図１から図６に関連して説明した試験装置１００と同様に機能させるべく、試験プログラム、試験パターンデータ等を試験回路４２０に供給してよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

以上から明らかなように、本発明の実施形態によれば、被試験メモリの各アドレスのフェイル情報を効率よく取得することができる。

Claims (9)

1. 被試験メモリを試験する試験装置であって、
   前記被試験メモリからデータを読み出す読出アドレスと、前記被試験メモリの前記読出アドレスから読み出される読出データの期待値とを発生するパターン発生器と、
   前記被試験メモリの前記読出アドレスから読み出された前記読出データと前記期待値とを比較し、前記読出データのビット毎の良否を示すフェイルデータを出力する論理比較器と、
   前記読出データと前記期待値とが不一致である場合に、前記読出アドレスおよび前記フェイルデータの組を記憶する第１フェイルメモリと、
   前記被試験メモリの各アドレスに対応して、当該アドレスについてのフェイルデータを記憶する第２フェイルメモリと、
   前記第１フェイルメモリから前記読出アドレスおよび前記フェイルデータの組を読み出し、読み出した前記読出アドレスに対応して前記第２フェイルメモリに記憶された前記フェイルデータを、読み出した前記フェイルデータによりリードモディファイライト動作により更新する更新部と
   を備え、
   前記更新部は、複数の前記読出アドレスについて対応する前記読出データおよび前記期待値の比較を行って不一致の場合に前記読出アドレスおよび前記フェイルデータの組を前記第１フェイルメモリに格納する試験の終了後に、前記試験中に前記第１フェイルメモリに格納された少なくとも１つの前記読出アドレスおよび前記フェイルデータの組を順次読み出して、前記少なくとも１つの前記読出アドレスに対応して前記第２フェイルメモリに記憶された前記フェイルデータを更新する試験装置。
2. 前記更新部は、
   前記第１フェイルメモリから読み出した前記読出アドレスに対応して前記第２フェイルメモリに記憶された前記フェイルデータを読み出し、
   前記第１フェイルメモリから読み出した前記フェイルデータおよび前記第２フェイルメモリから読み出した前記フェイルデータにおける対応するビット同士の論理和をとって、少なくとも一方の前記フェイルデータがフェイルを示す各ビットをフェイルとした新たな前記フェイルデータを生成し、
   前記新たなフェイルデータを、前記第２フェイルメモリの前記読出アドレスに対応して書き込む
   請求項１に記載の試験装置。
3. 前記第１フェイルメモリに格納された前記読出アドレスおよび前記フェイルデータの組の数が予め設定された上限値となったことを条件として、前記第１フェイルメモリに対する後続の前記読出アドレスおよび前記フェイルデータの組の格納を禁止する格納制御部を更に備える請求項１または２に記載の試験装置。
4. 前記格納制御部は、
   複数の前記読出アドレスについて対応する前記読出データおよび前記期待値の比較を行って不一致の場合に前記読出アドレスおよび前記フェイルデータの組を前記第１フェイルメモリに順次格納する試験において、前記第１フェイルメモリに格納された前記読出アドレスおよび前記フェイルデータの数が前記上限値となったことを条件として、前記第１フェイルメモリに対する後続の前記読出アドレスおよび前記フェイルデータの組の格納を禁止し、
   前記第１フェイルメモリに格納された前記読出アドレスおよび前記フェイルデータの組による前記第２フェイルメモリの更新後に前記試験を再実行させ、前回の前記試験の実行において前記第１フェイルメモリへの格納が禁止された前記読出アドレスおよび前記フェイルデータの組を前記第１フェイルメモリに格納させる
   請求項３に記載の試験装置。
5. 前記格納制御部は、
   前記第１フェイルメモリに格納された前記読出アドレスおよび前記フェイルデータの組の数が予め設定された上限値となった際の試験サイクルを記憶し、
   再実行した前記試験において、記憶した前記試験サイクルに再び到達したことを条件として、以降の前記第１フェイルメモリに対する前記読出アドレスおよび前記フェイルデータの組の格納を許可する
   請求項４に記載の試験装置。
6. 前記第１フェイルメモリ中の第１の前記読出アドレスおよび第２の前記読出アドレスが同一である場合において、前記更新部は、
   前記第２フェイルメモリの前記第１の読出アドレスに記憶された前記フェイルデータを読み出し、
   前記第１フェイルメモリから読み出した前記第１の読出アドレスに対応する第１の前記フェイルデータ、前記第２の読出アドレスに対応する第２の前記フェイルデータ、および前記第２フェイルメモリから読み出した前記フェイルデータの論理和をとって、少なくともいずれかの前記フェイルデータがフェイルを示す各ビットをフェイルとした新たな前記フェイルデータを生成し、
   前記新たなフェイルデータを、前記第２フェイルメモリの前記第１の読出アドレスに対応して書き込む
   請求項１から５のいずれか１項に記載の試験装置。
7. 前記第１フェイルメモリおよび前記第２フェイルメモリは、同一のメモリデバイスの異なるアドレス領域に設けられる請求項１から６のいずれか１項に記載の試験装置。
8. 前記メモリデバイスにおける、前記第１フェイルメモリおよび前記第２フェイルメモリの記憶容量の合計が前記メモリデバイスの記憶容量を超えない範囲で、前記第１フェイルメモリおよび前記第２フェイルメモリの記憶容量が可変である請求項７に記載の試験装置。
9. デバイスの実動作時にデバイスに入力される信号に応じて動作するメモリ回路と、
   前記メモリ回路を試験する試験回路と
   を備え、
   前記試験回路は、
   前記メモリ回路からデータを読み出す読出アドレスと、前記メモリ回路の前記読出アドレスから読み出される読出データの期待値とを発生するパターン発生器と、
   前記メモリ回路の前記読出アドレスから読み出された前記読出データと前記期待値とを比較し、前記読出データのビット毎の良否を示すフェイルデータを出力する論理比較器と、
   前記読出データと前記期待値とが不一致である場合に、前記読出アドレスおよび前記フェイルデータの組を記憶する第１フェイルメモリと、
   前記メモリ回路の各アドレスに対応して、当該アドレスについてのフェイルデータを記憶する第２フェイルメモリと、
   前記第１フェイルメモリから前記読出アドレスおよび前記フェイルデータの組を読み出し、読み出した前記読出アドレスに対応して前記第２フェイルメモリに記憶された前記フェイルデータを、読み出した前記フェイルデータによりリードモディファイライト動作により更新する更新部と
   を有し、
   前記更新部は、複数の前記読出アドレスについて対応する前記読出データおよび前記期待値の比較を行って不一致の場合に前記読出アドレスおよび前記フェイルデータの組を前記第１フェイルメモリに格納する試験の終了後に、前記試験中に前記第１フェイルメモリに格納された少なくとも１つの前記読出アドレスおよび前記フェイルデータの組を順次読み出して、前記少なくとも１つの前記読出アドレスに対応して前記第２フェイルメモリに記憶された前記フェイルデータを更新する電子デバイス。

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