JPS61241674A - テストパタ−ン発生器 - Google Patents
テストパタ−ン発生器Info
- Publication number
- JPS61241674A JPS61241674A JP60082377A JP8237785A JPS61241674A JP S61241674 A JPS61241674 A JP S61241674A JP 60082377 A JP60082377 A JP 60082377A JP 8237785 A JP8237785 A JP 8237785A JP S61241674 A JPS61241674 A JP S61241674A
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- JP
- Japan
- Prior art keywords
- pattern
- pin
- test
- data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＬＳＩ等をテストするためのテストパターン発
生器に係り、特にメモリインロジックーン発生器に関す
る。
生器に係り、特にメモリインロジックーン発生器に関す
る。
一般に、ｄそり・ロジック混在ＬＳＩ等のデバイスでは
、メモリがロジック内に埋め込まれた形となっており、
そのメモリ容量も単体のメモリデバイスに比べて／Ｊ％
容量で、かつ、メモリの入−カデータはロジックを介し
て外部のピンから観察される。したがって、とのよ゛リ
ゾバイスの試験に際して＆↑、ロジックテスタが゛使用
−ｉれメモリ用のテストパターンデータは、予め試験装
置のパターンメモリに格納しておき、口歩ツクと同様に
テストが行われている。しかし、口ばならない。このた
め、メモリインロジックのメモリ容量の増大化に伴なっ
て、必要とするパターン数はほう大となってすべてを試
験装置のパターンメモリに格納できなくなる。これに対
処するにはパターンメモリの書換えといった方法を用い
ねばならず、パターンデータの作成が非常に複雑となる
。
、メモリがロジック内に埋め込まれた形となっており、
そのメモリ容量も単体のメモリデバイスに比べて／Ｊ％
容量で、かつ、メモリの入−カデータはロジックを介し
て外部のピンから観察される。したがって、とのよ゛リ
ゾバイスの試験に際して＆↑、ロジックテスタが゛使用
−ｉれメモリ用のテストパターンデータは、予め試験装
置のパターンメモリに格納しておき、口歩ツクと同様に
テストが行われている。しかし、口ばならない。このた
め、メモリインロジックのメモリ容量の増大化に伴なっ
て、必要とするパターン数はほう大となってすべてを試
験装置のパターンメモリに格納できなくなる。これに対
処するにはパターンメモリの書換えといった方法を用い
ねばならず、パターンデータの作成が非常に複雑となる
。
そこで、最近ではロジックテスタにもメモリテスタで使
用されているマイクロプログラム方式のアルゴリズミッ
クパターン発生器を装備するものが出現してきている。
用されているマイクロプログラム方式のアルゴリズミッ
クパターン発生器を装備するものが出現してきている。
この種の当初のものＫは、メモリのテストパターンとロ
ジックのテストパターンの切替ダミーサイクルが入る等
の欠点があり、これを解決するために特開昭５５−５２
９６７号公報に開示された装置では、メモリテスト用の
規則的パターンのマイクロプログラム制御による発生と
、ロジックテスト用の不規則的パターンのそれを格納し
たメモリからの読み出しとを、マイクロプログラム及び
ハードウェア機構によって同期をとり、２種のパターン
間の切替時のダミーサイクルをなくしている。
ジックのテストパターンの切替ダミーサイクルが入る等
の欠点があり、これを解決するために特開昭５５−５２
９６７号公報に開示された装置では、メモリテスト用の
規則的パターンのマイクロプログラム制御による発生と
、ロジックテスト用の不規則的パターンのそれを格納し
たメモリからの読み出しとを、マイクロプログラム及び
ハードウェア機構によって同期をとり、２種のパターン
間の切替時のダミーサイクルをなくしている。
しかしＬＳＩのテスト時には複数のテストパターンの各
々を入力するピンとは何回も変更する必要があるが、従
来装置ではこの問題が考慮されていないため各テストパ
ターンの入力ピン切替えが効率よく行えないという問題
があった。
々を入力するピンとは何回も変更する必要があるが、従
来装置ではこの問題が考慮されていないため各テストパ
ターンの入力ピン切替えが効率よく行えないという問題
があった。
本発明は、上記した従来技術の問題点にかんがみて々さ
れたもので、その目的は、複数のパターン発生器からの
異種パターンデータな任意のピン又はピン群へ任意のテ
ストサイクル時にダミーサイクルなしで供給することが
可能なテストパターン発生器を提供することにある。
れたもので、その目的は、複数のパターン発生器からの
異種パターンデータな任意のピン又はピン群へ任意のテ
ストサイクル時にダミーサイクルなしで供給することが
可能なテストパターン発生器を提供することにある。
本発明は、各ピン又はピン群対応に、そのピンに各テス
トサイクルに供給すべきパターンの種別を指定するデー
タコードを格納したパターン選択メモリを設け、このデ
ータコードをテストシーケンス制御器からの読出し制御
信号によってリアルタイムで読み出し、複数の異種パタ
ーンの発生器からのパターンデータをこのデータコード
により制御されるパターン切替手段忙より選択して当該
ピン又はピン群へ供給するよう忙構成したことを特徴と
するものである。
トサイクルに供給すべきパターンの種別を指定するデー
タコードを格納したパターン選択メモリを設け、このデ
ータコードをテストシーケンス制御器からの読出し制御
信号によってリアルタイムで読み出し、複数の異種パタ
ーンの発生器からのパターンデータをこのデータコード
により制御されるパターン切替手段忙より選択して当該
ピン又はピン群へ供給するよう忙構成したことを特徴と
するものである。
以下、本発明の一実施例を説明する。第１図は本発明の
テストパターン発生器の一実施例を示すもので、各テス
トパターンを任意のピンに自由に割付けるため、各ピン
又はピン群対応に設けられたピンモジュール部１７の１
個分の構成を示している。一般に１つのピン又はピン群
（以下単にピンという）に与えるパターンの種類は、テ
スト対象となるＬＳＩ Ｋよって決まるが、本実施例で
は、多目的の試験を行うものとして各ピンモジュール部
１７で共用するアルゴリズミックパターン発生器（以下
ＡＬＰＧと略記する）１からのアドレスパターンとデー
タパターン（これらはメそリテスト用）、各ピンモジュ
ール部１７テ共用のシーケンスコントローラ３の制御に
より各ピンモジュール部対応に設けられたパターンメモ
リ５から読み出されるデータのパターンもしくは１サイ
クル前のデータパター／を保持したもの（これらはロジ
ックテスト用）のいずれかをピンに与えるものとする。
テストパターン発生器の一実施例を示すもので、各テス
トパターンを任意のピンに自由に割付けるため、各ピン
又はピン群対応に設けられたピンモジュール部１７の１
個分の構成を示している。一般に１つのピン又はピン群
（以下単にピンという）に与えるパターンの種類は、テ
スト対象となるＬＳＩ Ｋよって決まるが、本実施例で
は、多目的の試験を行うものとして各ピンモジュール部
１７で共用するアルゴリズミックパターン発生器（以下
ＡＬＰＧと略記する）１からのアドレスパターンとデー
タパターン（これらはメそリテスト用）、各ピンモジュ
ール部１７テ共用のシーケンスコントローラ３の制御に
より各ピンモジュール部対応に設けられたパターンメモ
リ５から読み出されるデータのパターンもしくは１サイ
クル前のデータパター／を保持したもの（これらはロジ
ックテスト用）のいずれかをピンに与えるものとする。
これは、１つのメモリを２種のアドレスポートから共用
して使えるような２ボ一トＲＡＭなどのＬＳＩや、マイ
コンなどのように１つのピンをデータ線及びアドレス線
として時分割使用するアドレス・データマルチプレクス
型デバイスのテスＨＣ於て必要となるし、メモリ・ロジ
ック混在ＬＳＩ等の複合デバイスなどのテストにも必要
となるものである。
して使えるような２ボ一トＲＡＭなどのＬＳＩや、マイ
コンなどのように１つのピンをデータ線及びアドレス線
として時分割使用するアドレス・データマルチプレクス
型デバイスのテスＨＣ於て必要となるし、メモリ・ロジ
ック混在ＬＳＩ等の複合デバイスなどのテストにも必要
となるものである。
これら各種パターンの選択はピンセットメモＩＪ６に格
納したデータコードによって制御されそのデータコード
の例を第２図に示す。同図では８−類のデータフードを
コード番号０〜７で示している。各デー−コードはＤＯ
〜、Ｚ）１２の１３ビツト構成としている。このうちの
ビットＤＯは＠０２の時ＡＬＰＧ １からのパターンを
、＠１ｍの時テストシーケンスコントローラ３及びパタ
ーンメモリ５等から成るシーケｙシャルパターン発生器
（以下５ＱＰＧと略記する）２からのパターンを選択す
るようにパターン選択器１ｏを制御する。
納したデータコードによって制御されそのデータコード
の例を第２図に示す。同図では８−類のデータフードを
コード番号０〜７で示している。各デー−コードはＤＯ
〜、Ｚ）１２の１３ビツト構成としている。このうちの
ビットＤＯは＠０２の時ＡＬＰＧ １からのパターンを
、＠１ｍの時テストシーケンスコントローラ３及びパタ
ーンメモリ５等から成るシーケｙシャルパターン発生器
（以下５ＱＰＧと略記する）２からのパターンを選択す
るようにパターン選択器１ｏを制御する。
ビットＤ１は１０”の時ＡＬＰＧ １からのアドレスパ
ター７ヲ、 ”１°ノ時ＡＬＰＧ１からのデータパタ
ーンを選択するようにパターン選択器９を制御し、ＤＯ
−”１”の時は意味をもたない。ビットＤ２は”０”の
時はテストシーケンスコントローラ３の出力アドレスに
よるアドレスレジスタ４の更新を許可してパターンメモ
リ５から対応するデータパターンを出力するようにし、
”１°の時は上記アドレスレジスタ４の更新をストップ
させて前サイクル時と同じアドレスのデータパターンを
パターンメモリ５から出力させるようにするもので、Ｄ
ロー“０”の時は意味を持たない。Ｄ３〜Ｄ７の５ビツ
トはＡＬＰＧ １からのアドレスパターンのビット選択
（１ビツトだけでも複数ビットでもよい）をパターン選
択器７を制御して行いＤ８〜Ｊ）１２の５ビツトはＡＬ
ＰＧ １からのデータパターンのビット選択（１ビツト
だけでも複数ビットでもよい）をパターン選択器８を制
御して行うものである。々お第２図の例ではコード番号
４，５は特に使用しておらず、コード番号０と１は同じ
、コード番号２と３も同じコードである。以上のような
データコードは、各ピン対応のモジュール１７内のピン
セットメモリ６に予め格納されており、その読出しは、
テストシーケンスコントローラ３から発生するモードア
ドレスによって、テストサイクルととに予めプログラム
された順序（後述の第４図参照）に従って行われ、当該
ピンへ与えるパターンの選択がリアルタイムで行われる
。なお、パターンの各ピンへの割付を１つのテスト内で
固定してしまうような場合には、第１図に図示しないテ
スタバスから直接指定可能なレジスタ１１，１２．１３
にＡＬＰＧｌのアドレス選択、データ選択、及び５ＱＰ
Ｇ２のホールドパターン選択を指定したデータコードの
対応ビットを設定し、チャンネル切替器１４゜１５．１
６を介してパターン選択器７，８及びアドレスレジスタ
４を制御することも可能な構造としている。
ター７ヲ、 ”１°ノ時ＡＬＰＧ１からのデータパタ
ーンを選択するようにパターン選択器９を制御し、ＤＯ
−”１”の時は意味をもたない。ビットＤ２は”０”の
時はテストシーケンスコントローラ３の出力アドレスに
よるアドレスレジスタ４の更新を許可してパターンメモ
リ５から対応するデータパターンを出力するようにし、
”１°の時は上記アドレスレジスタ４の更新をストップ
させて前サイクル時と同じアドレスのデータパターンを
パターンメモリ５から出力させるようにするもので、Ｄ
ロー“０”の時は意味を持たない。Ｄ３〜Ｄ７の５ビツ
トはＡＬＰＧ １からのアドレスパターンのビット選択
（１ビツトだけでも複数ビットでもよい）をパターン選
択器７を制御して行いＤ８〜Ｊ）１２の５ビツトはＡＬ
ＰＧ １からのデータパターンのビット選択（１ビツト
だけでも複数ビットでもよい）をパターン選択器８を制
御して行うものである。々お第２図の例ではコード番号
４，５は特に使用しておらず、コード番号０と１は同じ
、コード番号２と３も同じコードである。以上のような
データコードは、各ピン対応のモジュール１７内のピン
セットメモリ６に予め格納されており、その読出しは、
テストシーケンスコントローラ３から発生するモードア
ドレスによって、テストサイクルととに予めプログラム
された順序（後述の第４図参照）に従って行われ、当該
ピンへ与えるパターンの選択がリアルタイムで行われる
。なお、パターンの各ピンへの割付を１つのテスト内で
固定してしまうような場合には、第１図に図示しないテ
スタバスから直接指定可能なレジスタ１１，１２．１３
にＡＬＰＧｌのアドレス選択、データ選択、及び５ＱＰ
Ｇ２のホールドパターン選択を指定したデータコードの
対応ビットを設定し、チャンネル切替器１４゜１５．１
６を介してパターン選択器７，８及びアドレスレジスタ
４を制御することも可能な構造としている。
・ ７ ・
以上の実施例の動作を次に述べる。第３図は簡単のため
２つのピンＰ１．ｐ２へ与よるテストパｐ−ｙのシーケ
ンスの例を示したもので、テストシーケンスコントロー
ラ３からのモードアドレス１，２，３．・・・・・・に
対して、モードアドレス１の時はピンＰ１．Ｐ２ともＫ
５ＱＰＧ ２からのデータパターンを与え、モードア
ドレス２の時はピンＰ１にＡＬＰＧ １からのデータパ
ターンを与え（ピンＰ２はなし）、モードアドレス３の
時はピン？ＩＫはＡＬＰＧ １からのアドレスを与えか
つピンＰ２には５ＱＰＧ ２からのデータパターンを与
える５等々と順次各ピンへ与えるテストパターンを示し
ている。このようなシーケンスを実現するため忙は第４
図に示したようなデータコードを、各ピンＰ１．Ｐ２に
対応したピンモジエール部１７内のピンセットメモリ６
へ予め格納しておく。同図でアドレス１〜７はピンセッ
トメモリのアドレスを示し、第３図のモードアドレスと
同じ番号のアドレスがアクセスされて対応データコード
が読み出される。またＸ印は任意の内容でよい。そこで
今、テストシーケンスコントローラ３がモードアドレス
１を出力していると、ピンＰ１ 、 Ｐ２対応のピンセ
ットメモリ６のアドレス１からは第４図に示したように
ともにＤロー”１°、Ｄ２−”０”のデータコードが読
み出され、５ＱＰＧ ２からのデータパターンがピンＰ
１．？２へ与えられる（第２図参照）。続いて次のサイ
クルでモードアドレスが２となると、ピンＰ１対応のピ
ンセットメモリ６からは第４図のアドレス２のＤＯ−＠
Ｏ”、Ｄ１＝”１°、Ｄ１２〜ＤＢ−Ｄ、のデータコー
ドが読み出され、ＡＬＰＧ １からのデータパターン内
のＤｎで指定された、ビットがピンＰ１へ与えられる。
２つのピンＰ１．ｐ２へ与よるテストパｐ−ｙのシーケ
ンスの例を示したもので、テストシーケンスコントロー
ラ３からのモードアドレス１，２，３．・・・・・・に
対して、モードアドレス１の時はピンＰ１．Ｐ２ともＫ
５ＱＰＧ ２からのデータパターンを与え、モードア
ドレス２の時はピンＰ１にＡＬＰＧ １からのデータパ
ターンを与え（ピンＰ２はなし）、モードアドレス３の
時はピン？ＩＫはＡＬＰＧ １からのアドレスを与えか
つピンＰ２には５ＱＰＧ ２からのデータパターンを与
える５等々と順次各ピンへ与えるテストパターンを示し
ている。このようなシーケンスを実現するため忙は第４
図に示したようなデータコードを、各ピンＰ１．Ｐ２に
対応したピンモジエール部１７内のピンセットメモリ６
へ予め格納しておく。同図でアドレス１〜７はピンセッ
トメモリのアドレスを示し、第３図のモードアドレスと
同じ番号のアドレスがアクセスされて対応データコード
が読み出される。またＸ印は任意の内容でよい。そこで
今、テストシーケンスコントローラ３がモードアドレス
１を出力していると、ピンＰ１ 、 Ｐ２対応のピンセ
ットメモリ６のアドレス１からは第４図に示したように
ともにＤロー”１°、Ｄ２−”０”のデータコードが読
み出され、５ＱＰＧ ２からのデータパターンがピンＰ
１．？２へ与えられる（第２図参照）。続いて次のサイ
クルでモードアドレスが２となると、ピンＰ１対応のピ
ンセットメモリ６からは第４図のアドレス２のＤＯ−＠
Ｏ”、Ｄ１＝”１°、Ｄ１２〜ＤＢ−Ｄ、のデータコー
ドが読み出され、ＡＬＰＧ １からのデータパターン内
のＤｎで指定された、ビットがピンＰ１へ与えられる。
この時ピンＰ２には何も出力され々い。以下同様にして
順次第４図のアドレス５，４．・・・・・・の内容が読
み出されて各ピンへの第３図で示したテストパターンの
割付けが自動的に、ダミーサイクルなしで効率よく行え
る。
順次第４図のアドレス５，４．・・・・・・の内容が読
み出されて各ピンへの第３図で示したテストパターンの
割付けが自動的に、ダミーサイクルなしで効率よく行え
る。
以上の実施例から明らか表ように、本発明忙よれば、異
種のテストパターンを任意のピン又はピン群へ任意のテ
ストサイクルにダミーサイクルなしで割り付けることが
可能に力るという効果があり、従ってメモリロジック混
在ＬＳＩ等に於る多目的テスト等をも効率よく行える。
種のテストパターンを任意のピン又はピン群へ任意のテ
ストサイクルにダミーサイクルなしで割り付けることが
可能に力るという効果があり、従ってメモリロジック混
在ＬＳＩ等に於る多目的テスト等をも効率よく行える。
第１図は本発明の一実施例を示すブロック図第２図はテ
ストパターンを選択するためのデータコードの例を示す
図、第３図は２つのピンへ与えるテストパターンのシー
ケンス例を示ス図第４図は第３図のシーケンスを実現す
るためのデータコードの説明図である。
ストパターンを選択するためのデータコードの例を示す
図、第３図は２つのピンへ与えるテストパターンのシー
ケンス例を示ス図第４図は第３図のシーケンスを実現す
るためのデータコードの説明図である。
Claims (1)
- 複数のテストパターンを発生するパターン発生手段と、
上記テストパターンのどれを選択してテスト対象デバイ
スの対応ピン又はピン群へ与えるかを指示するデータコ
ードをテストシーケンスの順に格納したところの上記ピ
ン又はピン群対応に設けられたピンセットメモリと、上
記データコードで指定されたテストパターンを選択して
上記対応ピン又はピン群へ供給する上記ピン又はピン群
対応に設けられたパターン選択手段と、テストシーケン
スの各サイクル毎に上記データコードを上記ピンセット
メモリの各各から読み出して上記パターン選択手段の各
々へ印加することによって上記データコードにより指定
されたテストパターンを上記各ピン又はピン群へ出力す
るように制御するテストシーケンスコントローラとを備
えたことを特徴とするテストパターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082377A JPS61241674A (ja) | 1985-04-19 | 1985-04-19 | テストパタ−ン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082377A JPS61241674A (ja) | 1985-04-19 | 1985-04-19 | テストパタ−ン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61241674A true JPS61241674A (ja) | 1986-10-27 |
Family
ID=13772890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082377A Pending JPS61241674A (ja) | 1985-04-19 | 1985-04-19 | テストパタ−ン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61241674A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998023968A1 (fr) * | 1996-11-29 | 1998-06-04 | Advantest Corporation | Generateur de configuration |
| JP2003036695A (ja) * | 2001-07-26 | 2003-02-07 | Advantest Corp | 半導体メモリ試験装置 |
-
1985
- 1985-04-19 JP JP60082377A patent/JPS61241674A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998023968A1 (fr) * | 1996-11-29 | 1998-06-04 | Advantest Corporation | Generateur de configuration |
| US6249533B1 (en) | 1996-11-29 | 2001-06-19 | Advantest Corporation | Pattern generator |
| JP2003036695A (ja) * | 2001-07-26 | 2003-02-07 | Advantest Corp | 半導体メモリ試験装置 |
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