KR0138258B1 - 고속 집적 회로의 테스팅 방법 및 테스팅 장치 - Google Patents

고속 집적 회로의 테스팅 방법 및 테스팅 장치

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KR0138258B1
KR0138258B1 KR1019900003695A KR900003695A KR0138258B1 KR 0138258 B1 KR0138258 B1 KR 0138258B1 KR 1019900003695 A KR1019900003695 A KR 1019900003695A KR 900003695 A KR900003695 A KR 900003695A KR 0138258 B1 KR0138258 B1 KR 0138258B1
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씨.스와프 마빈
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빈센트 죠셉 로너
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Abstract

내용없음

Description

고속 집적 회로의 테스팅 방법 및 테스팅 장치
제1도는 단일 테스터 채널에 직렬 접속된 테스트 전자 장치의 한 세그먼트의 블록도.
제2도는 단일 단자 전자 회로 장치의 블록도.
*도면의 주요부분에 대한 부호의 설명
21:제1멀티플렉서22:스프트 레지스터
23:제2멀티플레서24:양방향 랫치
25:핀 메모리26:제어 논리
27:구동기28:핀
29:데이터 경로
본 발명은 일반적으로, 자동차된 디지탈 데스트 시스템에 관한 것이다. 특히, 본 발명은 테스트 받는 회로의 각 단지에 연결된 데이터 저장 수단에 테스터 데이터의 반응 데이터를 로딩하고 검색하고 방법 및 장치에 관한 것이다.
전자 회로를 제조하는데 있어서 중요한 단계는 실제 이용에 근접하는 조건 아래에서의 상기 회로의 테스팅이다. 이 회로가 더 복잡해지면, 더 많은 핀과 더 빠른 동작 속도를 요구하기 때문에, 기존의 장비로 회로를 테스트하는 것이 어렵거나 불가능하게 된다. 특히 수백메가헤르쯔의 클럭 비율로 테스트 되어지는 높은 신뢰성을 요구하는 회로에 대해서는 더 중요하다. 따라서, 테스트 절차의 속도를 증가시키는 방법은 새로운 회로의 수요를 충족시키기 위한 노력에서 발전되어 왔다.
특별히 주목되는 한영역은 회로 단자을 자극하고 감시하는 구동기와 비교기를 오가는 테스트 신호의 전달이다. 테스터는 대개 구동기와 비교기에 접속된 다중 강제(multiple force) 및 측정 호로를 갖고, 여기서 각 강제 및 측정 회로는 테스트 받는 회로의 한 단자에 제공된다. 테스트 신호팬턴이나, 테스트 벡터 역시 상기 한 단자에 제공된 핀 메모리에 저장된다. 핀 메모리는 테스트 받는 회로의 동작 속도로 저장된 테스트 신호를 공급할 수 있어야 한다. 테스트 패턴을 통상 핀 메모리보다 더 느리게 동작하는 대량 저장 수단으로부터 핀 메모리로 로드된다. 일단, 핀 메모리에 로드가 되면, 테스트 벡터는 회로 단자에 고속으로 인가된다. 그러나, 많은 수의 핀을 가지는 회로에서, 각 단자에 대한 강제 및 측정 회로의 핀 메모리와, 핀 전자 회로의 복제에는 비용이 많이 든다. 또한, 핀 전자 회로 전력 요구사항이 과도하게 되고 정교하고 값비싼 회로 냉각 기술을 요구한다. 결국, 그러한 많은 핀 전자 회로에 필요한 공간을 테스트도어지는 회로가 적어질수록 금지가 된다.
회로가 더 복잡해지고 단자의 수가 증가할수록 제조업자는 회로 단자의 수보다 더 작은 수의 테스트 채널을 가지는 테스트 장비를 요구한다. 이를 위해서는 테스트 채널이 하나 이상의 단자을 지원하도록 다중화되거나, 또는 새로운 장비를 구매할 필요가 있다는 것을 요구한다. 멀티플렉싱은 흔히 너무 느려서 회로를 완전하게 테스트하는 능력을 제한한다. 더 많은 테스트 채널을 가지는 새로운 장비가 더욱더 값이 비싸져서, 제조업자가 처음으로 회로를 생산할 때는, 일반적으로 이용하기는 곤란하다. 그래서, 고속으로 테스트 하는 능력을 유지하는 동안에, 만일 각 테스트 채널로 하나 이상의 회로 단자을 유지하는 것이 가능하다면, 장비는 더 효과적으로 사용되어질 수가 있다.
따라서, 본 발명은 목적은 최소의 소자를 이용하여서 테스터 받는 논리 회로와 테스터 사이에 데이터를 전달하는 방법과 장치를 제공하는 것이다. 본 발명의 또다른 목적은 최소한의 비용으로 테스터와 테스트 받는 논리 회로 사이에 데이터를 전송하는 방법 및 장치를 제공하는데 있다.
본 발명의 또다른 목적은 테스트 받는 회로의 동작 속도를 신호를 전달할 수 있는 테스트 받는 논리 회로와 테스터 사이에 데이터를 전달하는 방법과 장치를 제공하는데 있다.
본 발명의 또다른 목적은 테스터 채널당 하나 이상의 회로 단자를 지원할 수 있는 테스터 받는 논리 회로와 테스터 사이에 데이터를 전송하는 장치 및 방법을 제공하는데 있다.
본 발명의 또다른 목적은 논리 회로의 디자인에 있어서 어떤 제한을 부가하지 않는 테스트 받는 논리 회로와 테스터 사이에 데이터를 전송하는 방법과 장치를 제공하는데 있다.
발명의 개요
본 발명의 상기 및 다른 목적와 장잠은 다중 채널 테스터와 복수의 단자이나 핀을 가지는 테스트 받는 논리 회로 상이에 데이터를 전송하는 장치를 제공하여 달성된다. 상기 장치는 테스터의 한 테스트 채널과 핀 메모리 상이나, 핀 메모리와 단자 사이에서 직렬 데이터를 선택적으로 전달할 수 있다. 여기서, 상기 장치는 입력 핀과 관련된 핀 메모리에 자극 데이터와, 출력 핀과 관련돤 핀 메모리에 반응 데이터를 저장한다. 상기 장치는 테이트 채널이 다중 논리 회로 단자을 지원하도록 하는 직렬 형태로 연결된 다중 세트의 핀 전자 회로를 포함한다.
도면의 상세한 설명
제1도는 본 발명의 한 세그먼트(11)를 연속적으로 형성하도록 직렬 연결된 다수의 단자 전자 회로 장치(Terminal Electronics Unit)(12)를 나타내고 있다. 다중 채널 디지탈 회로 테스터(도시되지 않음)는 컴퓨터와 테스트 패턴과 예상 출력 패턴을 저장하는 대량 저장 수단과, 실제 출력 패턴을 상기 예상 출력 패턴과 비교하는 수단을 포함하며, 한 테스트 채널의 강제선(force line)(14)에 직렬 자극 데이터를 제공하고, 상기 테스터 채널의 반응선(13)에 직렬 반응 데이터를 분석한다. 직렬 자극 데이터는 테스터 벡터라 불리는 논리 자극 패턴을 포함한다. 수천비트의 데이터를 포함할 수 있는 테스터 벡터는, 테스트 받는 논리 회로의 각 단자(28)에 인가되며 상기 논리 회로 출력의 출력 패턴을 발생하도록 강제한다. 출력 패턴이나, 반응 벡터는 반응선(13)의 테스터에 직렬로 전송된다.
종래 테스트에서, 각 테스트 채널은 단일 논리 회로 단자(28)에 연결된다. 본 발명에서, 세그먼트(11)는 강제선(14)과 한 테스트 채널의 반응선(13)에 연결되어 있다. 양호한 실시예는, 세그먼트(11)는 테스터에서 유용하게 쓰이는 각 테스터 채널에 존재한다. 부분 테스트 벡터는 강제선(14)의 세그먼트(11)와 제1단자 전자 회로 장치(12a)에 전송된다. 단자 일렉트로닉 장치는 서로서로 연결되어 있고, 주사 경로(scan path)(29)에 의해 테스트 채널에 연결되어 있다. 회로가 데이터 전송 모드에 있을 때, 단자 일렉트로닉 장치(12)는 부분 테스트 벡터의 제1비트가 직렬로 최종 단자 일렉트로닉 장치(12)를 통하여 부분 테스트 벡터를 통과시키도록 구성된다. 아래에 서술된 바와 같이, 부분 테스트 벡터의 논리 데이터군을 워드로써 특징짓는 것이 유용하며, 이 워드의 길이는 단자 전자 회로 장치에 의하여 결정된다. 제1워드가 최종 전자 회로 장치인 12n에 도달할때까지, 각 워드가 제1단자 전자 회로 장치(12a)에 입력되고, (12b),(12c)등등으로 직력로 통과된다. 임의 수의 전자 장치(12)가 직렬 연결될 수가 있고, 이용가능한 테스터 구성이 테스트 받는 회로의 단자수에 의하여 정확하게 결정된다. 예를들면, 만일, 64 채널 테스터의 각 채널이 16단자 전자 회로 장치(12)를 포함한다면, 이 테스터는 1024 단자(28)을 가진 회로를 지원할 것이다. 부분 테스트 벡터가 세그먼트(11)에 로드가 된후, 각 단자 전자 회로 장치(12)는 상기 전자 회로 장치가 현재 포함하는 부분 테스트 벡터의 워드를 저장한다. 일단, 부분 테스트 벡터가 저장되면, 새로운 부분 테스트 벡터는 유사한 방법으로, 세그먼트로 로드가 된다. 이러한 과정은, 테스터로부터의 전 테스트 벡터가 복수의 단자 전자 회로 장치(12)에 저장이 될 때까지 반복된다.
제2도는 단일 단자 전자 장치(12)의 블록도를 예시하고 있다. 테스터 세그먼트(11)가 데이터 전송 모드일 때, 직렬 데이터는 시프트 레지스터(22)에 연결된 멀티플렉서(21)에 입력된다. 스프트 레지스터(22)는 제어 논리(26)에 의하여 제어되고, 데이터에서 전송 모드는 대량 저장수단의 테스터에 적합한 비율로 클럭된다. 이것은, 약 20 메가헤르쯔가 될 것이다. 부분 테스트 벡터는 시프트 레지스터(22)를 통하여 스프트 되고, 유사한 인접 단자 전자 회로 장치(12)의 멀티플렉서(21)에 연결된 멀티플렉서(23)를 통하여 출력된다. 시프트 레지스터(22)는 워드 길이와 같은 비트수인 임의의 비트폭을 갖는다. 양호한 실시예에서, 스프트 레지스터(22)는 16비트 시프트 레지스터이다. 부분 테스트 벡터에서 최종 워드가 제1핀 전자 장치(12a)의 레지스터(22)로 시프트된 후에, 양 방향 래치(24)가 활성화되어 어드레스 가능한 핀 메모리(25)에 이 워드를 저장한다. 핀 메모리(25)는 판독/기록 제어 및 어드레스 선택 버스로 제어 논리(26)에 의해 제어된다. 핀 메모리(25)는 단일 어드레스가 완전한 테스트 워드를 포함하도록 구성되어 있다. 그래서, 각 핀 전자 장치(12)는 부분 테스트 벡터의 한 워드를 테스트를 받는 회로의 단일 단자(28)과 연관되는 핀 메모리(25)에 저장한다. 이러한 과정은 테스트 벡터가 전부 핀 메모리(25)에 전송되거나 핀 메모리(25)가 완전히 채워질때까지 반복된다. 각 핀 메모리(25)가 완전히 채워질때까지 반복된다. 각 핀 메모리(25)는 제어 논리(26)의 어드레싱 능력과 메모리 가용성과 속도의 실질적인 관점에서 의하여 크기가 제한된다. 일반적으로, 핀 메모리(25)는 8,000비트부터 64,000비트 또는 그 이상 포함할 수 있다. 데이터 전송 모드에서 데이터는 각각 핀 전자 장치(12)를 통하여 테스터로부터 전송되고, 주사 경로(scan path)(29)를 통하여 이 테스터까지 반송된다. 주사 경로(29)는 테스터의 각각 채널에 대해서 존재한다.
전체 테스트 벡터가 핀 메모리(25)에 저장된 후, 이 장치는 실행 모드로 된다. 실행 모드에서, 제1멀티플렉서(21)와 제2멀티플렉서(23)는 비교기(30)와 구동기(27)에 각각 접속되어 있다. 주사 경로(29)는 디스에이블 상태가 된다. 제어 논리(26)는 선택적으로, 핀 메모리(25)를 선택적으로 어드레스 하고, 메모리(25)를 판독 모드에 위치시킨다. 양방향래치(24)는 저장된 테스트 벡터중 한 워드를 병렬 형태로 시프트 레지스터(22)에 제공한다. 시프트 레지스터(22)는 저장된 테스트 데이터를 구동기(27)에 전달하며, 높은 속도를 클록(clock)된다. 구동기(27)는 로직 신호 패턴을 저장된 테스트 패턴에 대응하는 단자에 제공한다. 저장된 테스트 벡터의 각 워드가 시프트 레지스터(22)로부터 시프트된 후, 제어 논리(26)는 핀 메모리(25)가 소진 될 때까지 새로운 위치를 핀 메모리(25)에 어드레스하여 새로운 워드를 시프트 레지스터(22)에 제공한다. 이런식으로, 시프트 레지스터(22)로부터 출력 신호의 주파수는 핀 메모리(25)의 속도에 의하여 제한을 받지 않는다. 구동기(27)는 통상 논리 하이와 논리 로우 전압을 단자(28)에 접속하는 수단과, 신호의 형태와 타이밍을 정확하게 제어하기 위하여 상기 신호들을 포맷시키는 수단을 구비한다. 양호한 실시예에서, 16비트 시프트 레지스터(22)는 핀 메모리(25)보다 16배 더 빠르게 작동하고, 출력 신호는 메모리가 단지 50㎒에서 작동하는 동안에, 800메가헤르쯔 만큼 빠르게 될 수가 있다. 이에 의해 핀 메모리(25)가 휠씬 더 크게 되고 저가의 소자들로 구성될 수 있다.
만일, 단자(28)가 출력이라면, 테스트 벡터는 어떠한 자극 정보도 포함하지 않고, 구동기(27)는 단자(28)에 논리 신호를 제공하지 않는다. 어떠한 논리 신호도 단자(28)에 제공되지 않을 때, 비교기(30)는 단자(28)에 출력 전압을 검출하고, 멀티플렉서(21)에 검출된 전압에 대응하는 신호를 출력시킨다. 연속적인 일련의 출력 데이터 근은 출력 워드로 불리고, 연속적인 워드는 조합되어 반응 벡터를 형성한다. 이 전체 반응 워드가 시프트 레지스터(22)에 포함될때까지 이 반응 벡터는 시프트 레지스터(22)로 시프트 되는데 이 시점에서, 양방향 랫치(24)가 활성화되고 핀 메모리(25)는 기록 모드로 된다. 그 다음 이 반응 벡터는 시프트 레지스터(22)로부터 핀 메모리(25)로 전송된다. 제어 논리(26)는 각 단자 전자 회로 장치(12) 사이에 동기화 됨에 유의한다. 테스트 받는 회로는 그 구성에 따라서 입력이나 출력이 될 수 있는 다수의 단자(28)로 구성이 되어 있다. 핀 메모리(25)는 단일 시프트 레지스터(22)로부터 양방향으로 로드가 될 수 있기 때문에, 전자 회로 장치(12)는 최소한의 소자로 입력이나 출력을 지원한다. 제어 논리가 동기화 되기 때문에, 테스트 벡터는 테스트 받는 회로의 입력 핀(28)으로 판독되고 있는 동안에, 반응 벡터는 동시에 다른 핀 전자 회로 장치(12)의 출력 핀(28)으로부터 판독되어진다. 그래서, 어떤 형태나 구성의 회로의 단순히 저장된 테스트 벡터르 변형시킴으로써 이 장치에 의하여 테스트될 수가 있다.
결록적으로, 핀 메모리(25)는 각 입력 단자(28)에서 소진이 될 것이고 각 출력 단자(28)에서 채워질 것이다. 이러한 경우에, 세그먼트는 다시 데이터 이동 모드로 위치하고, 주행 경로(29)는 구동기(27)와 비교기(30)가 단락되는 동안 인에이블 된다. 이러한 모드에서, 멀티플렉서(21)와 (23)는 인접 단자 전자 회로 장치(12)에 접속되어 있고, 핀 메모리(25)의 반응 벡터는 시프트 레지스터(22)에 전송되고 멀티플렉서(23)를 통하여 시프트 아웃트된다. 세그먼트(11)의 최종 단자 전자 회로 장치(12n)에서, 데이터는 반응선(13)을 통해 테스터로 전송된다. 반응 벡터는 이 테스터에서 예상 형태와 비교가 된고, 가/부(fail/pass)가 결정되어진다.
지금까지, 다중 채널 디지탈 회로 테스터와 테스트 받는 회로 사이에서 데이터를 전송하는 개량된 방법과 장치가 제공된다. 여기서, 이 장치는 테스트 받는 회로의 각 단자에 대해서 더 적은 수의 소자를 이용하여 테스트의 비용을 낮추고 수백 메가헤르쯔의 테스트 속도를 달성하는 동안 단일 테스트 채널이 테스트 받는 회로의 다수 단자을 테스트 할 수 있게 하고, 테스트 받는 회로에 어떠한 설계상의 제한도 주지 않는다.

Claims (5)

  1. 멀티 채널 테스터와 테스트 받는 논리 회로 사이에 테스트 데이터 및 응답 데이터를 전송하는 장치에 있어서, 상기 장치는 복수의 모드중의 한 모드로 작동할 수 있으며, 상기 논리 회로는 그 구성에 따라서 각 단자가 입력 또는 출력이 되는 복수의 단자(28)을 가지며, 상기 장치는 각 셰그먼트가 다중 채널 테스터의 한 테스트 채널에 접속딘 복수의 일렉트로닉 세그먼트(11)를 구비하며, 여기서 테스트 채널(13)은 직렬 자극 데이터를 상기 세그먼트에 제공하고 상기 세그먼트로부터 온 직렬 반응 데이터를 분석하며, 각 세그먼트는 각각이 한 단자(28)에 접속되고 상호 직렬고 연결된 복수의 유사 단자 전자 장치(12)를 더 포함하고, 상기 단자 전자 회로는, 자극 데이터나 반응 데이터를 저장하는 메모리 수단(25)과, 데이터를 상기 메모리 수단 내외로 전송하는 양방향 랫치와. 병렬 데이터를 상기 메모리 수단으로부터 직렬 데이터로 변환시키고 상기 메모리 수단으로 전송되는 직렬 데이터를 병렬 데이터를 변환하는 변환기 수단(22)과, 상기 장치가 제1모드에 있을 때 인접 단자 전자 회로 장치(28)로부터 직렬 데이터가 선택되거나 장치가 제2 모드내에 있을 때 상기 한 단자(28)로부터 직렬 반응 데이터가 선택되도록 직렬 데이터를 선택하고 상기 변환기 수단(22)의 직렬 입력에 연결된 제1멀티플렉서(21)와, 상기 장치가 제1모드에 있을 때 직렬 데이터가 인접 단자 전자 회로 장치(28)로 향하거나 상기 장치가 제2 모드에 있을 때 상기 하나의 단자로 향하도록 직렬 데이터를 전송하고 상기 변환기 수단(22)의 직렬 출력에 연결된 제2멀티플렉서(23)와, 상기 제2의 멀티플렉서(23)로부터의 직력 데이터에 의해 제어되는 각 입력 단자(28)을 자극하는 수단(27)과, 각 출력 단자(28)로부터 직렬 출력 신호를 검출하고, 상기 직렬 출력 신호를 상기 제1멀티플렉서(21)로 보내는 수단(30)을 더 포함하는 테이트 데이터 및 반응 데이터 전송 장치.
  2. 제1항에 있어서, 각 세그먼트는 16개의 단자(28)와 16개의 단자 전자 회로 장치(12)를 포함하는 것을 특징으로 하는 테스트 데이터 및 반응 데이터 전송 장치.
  3. 제1항에 있어서, 상기 변환기 수단(22)은 시프트 레지스터인 것을 특징으로 하는 테이트 데이터 및 반응 데이터 전송 장치.
  4. 다중 채널 테스터와 테스트 받는 논리 회로 상이에 테스트 데이터와 반응 데이터를 전송하는 장치에 있어서, 상기 장치는 복수의 모드중 하나의 모드로 동작할 수 있으며, 상기 논리 회로는 그 회로 구성에 따라서 각각이 입력이나 출력이 되는 복수의 단자(28)를 가지며, 상기 장치는 각 세그먼트가 다중 채널 테스트의 한 테스트 채널(13)과 연결되어 있는 복수의 전자 회로 세그먼트로 구성되며, 각 세그먼트는 각 단자(28)에 접속되고 서로 직렬 연결된 복수의 유사 단자 전자 회로 장치(12)를 더 포함하고, 상기 단자 전자 회로(12)는 자극 데이터나 반응 데이터를 저장하는 메모리 수단(25)과, 데이터를 상기 메모리 수단(25) 내외로 전송하는 양방향 랫치(24)와, 상기 메모리 수단(25)으로부터의 병렬 데이터를 직렬 데이터로 변환하는 메모리 수단(25)으로 가는 직렬 데이터를 병렬 데이터로 변환시키는 변환기 수단(22)과, 상기 단자 전자 회로 장치가 두 인접 단자 전자 회로 장치와 통신하게 하는 제1데이타 경로(29)와, 병렬 데이터로 변환기 수단(22)과, 상기 단자 전자 회로 장치(12)가 테스트 받는 회로 단자(28)과 통신하게 하는 제2데이타 경로(29)와, 상기 제1데이터 경로와 상기 제2데이타 경로 사이를 선택하는 수단(21,23)과, 상기 변환기 수단(22)으로부터 데이터에 의하여 제어되어 각 입력 단자을 자극하는 수단(27)과, 각 출력 단자(28)로부터 직렬출렬 신호를 검출하고 상기 직렬 출력 신호를 변환기 수단(22)으로 전송하는 수단(30)을 더 포함하는 테스트 데이터 및 반응 데이터 전송 장치.
  5. 논리 회로를 테스팅하는 방법에 있어서, 이 논리 회로는 복수의 단자을 가지며,
    복수의 단자의 각 단자은 상기 논리 회로의 구성에 따라서 입력이나 출력이 되며, 상기 방법은 다중 채널 테스터와 각 채널이 직렬 자극신호를 보내고 직렬 반을 신호를 수신하며 상기 장치는 제1모드와 제2모드로 동작하는 다중 채널 테스터를 제공하는 단계를 포함하며, 상기 제1 모드는 직렬 자극 신호를 다중 비트 워드로 분리시키는 단계와, 상기 워드를 병렬 자극 신호 데이터로 변환시키는 단계와, 상기 병렬 데이터르 저장하는 단계를 포함하며, 상기 제2모드는 상기 병렬 자극 데이터를 직렬 자극 데이타로 전환시키는 단계와, 데이터를 구동 수단(27)으로 전송하는 단계와, 단자을 상기 구동 수단(27)으로 자극시키는 단계와, 출렬 전압을 기준 전압과비교하는 단계와, 반응 신호를 발생시키는 단계와, 상기 반응 신호를 저장시키는 단계와, 상기 반응 신호를 다중 채널 테스터로 보내는 단계를 더 포함하는 논리 회로 테스팅 방법.
KR1019900003695A 1989-03-23 1990-03-20 고속 집적 회로의 테스팅 방법 및 테스팅 장치 KR0138258B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US327,878 1989-03-23
US07/327,878 US4972413A (en) 1989-03-23 1989-03-23 Method and apparatus for high speed integrated circuit testing

Publications (2)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459738A (en) * 1994-01-26 1995-10-17 Watari; Hiromichi Apparatus and method for digital circuit testing
FR2733323B1 (fr) * 1995-04-19 1997-05-30 Schlumberger Ind Sa Procede et equipement de test automatique en parallele de composants electroniques
FR2733324B1 (fr) * 1995-04-19 1997-05-30 Schlumberger Ind Sa Procede et equipement de test automatique en parallele de composants electroniques
US5796682A (en) * 1995-10-30 1998-08-18 Motorola, Inc. Method for measuring time and structure therefor
US6563299B1 (en) * 2000-08-30 2003-05-13 Micron Technology, Inc. Apparatus for measuring parasitic capacitance and inductance of I/O leads on an electrical component using a network analyzer
WO2002071082A2 (en) * 2001-03-08 2002-09-12 Koninklijke Philips Electronics N.V. Method for testing a testable electronic device
US6971045B1 (en) 2002-05-20 2005-11-29 Cyress Semiconductor Corp. Reducing tester channels for high pinout integrated circuits
EP1600784A1 (en) * 2004-05-03 2005-11-30 Agilent Technologies, Inc. Serial/parallel interface for an integrated circuit
DE102005007580B4 (de) * 2005-02-18 2015-10-29 Infineon Technologies Ag Verfahren zum Testen einer zu testenden Schaltungseinheit, welche Schaltungsuntereinheiten aufweist, und Testvorrichtung zur Durchführung des Verfahrens
KR20140109531A (ko) * 2013-02-27 2014-09-16 삼성전기주식회사 반도체 테스트 장치 및 반도체 테스트 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3739349A (en) * 1971-05-24 1973-06-12 Sperry Rand Corp Digital equipment interface unit
JPS5585265A (en) * 1978-12-23 1980-06-27 Toshiba Corp Function test evaluation device for integrated circuit
US4348759A (en) * 1979-12-17 1982-09-07 International Business Machines Corporation Automatic testing of complex semiconductor components with test equipment having less channels than those required by the component under test
EP0109770B1 (en) * 1982-11-20 1986-12-30 International Computers Limited Testing digital electronic circuits
US4571724A (en) * 1983-03-23 1986-02-18 Data I/O Corporation System for testing digital logic devices
CA1251575A (en) * 1985-12-18 1989-03-21 A. Keith Jeffrey Automatic test system having a "true tester-per-pin" architecture

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