KR20020007325A

KR20020007325A - 아날로그 및 디지털 겸용 채널을 구비한 집적회로 시험 장치

Info

Publication number: KR20020007325A
Application number: KR1020017011614A
Authority: KR
Inventors: 딘테만브라이언제이.
Original assignee: 오쿠모토 리차드; 크레던스 시스템스 코포레이션
Priority date: 1999-03-30
Filing date: 2000-03-08
Publication date: 2002-01-26
Also published as: US6175939B1; JP2002540431A; TW498164B; EP1166137A4; EP1166137A1; WO2000058741A1

Abstract

집적 회로(IC) 시험기는 한 세트의 겸용 디지털/아날로그 채널을 포함한다. 각각의 시험기 채널은 디지털 또는 아날로그 시험 신호 입력을 IC 단자에 제공할 수 있는 구동기(driver)와 시험 동안 IC 출력 신호의 특성을 나타내는 결과 데이터를 생성하도록 DUT 단자에 나타나는 아날로그 또는 디지털 IC 출력 신호를 디지털화하거나 처리하는 수신기(receiver)를 포함한다. 시험은 연속적인 시험 사이클로 구성되며, 각 시험 사이클 이전에 각 채널 내의 패턴 발생기(30)는 시험 사이클 동안의 구동기(34) 및 수신기(38)의 동작을 제어할 수 있는 데이터를 생성한다. 제어 데이터는 아날로그 또는 디지털 시험 신호의 발생을 제어하고, 상기 시험 신호가 시험 사이클 동안 구동되는 논리 레벨(logic level)을 제어하며, 임의의 시험 신호 상태나 크기가 변화하는 시험 사이클 동안의 시간을 제어한다. 제어 데이터는 또한 시험 사이클 동안에 상기 수신기(38)가 IC 출력 신호를 언제 그리고 어떻게 디지털화하고 처리할 지를 나타낸다.

Description

아날로그 및 디지털 겸용 채널을 구비한 집적회로 시험 장치 {INTEGRATED CIRCUIT TESTING DEVICE WITH DUAL PURPOSE ANALOG AND DIGITAL CHANNELS}

아날로그 디지털 변환기(analog-to-digital converter)(ADC) 또는 디지털 아날로그 변환기(digital-to-analog converter)(DAC)와 같은 집적회로(IC)는 아날로그 및 디지털 입출력 신호를 가질 경우에 아날로그 및 디지털 채널을 갖는 집적회로 시험기로 시험되어야 한다. 예를 들면, ADC를 시험하기 위해서, 시험기는 먼저 ADC에 아날로그 입력 신호를 인가하고 ADC가 적절하게 아날로그 입력 신호를 디지털화하는 지를 결정하기 위하여 그가 생성하는 디지털 출력 신호의 시퀀스(sequence)를 모니터(monitor)한다. 역으로, DAC를 시험하기 위해서, 시험기는 입력으로서 DAC에 디지털 데이터 값의 시퀀스를 인가하고 입력 데이터 시퀀스에 의해 정해진 특성(behavior)을 나타내는 지를 결정하기 위해서 그의 아날로그 출력 신호를 모니터한다.

도 1은 ADC 또는 DAC나 그 외 아날로그/디지털 피시험 장치(device under test)(DUT)(4)를 시험하기 위한 한 세트의 N 디지털 채널(D1-DN)과 한 세트의 M 디지털 채널(A1-AM)을 포함하는 전형적인 범용 IC 시험기를 도시한다. 디지털 채널(D1-DN) 각각은 DUT(4)의 개별 디지털 입출력 단자에 연결되어 있고 상기 단자에 디지털 시험 신호 입력을 인가하거나 DUT의 상태를 결정하기 위해 상기 단자에서 생성되는 디지털 DUT 출력 신호를 샘플링(sampling)할 수도 있다. 아날로그 채널(A1-AN) 각각은 DUT(4)의 개별 아날로그 입출력 단자에 연결되어 있고 상기 단자에 아날로그 시험 신호 입력을 인가하거나 DUT의 출력 신호의 특성을 나타내는 파형을 생성하기 위해 상기 단자에서 생성되는 DUT 출력 신호를 디지털화 할 수도 있다. 부하 보드(load board)(8)는 시험 중에는 DUT(4)를 지지하고 각각의 DUT(4) 입출력 단자와 적당한 디지털 채널(D1-DN) 또는 아날로그 채널(A1-AM) 사이에 신호에 라우팅(routing)하기 위한 트레이스(trace)(7)를 공급한다.

시험은 시험 사이클의 연속으로 구성되어 있고 각 시험 사이클의 시작 전에 디지털 채널(D1-DN) 각각은 시험 사이클 동안 무엇을 해야 할지를 지시하는 벡터(vector)(데이터 값)를 필요로 한다. 예를 들면, 상기 벡터는 시험 사이클 동안 DUT(4) 단자에 공급하는 시험 신호의 상태를 언제 그리고 어떻게 변화시킬 지를 상기 단자에 지시하거나 출력 신호가 예정된 상태와 동일한 지를 결정하기 위하여 상기 단자에서 생성된 디지털 DUT(4) 출력 신호를 샘플링하라고 상기 단자에 지시할 수 있다. 각 아날로그 채널(A1-AM)은 또한 시험동안에 무엇을 해야 할지를 지시하는 데이터를 필요로 한다. 예를 들면, 아날로그 채널이 아날로그 시험 신호를 생성하려고 할 경우, 상기 채널은 시험동안에 아날로그 시험 신호가 시간에 따라 어떻게 변화하는 지를 지시하는 데이터 시퀀스를 필요로 한다. 아날로그 채널이아날로그 DUT 출력 신호를 디지털화하고자 하는 경우, 아날로그 채널은 출력 신호를 언제 샘플링해야 할지를 지시하는 데이터를 필요로 한다.

시험을 시작하기 전에, 버스(bus)(10)를 통해 모든 디지털 및 아날로그 채널(D1-DN, A1-AM)에 연결된 호스트 컴퓨터(2)는 필요한 벡터 및 프로그래밍 데이터를 각각의 디지털 및 아날로그 채널로 보낸다. 이후에 호스트 컴퓨터(host computer)(2)는 시험을 시작하라고 지시하는 시작 신호(START)를 모든 채널에 동시에 보낸다. 이 때, 상기 채널(A1-AM, D1-DN)은 입력 벡터 및 제어 데이터에 의해 정해진 시험 동작을 수행하고, 그 동작을 클럭원(clock source)(9)이 발생하는 주 클럭 신호(master clock signal)(CLOCK)와 동기화시킨다.

시험은 수백만 시험 사이클에 걸쳐 실시될 수 있고 각 디지털 채널(D1-DN)은 각 시험 사이클 동안 시험 동작을 정의할 벡터 데이터를 저장해야 하므로, 상기 데이터를 저장하는 각 디지털 채널 내의 벡터 메모리는 상대적으로 대용량이어야 한다. 벡터 메모리의 크기를 최소화하는 한 방법은, 벡터가 선택하는 다양한 종류의 시험 이벤트와 이벤트 시간을 구별하기 위해서 충분한 비트 수를 제공함과 동시에 각 벡터에서의 비트 수를 가능한 적게 유지하는 것이다. 벡터를 적게 유지하기 위하여는 벡터가 효율적으로 인코딩(encoding)되어야 한다. 전형적인 시험기에 있어서, 벡터는 고정된 크기이며 디지털 채널 벡터의 일정 필드는 상기 채널이 취해야 할 동작(action)을 지시하도록 지정되는 반면, 벡터의 나머지 필드는 상기 채널이 동작을 취하는 동안의 시간을 지시하도록 지정된다. 시험 동안 채널이 수행하는 시험 특성과 시간의 범위가 지정 영역을 갖는 고정 길이 벡터로 정해질 수 있는 특성과 시간 범위보다 상대적으로 작을 경우, 그러한 고정형 할당 시스템에는 벡터필드의 불가피한 낭비가 있다. 따라서, 시험기가 수행되어야 할 시험의 요구를 만족하도록 동적으로(dynamically) 벡터의 크기를 선택하고 각 벡터값을 할당할 수 있다면 유용할 것이다.

아날로그 및 디지털 채널을 갖는 범용(general purpose) 시험기는 임의의 특정 시험 동안에 채널 메모리 자원 모두를 대개는 활용하지 못할 것이다. 예를 들면, 디지털 DUT만을 시험할 경우에는 아날로그 채널은 필요하지 않거나 아날로그 DUT만을 시험할 경우에는 디지털 채널은 필요하지 않다. 따라서 시험되는 DUT의 종류에 따라서 채널 메모리의 대부분과 시험기의 다른 자원은 유휴 상태(idle)로 있게 된다. 만약 자원, 특히 메모리 자원을 좀 더 유연하게 할당할 수 있다면, 더 길고 복잡한 시험을 수행할 수 있을 것이다. 예를 들면, 시험이 디지털 채널만을 필요로 할 경우, 유휴 아날로그 채널의 메모리 자원이 더 긴 벡터나 명령 시퀀스를 저장하도록 디지털 채널에 어느 정도 이용될 수 있다면 유용할 것이다.

DUT 입출력 신호가 상기 채널과 DUT 단자 사이에서 부하 보드 라우팅 경로(routing path)(7)를 멀리 이동하지 않도록 가능한 한 DUT 가까이에 상기 채널을 위치시키는 것이 유리하다. 짧은 신호 경로는 신호의 왜곡을 감소시키고 더 높은 주파수에서 시험이 수행될 수 있도록 하는 데 도움이 된다. 도 1의 시험기 구조는 아날로그 및 디지털 채널 모두를 포함하고 각 채널은 시험기 내에서 어느 정도의 공간을 요구하기 때문에 디지털 채널만을 구비했을 때와 비교하여 채널을 DUT에 가까이 위치시키는 것이 어렵다. 따라서, 부하 보드(8)는 상대적으로 더 긴신호 라우팅 경로(7)를 필요로 한다. 이러한 이유로 아날로그 및 디지털 채널을 모두 구비한 범용 시험기는 디지털 채널만을 갖는 유사한 시험기에 비해 높은 주파수에서 디지털 시험만을 수행할 수 없다. 따라서, 상기 채널이 필요로 하는 공간의 크기를 최소화하는 범용 아날로그/디지털 시험기용 구조를 제공하는 것이 유익하다.

범용 아날로그/디지털 시험기는 광범위한 아날로그 및 디지털 핀 배열(pin arrangement)을 갖는 DUT를 시험할 수 있어야 하므로, 시험기 채널을 최적으로 구성하는 방법을 알 수가 없다. 우리는 아날로그 및 디지털 채널 사이에 자원을 최적으로 할당하는 방법을 알 수 없고 신호 경로 길이를 최소화하기 위하여 아날로그 및 디지털 채널을 최적으로 위치시키는 방법을 알 수 없다. 어느 DUT 핀 배열에 최적일 수 있는 시험 채널 구성이 상이한 핀 배열을 갖는 다른 DUT에 최적이지 않을 수 있다. 따라서, 채널 구성이 실질적으로 모든 DUT 핀 배열에 최적인 시험기를 제공하는 것이 유용할 것이다.

DUT(4)에 대해 일련의 시험을 수행하는 경우, 호스트 컴퓨터(2)는 한 시험을 끝낼 때마다 채널을 재프로그래밍(reprogramming)해야 한다. 호스트 컴퓨터(2)는 채널을 재프로그래밍하기 위하여 버스(10)를 통해 대량의 데이터를 각 채널로 전송해야 하므로, 시험 사이의 재프로그래밍은 시험 자체보다 더 많은 시간을 필요로 한다. 이와 같은 재프로그래밍 시간은 시험기의 효율을 크게 떨어뜨린다. 시험 사이에 재프로그래밍을 하지 않고 일련의 디지털/아날로그 시험을 수행할 수 있는 시험기를 제공하는 것이 유익하다.

시험기와 DUT 사이의 신호 라우팅 거리를 최소화하고 메모리 자원을 유용하게 활용할 수 있으면서 디지털 및 아날로그 신호 모두를 시험할 수 있는 집적회로 시험기가 필요하다.

본 발명은 집적회로(IC) 시험기에 관한 것으로서, 특히 채널의 각각에서 아날로그 및 디지털 시험 능력을 구비한 시험기에 관한 것이다.

도 1은 종래의 집적회로 시험기를 도시한 블록도이다.

도 2는 본 발명에 따른 집적회로 시험기를 도시한 블록도이다.

도 3은 도 2의 겸용 아날로그 및 디지털 채널을 보다 상세하게 도시한 블록도이다.

도 4는 도 3의 겸용 아날로그 및 디지털 구동기를 보다 상세하게 도시한 블록도이다.

도 5는 도 3의 겸용 아날로그 및 디지털 수신기를 보다 상세하게 도시한 블록도이다.

도 6은 도 3의 타이밍 신호 발생기를 보다 상세하게 도시한 블록도이다.

도 7은 도 3의 패턴 발생기를 보다 상세하게 도시한 블록도이다.

도 8은 도 7의 벡터 변환기를 보다 상세하게 도시한 블록도이다.

도 9는 도 8의 마스킹 처리(masking process)를 보다 상세하게 도시한 블록도이다.

본 발명의 일 양상에 따른 집적회로(IC) 시험기는 디지털 및 아날로그 겸용 채널 세트를 포함하며, 각 채널은 피시험 집적회로 장치의 단자에서 일련의 시험 동작을 수행한다. 시험기는 시험을 연속적인 시험 사이클 세트로 구성하며, 각 시험 사이클 동안 각 채널은 아날로그나 디지털 신호 입력을 DUT에 인가하거나 또는 DUT의 동작을 나타내는 출력 데이터를 생성하기 위하여 단자에서 DUT 출력 아날로그나 디지털 신호를 처리한다. 각 시험 채널은 아날로그 또는 디지털 시험을 수행할 수 있으므로, 별개의 아날로그 및 디지털 채널을 제공하는 것은 필요하지 않다. 본 발명에 따른 디지털/아날로그 겸용 채널은 단일 목적 디지털 채널보다 크지 않으므로, 별개의 아날로그 채널에 대한 공간을 요구하지 않는다. 따라서, 단일 목적 아날로그 및 디지털 채널보다 겸용 채널을 DUT에 더 가까이 위치시킬 수 있고, 이로 인해 왜곡이 적은 더 높은 주파수에서 시험을 수행할 수 있도록 한다.

모든 채널은 아날로그 및 디지털 능력을 구비하므로 아날로그와 디지털 채널 사이에 채널을 최적의 방법으로 할당할 것인지를 염려하지 않아도 되며, DUT 입출력 핀에 대해 채널을 최적의 방법으로 분배할 것인가를 결정하는 것이 더 간편하다. 아날로그 및 디지털 핀의 상대적인 위치에 관계없이 모든 DUT 핀 배열에 대한 채널 분배를 실질적으로 최적화할 수 있다. 양용 채널은 또한 아날로그 및 디지털시험을 필요로 하는 DUT 핀에 개별적인 두 개의 채널을 결합할 필요가 없다.

본 발명의 다른 양상에 따라서, 각 시험 채널은 구동기(driver), 수신기(receiver) 및 타이밍 신호 발생기(timing signal generator)를 포함한다. 상기 구동기는 각 시험 사이클 동안 DUT 단자에 디지털 또는 아날로그 시험 신호를 인가하고 상기 수신기는 각 사이클 동안 DUT 단자에 나타나는 DUT 출력 신호를 샘플링(sampling)하고 처리하여 채널 출력 신호의 동작을 나타내는 채널 출력 데이터를 생성한다. 상기 타이밍 신호 발생기는 시험을 수행하는 경우 타이밍 기준으로 사용하기 위해 구동기와 수신기에 타이밍 신호를 인가한다.

본 발명의 또 다른 양상에 따라서, 각 채널은 또한 패턴 발생기를 포함한다. 호스트 컴퓨터는 시험 시작 전에 각 시험 사이클 동안 출력 데이터 값(벡터(vector))을 생성하기 위한 패턴 발생기를 프로그래밍한다. 상기 벡터는 구동기와 수신기가 시험 사이클 동안 수행해야 될 시험 동작을 참조하고(references) 또한 상기 동작이 수행될 시험 사이클 동안의 시간을 참조한다. 각 채널에 포함된 룩업 테이블(lookup table)은 상기 벡터를 디코딩(decoding)하여 구동기에 대한 제어 데이터 입력을 생성하고, 수신기 및 시험 신호 발생기는 시험 사이클 동안 해야할 일을 지시한다. 제어 데이터는 시험 사이클 동안 구동기의 아날로그 또는 디지털 출력 신호의 상태나 크기를 어떻게 변화시킬 지를 구동기에 지시하고 특성을 나타내는 출력 데이터를 생성하기 위하여 시험 사이클 동안 DUT 신호를 어떻게 샘플링하고 처리할 지를 수신기에 지시한다. 타이밍 신호 생성기로의 제어 데이터 입력은 시험 사이클 동안 출력 타이밍 신호를언제 발생시킬 지를 지시한다. 하나의 타이밍 신호는 시험 사이클 동안 입력 제어 데이터에 언제 응답할 지를 구동기에 지시하는 한편, 다른 타이밍 신호는 시험 사이클 동안 입력 제어 데이터에 언제 응답할 지를 수신기에 지시한다.

본 발명의 다른 양상에 따라서, 각 시험 채널의 구동기는 룩업 테이블의 제어 데이터 입력의 "레벨(LEVEL)" 필드로 결정되는 크기를 갖는 출력 신호 발생용 DAC를 포함한다. 3 상태 버퍼(tri-state buffer)는 DUT로의 아날로그 또는 디지털 시험 신호 입력을 생성하기 위하여 상기 DAC의 출력을 버퍼링(buffering)한다. 구동기 출력이 아날로그 신호일 경우, 구동기의 제어 데이터 입력의 레벨 필드는 연속적인 시험 사이클에 대한 일정 범위의 상태를 계단화하고, DAC의 출력은 계단형으로 근사화된 소정의 아날로그 출력 신호로 나타난다. DAC와 3 상태 구동기 필터 사이에 삽입된 필터(filter)는 DAC 출력 신호를 필터링하여 부드럽게 변화된 아날로그 출력 신호를 생성하도록 DAC의 상이한 레벨에 의해 생성된 에지(edge)를 평탄화한다. 구동기 출력이 디지털 신호일 경우, 상기 구동기 출력 신호가 디지털 신호의 상이한 상태 변화 특성을 나타내도록 상기 필터는 DAC와 3 상태 버퍼사이에서 제거된다. 상기 구동기에 인가되는 제어 데이터는 상기 구동기 출력 신호의 크기를 제어함은 물론, 상기 필터의 다양한 특성과 DAC와 3 상태 버퍼 사이에 상기 필터가 삽입될 것인지를 제어한다. 제어 데이터의 다른 비트는 또한 상기 채널이 DUT 단자를 능동적으로 구동시키지 않을 경우 상기 버퍼를 3 상태화할 수 있다. 본 발명에 따른 겸용 구동기는 아날로그 및 디지털 시험 신호를 생성하기 위해 동일한 구성요소를 사용하기 때문에 단일 목적(single purpose) 디지털 구동기보다크지 않다.

본 발명에 따른 다른 양상에 따라서, 각 시험기 채널은 입력 시험 신호에 응답하여 DUT의 특성을 나타내는 시험기 출력 데이터를 생성하기 위하여 아날로그나 디지털 DUT 출력 신호를 디지털화하고 처리할 수 있는 수신기를 포함한다. 상기 수신기는 DUT 출력 신호 크기를 나타내는 출력 신호를 생성하기 위하여 매 시험 사이클 동안 입력 타이밍 신호가 지시하는 시간에 아날로그 또는 디지털 DUT 출력 신호를 디지털화하기 위한 디지타이저(digitizer)를 포함한다. 상기 수신기의 제어 데이터 입력은 시험 사이클 동안 DUT의 특성을 나타내는 데이터를 생성하기 위하여 디지타이저 출력을 어떻게 처리할 것인지를 상기 수신기에 지시한다. 예를 들면, DUT 출력 신호가 디지털 신호일 경우, 상기 제어 데이터 입력은 상기 디지털 신호가 예정된 논리 레벨을 나타낼 수 있고 상기 디지타이저의 출력이 예정된 논리 레벨이 아닐 경우 오류 신호(FAIL)를 출력하도록 상기 수신기에 지시할 수 있다. 또는 다른 예로서, DUT 출력 신호가 아날로그 신호일 경우, 상기 제어 데이터는 호스트 컴퓨터에 의해 나중에 판독되고 분석되는 아날로그 DUT 출력 신호를 나타내는 파형 데이터 시퀀스를 제공하기 위하여 매 시험 사이클 동안 획득 메모리(acquisition memory) 내에 디지타이저 출력 데이터를 저장하도록 상기 구동기에 지시할 수 있다. 본 발명에 따른 겸용 수신기는 디지털 및 아날로그 신호 모두를 탄력적으로(flexibly) 처리하도록 동일한 구성요소 세트를 사용하기 때문에, 단일 목적 디지털 수신기보다 크지 않다. 본 발명에 따른 겸용 시험기 채널을 채용하는 시험기 구조는 단일 목적의 아날로그 및 디지털 채널을 채용하는 종래의 시험기보다 자원을 효율적으로 사용할 수 있다. 예를 들면, 디지털 신호에만 관계된 시험에서, 종래의 시험기 채널은 아날로그 채널에 할당된 자원을 사용하지 않는다. 그러나, 본 발명에 따른 겸용 채널을 채용하는 시험기에 있어서, 각 채널의 모든 자원은 디지털 동작에 기여할 수 있고 각 채널의 자원의 유휴는 거의 없다. 반대로, 채널이 시험 동안 아날로그 채널로서만 동작하는 경우, 실질적으로 각 채널의 자원은 아날로그 기능에 기여할 수 있다. 본 발명의 겸용 채널 구조는 상기 채널이 구동기로 동작하느냐 수신기로 동작하느냐에 따라 또는 아날로그나 디지털 신호를 생성하느냐 수신하느냐에 따라 패턴 발생 자원(pattern generation resource)을 효율적으로 할당할 수 있다는 점에서 특히 유연하다. 이러한 자원의 효율적인 사용으로 인해 광범위한 아날로그 및 디지털 시험을 수행하는 성능을 손상시키지 않고 겸용 시험기의 구조를 매우 조밀하게(compact) 만들 수 있다.

본 명세서의 결론부는 본 발명의 주제부를 특히 지적하고 차별적으로 청구한다. 그러나, 당업자는 첨부된 도면과 더불어 명세서의 나머지를 읽음으로써, 본 발명의 이점 및 목적과 함께 구성과 동작 방법을 명백히 이해할 것이며, 동일 참조 부호는 동일한 구성요소를 가리킨다.

시험기 구조

도 2는 본 발명에 따른 피시험 IC 장치 시험(IC device under test)(DUT)(22)용 IC 시험기를 도시한 블록도이다. DUT(22)은 아날로그 및 디지털 신호를 통해 통신할 수 있는 아날로그 디지털 변환기와 같은 장치일 수 있다. 시험기(20)는 N개의 겸용 채널(C1-CN) 세트를 포함하고, 채널 각각은 DUT의 개별 입출력 단자에서 시험 동작을 순차적으로 수행한다. 시험 동안에 적재되는(mounted) 부하 보드(27)는 각 채널(C1-CN)을 대응하는 DUT(22)의 단자에 접속하기 위한 트레이스(trace)(29) 세트를 포함한다.

시험은 중앙 클럭원(clock source)(25)으로부터 각 채널(C1-CN)에 공급되는 클럭 신호(CLOCK)의 각 펄스의 에지(edge)로 특징되는 연속 시험 사이클과 결합되어 있다. 각 시험 사이클 동안, 각 채널(C1-CN)은 DUT(22) 입력 단자에 아날로그 또는 디지털 시험 신호 입력을 공급할 수 있고 또는 시험 사이클 동안 DUT 출력 신호의 특성을 나타내는 시험 결과 데이터를 생성하기 위하여 상기 단자에 나타나는 아날로그 또는 디지털 출력 신호를 디지털화하거나 처리할 수 있다. 시험 이전에, 호스트 컴퓨터(24)는 종래의 컴퓨터 버스(26)를 통해 각 채널(C1-CN)에 프로그램을 기입한다(write). 각 프로그램은 시험의 각 사이클 동안 무엇을 해야 할지를 채널에 지시한다. 이후 호스트 컴퓨터(24)는 트리거 버스(28)를 통해 모든 채널(C1-CN)에 동시에 시작 신호(START)를 전송하여 시험 프로그램의 실행 시작을 지시한다. 모든 채널(C1-CN)이 시험의 종료에 도달했을 경우, 상기 채널은 호스트 컴퓨터(24)로 종료 신호를 전송한다. 호스트 컴퓨터(24)는 DUT(22)를 제거하고 시험할 다음 DUT로 교체하도록 DUT 조절 장치(DUT handling equipment)(도시하지 않음)에 신호를 보낸다.

호스트 컴퓨터(24)는 각 시험 사이클 동안 DUT(22)를 모니터하고 DUT 출력 신호가 예정된 대로 동작하지 않을 경우 임의의 시험 동안 트리거 버스(28)를 통해 외부로 오류 신호(FAIL)를 전송하도록 프로그래밍 할 수 있다. 상기와 같은 경우에 있어서, 오류 신호(FAIL)는 DUT가 시험에 실패하였고 시험을 종결해야 한다는 것을 모든 채널(C1-CN) 및 호스트 컴퓨터(24)에 지시한다. 그렇지 않으면, 호스트 컴퓨터(24)는 DUT 출력 신호의 특성을 나타내는 디지털 파형 데이터를 나타내기 위해 각 시험 사이클 동안 아날로그나 디지털 출력 신호를 디지털화하도록 여러 채널(C1-CN)의 각각을 프로그래밍할 수 있다. 이 때, 상기 채널 각각은 내부 획득메모리 내에 결과를 저장한다. 이후, 호스트 컴퓨터(24)가 트리거 버스(28)상의 종료 신호(END)를 감지할 경우, 호스트 컴퓨터(24)는 액세스(access)를 판독하고 DUT(22)가 시험에 어떻게 응답했는 지를 결정하기 위하여 상기 채널의 획득 메모리에 저장된 파형 데이터를 분석한다.

도 2의 겸용 채널(C1-CN) 각각은 아날로그 및 디지털 DUT 입력이나 출력 모두를 다룰 수 있으므로, 도 1의 시험기(1)처럼 별개의 단일 목적 아날로그 및 디지털 채널을 제공할 필요가 없다. 겸용 채널(C1-CN) 각각은 통상의 단일 목적 디지털 채널과 거의 동일한 크기이므로, 시험기(20) 채널(C1-CN)을 보충하는 부하 보드는 종래 시험기(1)의 채널(D1-DN, A1-AM)을 보충하는 부하 보드보다 적은 공간을 필요로 한다. 더 조밀하게 하기 위하여, 채널(C1-CN)을 DUT에 더 가까이 위치시킬 수 있다. 따라서, 채널(C1-CN)과 DUT(22) 사이에 신호를 라우팅하는 부하 보드(27)의 트레이스(29)는 시험기(1)의 부하 보드(8) 상의 트레이스(7)보다 더 대칭적이고(symmetric), 직접적이며 짧다. 채널(C1-CN)과 DUT(22) 사이의 더 짧은 신호 경로로 인하여, 시험기(20)의 채널(C1-CN)은 종래의 시험기(1) 채널 보다 더 높은 신호 주파수와 더 적은 신호 왜곡(distortion)을 가지고 DUT(22)와 통신할 수 있다.

채널 구조

도 3은 도 2의 디지털/아날로그 채널(C1)을 보다 상세하게 나타낸 블록도이며, 채널(C2-CN)은 유사하다. 채널(C1)은 각 시험 사이클에 앞서 출력 벡터(VECTOR)를 생성하기 위한 패턴 발생기(30)를 포함한다. 각 출력벡터(VECTOR)는 동작을 나타내는 데이터값 또는 채널(C1)이 수행해야될 동작이다. 각 시험 사이클 이전에 랜덤 액세스 메모리(random access memory)(룩업 테이블(32))는 현재의 패턴 발생기 출력 벡터(VECTOR)를 디코딩하여 3개의 제어 데이터(DC, TC, RC) 세트를 생성한다.

채널(C1)은 도 2의 DUT(22)의 입력으로서 제공되는 출력 신호(DUT_IN)를 생성하기 위한 구동기 회로(34)를 포함한다. 상기 출력 신호(DUT_IN)는 아날로그 또는 디지털 신호일 수 있다. 각 시험 사이클의 시작 전에 즉시 공급되는 룩업 테이블(32)의 출력 데이터(DC)는, 만약에 발생한다면 다음 시험 사이클 동안에 상기 출력 신호(DUT_IN)를 어떻게 변화시킬 지를 구동기(34)에 지시한다. 예를 들면, 상기 출력 신호(DUT_IN)가 아날로그 신호인 경우, 출력 데이터(DC)는 구동기의 크기를 증가시키거나 감소시키라고 구동기(34)에 지시할 수 있다. 또한 출력 데이터(DC)는 시험 사이클 동안 상기 출력 신호(DUT_IN)를 3 상태화할 것을 구동기(34)에 지시하여 구동기(34)가 도 2의 DUT(22)에 아무런 입력 신호를 보내지 않도록 한다. 상기 출력 신호(DUT_IN)가 디지털 신호인 경우, 출력 데이터(DC)는 시험 사이클 동안 상태를 변화시키라고 구동기(34)에 지시한다. 출력 데이터(DC)는 또한 시험 사이클 동안 상기 출력 신호(DUT_IN)를 3 상태화할 것을 구동기(34)에 지시하여 구동기(34)가 도 2의 DUT(22)에 아무런 입력 신호를 보내지 않도록 한다. 채널(C1)은 또한 획득 메모리(40)에 저장될 채널의 출력 오류 신호(FAIL) 또는 결과 데이터(RESULTS)를 생성하기 위하여 DUT의 출력 신호(DUT_OUT)를 디지털화하고 처리하기 위한 수신기 회로(38)를 포함한다. 각 시험 사이클의 시작 전에 수신기(38)에 제공되는 룩업 테이블(32)의 출력 데이터(RC)는 DUT 출력 신호(DUT_OUT)의 크기를 나타내는 디지털 파형 데이터 값을 생성하기 위하여 시험 사이클 동안 DUT 출력 신호(DUT_OUT)를 디지털화할 것인지를 수신기에 지시한다. 상기 출력 데이터(RC)는 또한 채널이 출력 오류 신호(FAIL)를 생성하기 위하여 상기 디지털화한 값을 처리할 것인지, 어떻게 처리할 것인지를 수신기에 지시하고, 획득 메모리(40)에 결과 데이터(RESULTS)로서 디지털 파형 데이터를 저장할 것인지를 지시한다.

또한, 채널(C1)은 구동기(34)의 입력으로 제공되는 타이밍 신호(TIMING1)와 수신기(38)의 입력으로 제공되는 타이밍 신호(TIMING2)를 생성하기 위하여 룩업 테이블(32)의 출력(TC)에 의해 제어되는 타이밍 신호 발생기(36)를 포함한다. 타이밍 신호(TIMING1)의 에지는 구동기(34)의 입력 데이터(DC)가 지시하는 시험 동작을 언제 수행해야 하는 지를 구동기(34)에 지시한다. 타이밍 신호(TIMING2)의 에지는 시험 사이클 동안 출력 신호(DUT_OUT)를 언제 디지털화할 지를 수신기(38)에 지시한다. 각 시험 사이클의 시작 전에 룩업 테이블(32)이 타이밍 신호 발생기(36)에 제공하는 데이터(TC)는 시험 사이클 동안 타이밍 신호(TIMING1, TIMING2)의 에지의 타이밍을 나타낸다.

따라서, 룩업 테이블(32)로 디코딩되는 경우 패턴 발생기의 출력 벡터(VECTOR)는, 시험 사이클 동안 아날로그 또는 디지털 신호(DUT_IN)의 상태나 크기를 어떻게 변화시킬 지를 구동기에 지시하는 데이터(DC), 시험 사이클 동안 아날로그 또는 디지털 신호(DUT_OUT)를 어떻게 디지털화하고 처리할 것인지를 수신기에 지시하는 데이터(RC) 및 시험 사이클 동안 구동기(34)와 수신기(38)의 동작의 타이밍을 제어하는 데이터(TC)를 제공한다. 도 2의 호스트 컴퓨터(24)는 시험 시작 전에 버스(26)를 통해 각 채널의 패턴 발생기(30)에 개별 프로그램을 기입할 수도 있다. 상기 프로그램은 패턴 발생기(30)가 시험 동안에 생성해야할 벡터(VECTOR) 시퀀스를 정의한다. 호스트 컴퓨터(30)는 각 패턴 발생기(30)를 프로그래밍 한 후, 프로그램의 실행 시작을 패턴 발생기(30)에 지시하기 위하여 트리거 버스(28)를 통해 모든 채널(C1-CN)의 패턴 발생기(30)로 동시에 시작 신호(START)를 전송한다. 따라서, 각 패턴 발생기(30)는 도 2의 클럭원(25)으로부터의 클럭 신호(CLOCK)의 각 펄스에 응답하여 국부(local) 룩업 테이블(32)에 벡터(VECTOR) 시퀀스를 공급하기 시작한다. 임의의 채널(C1-CN)의 수신기(38)는 출력 신호(DUT_OUT)가 예정된 대로 동작하지 않음을 감지한 이후 오류 신호(FAIL)를 발생한 경우, 트리거 버스(28)는 상기 오류 신호(FAIL)를 모든 채널(C1-CN)의 패턴 발생기(30)로 전송하여 프로그램의 실행을 중지하고 다음 시험 시작을 기다리라고 지시한다. 패턴 발생기(30)가 오류 신호(FAIL)를 감지함이 없이 프로그램의 종료에 도달한 경우, 프로그램의 마지막 명령은 시험이 완결되었음을 호스트 컴퓨터(24)에 알리는 종료 신호(END)를 전송하도록 지시한다.

벡터 폭 제어(vector width control)

이하에서 상세하게 논의하는 바와 같이, 구동기(34)와 수신기(38) 각각은 광범위하면서 상이한 유형의 시험 동작을 수행할 수 있다. 임의의 시험 사이클 동안 입력 신호(DUT_IN)를 3 상태화 할 수 있으며, 또는 상기 입력 신호(DUT_IN)를 여러크기 중의 어느 하나로 설정할 수 있다. 구동기(34)는 또한 도 2의 DUT(22)로 입력 신호(DUT_IN)를 전송하기 전에 다양한 방식으로 상기 입력 신호(DUT_IN)를 조절가능하도록 처리할 수 있다. 타이밍 신호 발생기(36)는 출력 신호(TIMING1, TIMING2)에 대하여 광범위한 타이밍 선택사양(option)을 제공한다. 매우 많은 상이한 구동기(34), 수신기(38) 및 각 시험 사이클에 대한 타이밍 신호 발생기(30) 선택사양으로부터 직접 선택하기 위하여, 패턴 발생기(30)의 각 벡터 출력(VECTOR)은 대용량의 비트를 가져야 한다. 그러나, 대용량의 벡터(VECTOR)는 패턴 발생기(30)가 대용량의 메모리를 구비할 것을 요구하므로, 출력 벡터(VECTOR)의 폭을 제한하는 것이 바람직하다. 임의의 주어진 채널(C1-CN)의 구동기(34), 수신기(38) 및 타이밍 신호 발생기(36)가 소정 시험 동안의 임의의 수많은 상이한 시험 동작과 이벤트 타이밍(event timing)을 수행할 수 있는 반면, 임의의 특정 시험은 보통 각 채널이 상대적으로 약간의 이벤트/타이밍 조합(combination)을 수행할 것을 요구한다. 예를 들면, 시험 동안 특정 채널(C1-CN)은 디지털 시험 신호(DUT_IN)만을 생성하기를 요구하고 출력 신호(DUT_OUT)를 디지털화하기를 요구하지 않을 수 있다. 또한 상기 타이밍 신호에서의 상태 변화는 시험 사이클 동안 비교적 수 회로 제한될 수 있다. 이러한 경우에 있어서, 패턴 발생기(30)가 생성하는 벡터 데이터(VECTOR)는 채널 동작과 이벤트 타이밍의 비교적 수 개의 조합에서 선택하기만 하면 되므로, 몇 개의 비트만이 필요하다.

시험 이전에, 도 2의 호스트 컴퓨터(24)는 패턴 발생기(30)의 벡터 출력(VECTOR)의 가능한 값에 대응하는 룩업 테이블(32)의 각 주소에 적절한 DC, TC및 RC 데이터 값(TABLE-DATA)을 기입한다. 각 시험 사이클 동안, 패턴 발생기의 벡터(VECTOR) 출력이 룩업 테이블(32)의 주소를 지정하는 경우, 패턴 발생기(30)는 구동기(34), 타이밍 신호 발생기(36) 및 수신기(38)의 상기 주소에 저장된 DC, TC 및 RC를 판독한다. 따라서, DC, TC 및 RC 데이터가 채널(C1)이 수행할 수 있는 광범위한 시험 이벤트 및 타이밍 선택사양 중에서 선택하는 데 필요로 하는 대량의 비트를 갖고 있는 반면, 패턴 발생기(30)의 벡터(VECTOR) 출력은 상기 채널이 실제로 수행할 수 있는 비교적 수 개의 시험 이벤트 및 타이밍 선택사양 중에서 선택하기에 충분한 정보를 갖기만 하면 된다. 호스트 컴퓨터(24)는 시험 시작 전에 버스(28)를 통해 패턴 발생기(30) 내의 레지스터(register)에 사이클 당 비트(bits-per-cycle)(B/C) 데이터를 기입함으로써 시험 동안 생성될 벡터(VECTOR) 출력의 정보 폭을 결정한다. 각 시험 사이클 동안 패턴 발생기(30)가 생성하는 벡터(VECTOR)는 16비트의 일정한 크기이지만, 벡터(VECTOR)가 전송하는 정보는 시험의 요구조건에 따라 1 내지 16비트 범위일 수 있다. 사이클 당 비트 수(W)가 16이하일 경우, 패턴 발생기(30)는 하위 차수의 비트(W) 벡터(VECTOR)만을 생성하고 상위 차수의 비트(16-W) 벡터(VECTOR)를 논리 0(영)으로 설정한다. 따라서, 호스트 컴퓨터(24)는 하위 차수 비트(W) 벡터가 지정하는 소정의 룩업 테이블(32) 주소에 데이터 값(TABLE_DATA)을 기입하기만 하면 된다. 벡터(VECTOR) 크기에 있어서의 이러한 유연성은 호스트 컴퓨터(24)가 각 패턴 발생기(30)에 제공해야 하는 프로그램의 크기를 최소화하는데 도움이 되고 이로 인해 호스트 컴퓨터(24)가 시험을 수행할 시험기(20)를 프로그래밍할 필요가 있는 데이터의 양을 감소시킬 수 있다.또한, 채널(C1-CN) 내의 이용 가능한 메모리에 프로그램 명령을 패킹(packing)하는 효율성을 제고할 수 있다.

자원 분배(resource sharing)

도 1의 종래 시험기(1)의 DUT(4)가 N개의 단자를 갖고 있고, 그 중 일부는 디지털 신호를 통해, 그 중 일부는 아날로그 신호를 통해 통신한다고 가정하자. DUT(4)는 별개의 아날로그 및 디지털 채널(AA,DD)을 가지고 있으므로, 디지털 및 아날로그 DUT 단자의 상대비(relative proportion)에 따라 시험 동안에 일부는 활성(active)이 되고 일부는 비활성(inactive)이 된다. 이러한 경우에 있어서, 시험 동안에 사용되지 않는 한 프로그램 저장 장치와 비활성 채널의 다른 자원은 "유휴(idle)" 상태이다.

한편, 도 2의 시험기(20)의 각 채널(C1-CN)은 아날로그 또는 디지털 채널로 동작할 수 있기 때문에, N개의 채널(C1-CN)은 N개의 DUT 단자를 시험할 때 모두 사용될 수 있고 시험 동안 어느 채널도 낭비되지 않는다. 다시 도 3을 참조하면, 룩업 테이블(32)은 패턴 발생기(30)의 벡터(VECTOR) 출력을 디코딩하여 각 시험 사이클 동안 구동기(34) 및 수신기(38)가 수행해야 할 시험 동작을 선택하고 상기 동작의 타이밍을 제어하기 위한 제어 데이터(DC, TC, RC)를 생성한다. 도 3의 구동기(34) 및 수신기(38)는 아날로그 또는 디지털 신호를 생성하거나 디지털화할 수 있으므로, 패턴 발생기(30)의 벡터(VECTOR) 출력은 아날로그나 디지털 시험 동작을 선택하는 데 사용될 수 있다. 따라서, 각 채널의 패턴 발생 자원을 수행될 시험 동작의 유형에 효율적으로 할당할 수 있다.

시험 동안 디지털과 아날로그 사이에서 DUT 입력 또는 출력이 교번(switch)하는 시험에 있어서, DUT 신호에 액세스하는 시험기(20)의 소정 시험기 채널(C1-CN)은 사이클마다 디지털과 아날로그 시험 동작 사이에서 교번할 수 있음을 유의하여야 한다. 룩업 테이블(32)은 디지털 동작을 초기화하기 위하여 채널의 패턴 발생기(30)의 벡터(VECTOR) 출력의 일부 값만을 디코딩하고 아날로그 시험 동작을 초기화하기 위하여 벡터(VECTOR) 출력의 나머지 값을 디코딩하면 된다. 따라서, 상기 단자에 대한 동작을 제어하는 데는 오직 하나의 프로그램만이 필요하다. 도 1의 종래 시험기에 있어서, 아날로그에서 디지털 동작으로 교번하는 DUT 단자에 대하여 2개의 프로그램이 필요할 지 모른다. 프로그램 하나는 상기 단자로 액세스하는(accessing) 디지털 채널에 필요하고 다른 하나는 상기 채널로 액세스하는 아날로그 채널에 필요할 수 있다. 따라서, 이러한 조건하에서, 시험기(10)의 겸용 채널은 시험기(1)의 디지털과 아날로그 채널의 조합보다 프로그래밍 데이터를 훨씬 적게 필요로 하며 종래 시험기에 비교할 때 동일한 DUT 핀에 대한 2개의 결선(wired) 채널 대신에 오직 하나의 시험기 채널만을 필요로 한다.

구동기 구조

도 4는 도 3의 겸용 구동기(34)를 보다 상세하게 도시한 블록도이다. 구동기(34)는 도 3의 룩업 테이블(32)의 출력인 구동기 제어 데이터(DC)를 저장하며 타이밍 신호(TIMING1)에 의해 클럭 제어되는(clocked) 레지스터(50)를 포함한다. 룩업 테이블(32)은 시험 사이클의 시작 직전에 레지스터에 제어 데이터(DC)를 공급하고, 도 3의 타이밍 신호 발생기의 제어 입력(TC)으로 제어되는 시험 사이클 동안의어느 시간에서 타이밍 신호(TIMING1)의 에지에 응답하여 상기 제어 데이터(DC)를 나중에 저장한다.

시험 사이클 동안, 구동기(34)는 제어 데이터(DC)가 로드(load) 되자마자 상기 제어 데이터(DC)에 응답한다. 상기 제어 데이터(DC)는 구동기(34)가 수행하는 다양한 시험 동작을 제어하기 위해 4개의 필드(field)(LEVEL, FC1, SW1, TRI)를 포함한다. 레지스터(50)에 저장된 제어 데이터(DC)의 필드(LEVEL)(적절하게는 8비트)는 디지털 아날로그 변환기(DAC)를 구동시켜 상기 필드(LEVEL)의 값에 비례하는 전압의 출력 신호(DAC_OUT)를 발생시킨다. 상기 출력 신호(DAC_OUT)는 충분한 전력으로 입력을 증폭시켜 아날로그 또는 디지털 신호(DUT_IN)를 발생하는 3상태 버퍼(tristate buffer)(54)에 필터(filter)(56) 또는 스위치(58)를 통해 선택적으로 제공된다.

상기 입력 신호(DUT_IN)가 아날로그 신호인 경우, 상기 제어 데이터(DC)의 단일 비트 필드(SW1)는 출력(DAC_OUT)이 필터(56)를 통하여 3상태 버퍼(56)를 통과하도록 스위치(8)를 개방한다. 예를 들어 필드(LEVEL)가 8비트인 경우, DAC(52)는 8비트 해상도(resolution)를 갖는 출력 신호(DAC_OUT)로 설정할 수 있다. 필드(LEVEL)가 레지스터(50)에 로드될 경우 출력 신호(DAC_OUT)의 크기는 급격하게 변화할 수 있으나, 필터(56)는 입력 신호(DUT_IN)가 완만하게 변화하는 아날로그 신호로 나타나도록 출력 신호(DUT_IN)를 평탄화시킨다(smooth). 레지스터(50)에 저장된 제어 데이터(DC)의 다중 비트(FC1) 필드는 공지의 방법으로 주파수 응답 특성을 제어한다.

입력 신호(DUT_IN)가 디지털 신호인 경우, 임의의 시험 사이클 동안 레지스터에 기입된 제어 데이터(DC)의 필드(LEVEL)는 입력 신호(DUT_IN)의 바람직한 하이(high) 및 로우(low) 레벨에 대응하는 2개의 값 중에서 임의의 값을 갖는다. 또한, 입력 신호(DUT_IN)가 디지털 신호인 경우, 레지스터(50)내의 제어 데이터(DC)의 단일 비트(SW1) 필드는 대개는 스위치(58)에 근접하여 출력 신호(DAC_OUT)가 필터(56)를 바이패스(bypass)하도록 하고, 이로 인해 입력 신호(DUT_IN)가 디지털 신호에 적절한 계단형 에지(abrupt edge)를 유지하도록 한다.

따라서, 구동기(34)는 레지스터(50)에 기입된 제어 데이터(DC)의 값에 따라 시험 사이클 동안 아날로그 또는 디지털 출력 신호(DUT_IN)를 생성할 수 있다. 아날로그 신호용으로 필터(56)를 사용하는 것을 제외하고, 구동기(34)는 입력 신호(DUT_IN)가 아날로그 또는 디지털 신호이든지 무관하게 출력 신호(DUT_IN)를 생성하는 데에는 동일한 구성요소(레지스터(50), DAC(52), 3상태 버퍼(54))를 사용한다. 겸용이면서 자원 분배 구조는 완전히 분리된 아날로그 및 디지털 채널을 구현하는 것보다 더 조밀한(compact) 형태로 구동기(34)를 구현할 수 있도록 한다.

일부 응용에 있어서, 몇 개의 상이한 논리 레벨을 이용하여 디지털 IC를 시험하고자 한다. 예를 들면, IC가 상이한 논리 레벨 규약, 예를 들어 ECL 및 TTL과 호환 가능하다면, 이 때 ECL 논리 레벨을 이용하여 하나의 시험을 수행하고 반복해서 TTL 논리 레벨을 이용하여 상기 시험을 수행하고자 한다. 종래의 시험기는 시험기가 채용하는 논리 레벨을 설정하기 위해 각 시험 이전에 호스트 컴퓨터로 하여금 제어 데이터를 디지털 채널로 송신할 것을 요구한다. 이러한 호스트 컴퓨터의 개입(intervention)은 시간을 지체시킨다. 그러나, 구동기(34)는 시험 동안 제공되는 제어 데이터 값에 기초하여 수많은 논리 레벨 중에서 임의의 값을 생성할 수 있기 때문에, 논리 레벨을 변경시키기 위하여 호스트 컴퓨터를 개입시키지 않고 수 개의 상이한 논리 레벨에서 DUT를 시험할 수 있다.

수신기 구조

도 5는 도 3의 겸용 아날로그 및 디지털 수신기 회로(38)를 보다 상세하게 나타낸 블록도이다. 시험 사이클의 시작 전에 수신기(38)의 입력으로 제공되는 룩업 테이블(32)의 제어 데이터 출력(RC)은, 시험 사이클 동안 출력 신호(DUT_OUT)를 어떻게 처리하여야 하는 지를 수신기에 지시한다. 도 3이 타이밍 신호 발생기(36)의 타이밍 신호 출력(TIMING2)은 시험 사이클 동안 출력 신호(DUT_OUT)를 언제 처리할 것인지를 수신기에 지시한다. 시스템 클럭 신호(CLOCK)는 각 시험 사이클의 시작점에서 제어 데이터(RC)를 레지스터(60)에 로드하고, 시험 사이클 동안 수신기(38)의 동작을 제어한다.

수신기(38)는 특성 임피던스(characteristic impedance)를 가지면서 DUT(22)로부터 출력(DUT_OUT)을 전송하는 전송 회선을 단절시키기 위한 능동 부하(active load)(74) 회로를 포함하여 신호의 반사율을 감소시키고 전류 로딩(current loading)을 제공하도록 한다. 수신기(38)는 또한 출력 신호(DUT_OUT)를 필터링하는 데 사용되는, 예를 들면 잡음을 제거하는 데 사용될 수 있으며 레지스터(60) 내의 제어 데이터(RC)의 필드(FC2)로 제어되는 조절가능형 필터(76)를 포함한다. 레지스터(60) 내의 제어 데이터(RC)의 비트(SW2)로 제어되는 스위치(77)는 필요하지 않을 경우 필터(filter)를 바이패스할 수 있다. 필터(76) 또는 스위치(77)를 통과하는 출력 신호(DUT_OUT)는 어느 것이나 디지타이저(64)의 입력을 구동시킨다. 각각의 시험 사이클 동안, 디지타이저(64)는 타이밍 신호 발생기(64)의 출력(TIMING2)에 응답하여 출력 신호(DUT_OUT)의 전류 크기를 나타내는 출력 데이터(MAG)를 생성하도록 출력 신호(DUT_OUT)를 디지털화한다. 레지스터(60) 내에 저장된 제어 데이터(RC)의 레인지(RANGE) 필드는 디지타이저(64)의 전압 범위를 제어한다.

랜덤 액세스 메모리(룩업 테이블(66))는 디지타이저(64)의 데이터 출력(MAG)을 처리하여 비트(FAIL, RESULTS)를 저장할 지를 획득 메모리(40)에 지시하는 비트(ACQ)와 더불어, 수신기(38)의 출력(FAIL, RESULTS)을 발생시킨다. 각 시험 사이클 동안, 디지타이저(64)의 데이터 출력(MAG)은 룩업 테이블(66)의 입력 주소에서 하위 차수를 형성하는 반면, 레지스터(60) 내 제어 데이터(RC)의 필드(MS(mode select))는 룩업 테이블(66)의 입력 주소에서 상위 차수를 형성한다. 시험 시작 전에, 도 2의 호스트 컴퓨터(24)는 룩업 테이블(66)의 각 주소에 데이터를 기입하고, 이후 각 시험 사이클 동안, MAG 및 MS 값의 각 조합에 대하여 적절한 출력 데이터 세트(ACQ, FAIL, RESULTS)를 판독한다(read).

사이클마다 변할 수 있는 데이터(RC) 내의 데이터 필드(MS)는 시험 사이클 동안 데이터(MAG)가 취하는 특정값을 룩업 테이블(66)이 어떻게 처리할 지를 선택한다. 예를 들면, 신호(DUT_OUT)가 디지털 신호인 경우, 소정 사이클 동안 하이또는 로우 논리 레벨 중 어느 것인지를 예상할 수 있다. 하이 논리 레벨로 예상되는 경우, 디지타이저(64)의 데이터 출력(MAG)은 일정한 범위 내에 기입되어야만 한다. 데이터 출력(MAG)이 상기 범위 내가 아닌 경우라고 가정하면, 우리는 룩업 테이블(66)이 자신의 출력 신호(FAIL)를 발생시키기를 바란다. 따라서, 상기 시험 사이클에 대한 데이터(MS)는 허용 범위 외의 하이 레벨인 데이터(MS)의 각각의 값은 테이블(66)이 신호(FAIL)를 발생시키도록 하는 반면, 허용 범위 내의 하이 레벨인 데이터(MS)의 각각의 값은 테이블(66)이 신호(FAIL)를 발생시키지 않도록 하는, 룩업 테이블(66) 내의 주소 공간의 특정 영역(region)을 선택하도록 인코딩(encoding)한다. 시험 사이클 동안, 출력(DUT_OUT)이 소정 범위의 로우 논리 레벨로 예상되는 경우, 레지스터(60)의 데이터 출력(MS)은 값(MAG)이 로우 레벨 범위 외인 경우에만 신호(FAIL)가 발생되는, 룩업 테이블(66) 내의 주소 공간의 나머지 부분을 선택한다. 따라서, 이 경우에 있어서, 데이터(MS) 필드는 예정된 값이나 데이터(MS)값을 나타낸다.

출력(DUT_OUT)이 아날로그 신호이고 출력(DUT_OUT)의 크기를 나타내는 데이터(RESULTS)가 각각의 시험 사이클 동안 도 3의 획득 메모리(40)에 기입되는 경우, 각각의 저장 위치(storage location)는 개별 값(MAG)에 대응하는 데이터(RESULTS)를 저장하고 "1"로 설정된 비트(ACQ)를 저장하는 룩업 테이블(66)의 영역을 선택한다.

룩업 테이블(66)의 각 주소에 로드되는 데이터의 속성에 따라서 그리고 시험동안에 제공되는 데이터(RC)의 범위에 따라서, 수신기(38)는 수 개의 모드 데이터처리 동작(mode data processing operation) 사이를 교번할 수 있고 출력(DUT_OUT)을 아날로그 또는 디지털 신호로 다양하게 취급할 수 있음을 유의하여야 한다. 따라서, 일반적으로 룩업 테이블(66)의 데이터 입력(MAG)은 출력(DUT_OUT)의 크기를 나타내는 것으로, 룩업 테이블(66)의 데이터 입력(MS)은 상기 데이터(MAG)를 룩업 테이블(66) 출력 데이터(ACQ, FAIL, RESULTS)로 변환시키는 특정 모드를 선택하는 것으로, 시험 이전에 호스트 컴퓨터(24)가 기입하는 데이터는 데이터(RC)로 선택되는 각각의 처리 모드에 대한 각각의 값(MAG)에 룩업 테이블(66)이 어떻게 응답하는 지를 나타내는 것으로 간주할 수 있다. 따라서, 수신기(38)는 임의의 주어진 시험 사이클 동안에 출력 신호(DUT_OUT)에 응답하는 방식에 있어서 매우 탄력적이다.

시간 검증(time verifying) 아날로그 신호용 필터(76)를 사용한 것을 제외하면, 수신기(38)는 아날로그 또는 디지털 신호(DUT_OUT)를 처리할 때와 동일한 구성요소(레지스터(60), 능동 부하(74), 디지타이저(64), 룩업 테이블(66)) 세트를 이용함을 유의하여야 한다. 상기한 겸용의 자원 분배 구조는 완전히 분리된 아날로그 및 디지털 수신기를 구현할 수 있는 것보다 더 조밀한 형태로 수신기(38)를 구현할 수 있도록 한다.

디지타이저 구조

도 5의 디지타이저(64)는 측정된 회로 로딩(circuit loading)으로부터 DUT(22)를 절연시키고 종래의 플래쉬 비교기(flash comparator)(68)의 입력으로서 출력(DUT_OUT)을 전송하기 위한 버퍼(62)를 포함한다. 플래쉬 비교기(68)는 버퍼(62)의 출력을, DAC(72)가 발생하는 기준 신호(REF)에 대한 버퍼(62) 출력 신호의 크기를 나타내는 온도계 코드 데이터(thermometer code data)(D1)로 변환시킨다. 기준 신호(REF)는 출력 신호(DUT_OUT)와 출력 레벨(MAG)간에 비율을 일정하게 유지시킨다. 레지스터(60)에 저장된 데이터(RC)의 필드(RANGE)는 DAC(72)를 구동시킨다. 인코더(encoder)(69)는 도 3의 타이밍 신호 발생기(36)의 출력 신호(TIMING2)로 클럭 제어되는 레지스터(70)의 입력으로 제공되는 2진 인코딩된 데이터(binary encoded data)(D2)로 상기 온도계 코드 데이터(D1)를 변환시킨다. 타이밍 신호(TIMING2)의 에지로 결정되는 각 시험 사이클 동안, 레지스터(70)는 인코더(69)의 현재 출력을 저장한다. 레지스터(70)의 현재의 내용(current contents)은 룩업 테이블(66)의 입력(MAG)을 형성한다.

타이밍 신호 발생기 구조

도 6은 도 3의 타이밍 신호 발생기(36)를 도시한 블록도이다. 타이밍 신호 발생기(36)는 입력 제어 데이터(DC, RC)가 나타내는 시험 동작을 언제 수행할 지를 구동기(34)(TIMING1) 및 수신기(38)(TIMING2) 모두에게 지시하는 타이밍 펄스를 발생시킨다. 클럭 신호(CLOCK)는 도 3의 룩업 테이블(32)의 출력(TC)을 각 시험 사이클의 시작 전에 레지스터(80)에 적재한다.

각 시험 사이클 동안, 링 오실레이터(ring oscillator)(82)는 클럭 신호(CLOCK)로 고정되어 있으나 펄스 에지가 J개의 시간 슬롯(time slot)으로 시험 사이클을 정확하게 분배하도록 위상에 있어서 분포된 주파수인 J개의 타이밍 신호(T1-TJ) 세트를 발생시킨다. 각각의 시험 사이클 동안, 타이밍 신호(TIMING1)에서 하나의 양의 에지(positive edge)와 하나의 음의 에지(negative edge)를 발생시킬 수 있는 에지 발생기(edge generator)(85)는 멀티플렉스(multiplexer)(86)와 RS 플립플롭(flip-flop)(88)을 포함한다. 레지스터(80) 내의 데이터(TC)의 일부분의 제어하에 있는 멀티플렉서(86)는 링 오실레이터(82)의 출력(T1-TJ) 중 하나를 선택하여 RS 플립플롭(88)의 셋 입력(S)을 구동시키고 또 다른 하나를 선택하여 리셋 입력(R)을 구동시킨다. RS 플립플롭(88)은 자신의 출력(Q) 상에 타이밍 신호(TIMING1)를 발생시킨다. 입력(S)에서의 펄스는 RS 플립플롭(88)이 출력(Q)의 타이밍 신호(TIMING1)에서 양의 에지를 발생하게 하는 반면, 입력(R)에서의 펄스는 출력(Q)의 타이밍 신호(TIMING1)에서 음의 에지를 발생하게 한다. 에지 발생기(84, 85)는 타이밍 신호 발생기(36)가 클럭 신호(CLOCK)에 대해 타이밍 신호(TIMING1, TIMING2)의 에지의 위상을 변화시키도록 한다. 따라서, 각 타이밍 신호는 클럭 신호(CLOCK)의 주기인 (1/J)의 해상도를 가지고 시험 이벤트 타이밍을 제어할 수 있다.

패턴 발생기

도 7은 도 3의 패턴 발생기를 보다 상세하게 도시한 블록도이다. 패턴 발생기(30)는 호스트 컴퓨터(24)로부터 프로그래밍된 데이터를 저장하는 랜덤 액세스 프로그램 메모리(random access program memory)(90)를 포함한다. 각각의 프로그램 단계에서, 프로그램 메모리(90)는 자신의 개별 주소에 데이터 형태(INST, VECTOR)를 저장한다. 각 시험 사이클 동안, 명령 처리기(instruction processor)(92)는 저장된 데이터 쌍(INST, VECTOR)을 판독하도록 프로그램 메모리(90)의 주소를 지정한다. 프로그램 메모리(90)의 출력(VECTOR)은 벡터 변환기(vector converter)(94)를 통과하고 이후 도 3의 룩업 테이블(32)의 주소를 지정하여 다음 시험 사이클에 대한 출력 데이터(DC, RC, TC)를 제공하도록 한다. 프로그램 메모리(90)에서 판독한 명령(INST)은 프로그램 메모리(90)에 대한 다음 주소 위치(ADDR)를 어떻게 발생시키는 지를 명령 처리기(92)에 지시한다.

명령 세트는 표1과 같다.

표 1

명령(INC)은 현재의 메모리 주소보다 하나 이상 큰 출력 메모리 주소(ADDR)를 생성하도록 명령 처리기(92)에 지시한다. 명령(LoopStart N)은 현재 주소를 증가시키고 N회 반복하는 루프의 처음 메모리 주소를 표시(mark)한다. 명령(LoopEnd)은 루프의 마지막 메모리 주소를 표시한다. 명령 처리기(92)가 명령(LoopEnd)과 만나는 처음 N회 동안은 메모리 주소(ADDR)를 저장된 주소(LoopStart)로 설정한다. 명령 처리기(92)가 명령(LoopEnd)과 만나는 다음 회에는 현재 주소를 증가시킨다.

명령(Repeat N)은 N 시험 사이클 동안 출력 메모리 주소(ADDR)를 변경시키지 않도록 명령 처리기(92)에 지시한다. 명령(Call N)은 (현주소+1)를 "회귀(return)" 주소로 저장하도록 하고 이후 메모리 주소(ADDR)를 N의 값으로 설정하도록 명령 처리기(92)에 지시한다. 명령(Return)은 메모리 주소를 다시 저장된 회귀 주소로 설정하도록 명령 처리기(92)에 지시한다. 명령(End)은 시험의 종료를 나타내고 트리거 버스(28)를 통해 신호(END)를 호스트 컴퓨터(24)에 전송하도록 명령 처리기(92)에 지시한다.

벡터 변환기

도 8은 도 7의 벡터 변환기를 보다 상세하게 나타낸 블록도이다. 벡터 변환기(94)는 도 7의 프로그램 메모리(90)에서 판독한 16비트 벡터(VECTOR') 시퀀스를 수신하여 도 3의 룩업 테이블(32)에 제공되는 16비트 벡터(VECTOR) 시퀀스를 출력으로 공급한다. 전술한 바와 같이, 각각의 출력(VECTOR)은 시험기 채널(CH1)이 수행해야 할 동작을 참조하고(reference) 동작이나 동작들이 수행되어야 할 횟수를 나타낸다. 16비트 VECTOR 워드(16-bit VECTOR word)는 시험 동작과 타이밍을 216개의 상이한 조합까지 참조하는 반면, 채널은 전형적으로 시험 동안 더 적은 시험 동작과 타이밍의 상이한 조합을 수행할 것이다. 따라서, 대부분의 시험 응용에 있어서, 상기 채널이 주어진 시험 사이클 동안 수행할 제한된 범위의 동작 중에서 상대적으로 적은 수의 16비트 VECTOR 워드를 선택하면 된다. 예를 들면, 채널이 시험 동안이 4개의 상이한 시험 동작과 타이밍의 조합만을 수행할 경우, 각 VECTOR 워드 중 최소 2개의 주요 비트만이 선택을 하는 데 필요하다. 이러한 경우에 있어서, 벡터 변환기(94)는 출력 VECTOR 시퀀스의 각각의 워드에 대하여 2개의 하위 차수 비트로서 2비트 입력 VECTOR' 시퀀스를 포함하고 각 출력 VECTOR의 나머지 1개의 상위 차수 비트를 '0'으로 설정시킨다. 예를 들면, VECTOR 워드가 각 시험 사이클에 대해 필요한 선택 정보를 반송하는 오직 2개의 하위 차수 비트만이 필요할 경우, 도 7의 프로그램 메모리(90)에 의해 생성된 각각의 VECTOR' 워드는 8개 VECTOR 워드 시퀀스의 값을 조절한다. 또는 다른 예로서, 각 VECTOR 워드가 25개의 시험 동작과 타이밍 조합 중에서 선택하는 데 5비트가 필요한 경우, 5개의 연속적인 16비트 VECTOR' 워드의 각 세트는 16개의 연속적인 5비트 VECTOR 워드의 각 세트 값을 조절한다. 벡터 변환기(94)는 시스템으로부터 제거될 수 있고 프로그램 메모리(90)의 출력 VECTOR' 워드는 도 3의 룩업 테이블(32)의 주소를 직접 지정하는 데 사용될 수 있다. 하지만, 프로그램 메모리(90)의 VECTOR' 출력이 시험 동작을 정의하는 효율성을 개선시킬 수 있는 데, 이는 하나의 16비트 VECTOR' 워드가 16 시험 사이클 1개에 대한 시험 동작을 정의할 수 있도록 허용하기 때문이다.

도 8을 참고하면, 벡터 변환기(94)는 시퀀서(sequencer)(98)가 발생하는 시프트 인 신호(shift in signal)(SI)의 각 펄스에 응답하여 16비트 VECTOR' 워드를 수신하고 저장하기 위한 버퍼(100)를 포함한다. 16비트 VECTOR' 워드를 저장한 후, 버퍼(100)는 시퀀서(108)가 발생하는 연속적인 시프트 아웃 신호(shift out signal)(SO) 펄스에 응답하여 16비트 직렬 인/병렬 아웃 시프트 레지스터(serial in/parallel out shift register)(102)로 상기 워드의 비트들을 시프트시킨다. 16개의 AND 게이트 어레이(array)와 시프트 레지스터(102)에 저장된 16비트워드(VECTOR")와 더불어 디코더(decoder)(110)의 16비트 MASK 워드 출력은 도 3의 룩업 테이블(32)의 입력이며 레지스터(106)를 통해 클럭 제어되는 16비트 출력 VECTOR 값을 발생시킨다.

도 9는 디코더(110)가 발생하는 MASK 및 AND 게이트(104)가 상기 MASK 및 VECTOR" 값을 결합하여 연속적인 2개의 시험 사이클을 생성하는 방식을 도시한다. 디코더(110)는 도 3의 레지스터(96)에 저장된 데이터(B/C)를 디코딩하여 MASK 워드 출력을 생성한다. MASK 워드는 AND 게이트가 논리 0(영)으로 설정되는 16비트 VECTOR 워드 출력의 상위 차수 비트의 수 및 VECTOR" 워드의 대응 비트와 일치하도록 설정되는 하위 차수 비트의 수를 결정한다. 도 9에 도시한 예에서, 디코더(110)의 입력(B/C)은 W=5인 값을 가지며, 이는 VECTOR 워드의 하위 차수 5비트가 시험 동작 선택 정보를 반송하며(carry) 상위 (16-5=11)비트는 영으로 설정됨을 나타낸다. 디코더(110)는 따라서 "온도계 코드" 마스크 값(0000000000011111)을 생성한다. 제1 시험 사이클에 앞서서 시프트 레지스터(102)의 16비트 VECTOR" 출력이 예를 들어 (1010111101001101)인 경우, MASK 및 VECTOR" 값은 AND 게이트(104)에서 결합되어 시험 사이클 동안 VECTOR 값(0000000000001101)을 생성한다. 제2 시험 사이클 이전에, 시퀀서(108)는 시프트 레지스터(102)로부터 VECTOR" 값의 하위 5비트를 시프트시키고 시프트 레지스터(102)의 VECTOR" 출력은 예를 들어 (1100110101111010)이 된다. 이후 AND 게이트(104)는 VECTOR"의 상위 11비트를 영으로 마스크하여 제2 시험 사이클 동안 VECTOR 값(0000000000011010)을 생성한다.

주파수 증폭기(frequency multiplier)(112)는 16의 비율로 클럭 신호(CLOCK)를 주파수 증폭하여 16회의 시험 사이클 주파수로 시퀀서(108)를 클럭 제어하기 위한 클럭 신호(CLOCK')를 생성한다. 시퀀서(108)는 시험 사이클 동안 버퍼(100, 102)를 통하여 VECTOR' 데이터의 W 비트를 시프트시키기 위하여 각 시험 사이클 동안 신호(SO)를 W회 전송한다. 시퀀서(108)가 버퍼(100)로부터 16비트 VECTOR 값 모두를 시프트시켰을 경우, 버퍼(100)는 시퀀스(108)로 신호(EMPTY)를 전송한다. 입력(SI)을 버퍼(100)에 전송하여 다음 VECTOR'값을 로드하라고 지시하고 이후 명령 처리기(92)에 신호(NEXT)를 전송하여 버퍼(100)에 다음 VECTOR' 입력을 제공하도록 지시함으로써 응답한다. 명령 처리기(92)의 신호 출력(RESET)의 리딩 에지(leading edge)는 버퍼(100)에 남아있는 임의의 VECTOR' 데이터를 소거하는 시험 종료를 생성하고 시퀀서(108)를 억제한다(disable). 제1 시험 사이클 직전에 명령 처리기(92)가 생성하는 신호 출력(RESET)의 트레일링 에지(trailing edge)는 시퀀서(108)를 초기화하고 활성화한다(enable).

시험기 동작

겸용 시험기(20)의 동작은 도 2의 DUT(22)가 8비트 디지털 파형을 아날로그 출력 신호로 변환시키는 DAC인 예로서 가장 잘 설명될 수 있다. DUT(22)가 1개의 정확한 메가헤르쯔 사인파(megahertz sine wave)를 발생하는 지를 시험한다고 가정하자. 간단한 상기의 시험 방법은 DAC가 1㎒의 주파수를 갖는 출력 아날로그 신호를 발생하도록 입력 데이터 시퀀스를 DUT에 공급하는 것이다. 이후 DAC 출력 신호는 각 시험 사이클 동안 디지털화되어 DUT 출력 신호의 특성을 나타내는 파형 데이터 시퀀스를 발생한다. 그리고 나서 호스트 컴퓨터(24)는 DAC가 예정한대로 동작하였는 지를 결정하기 위하여 데이터를 분석한다.

DAC에 대한 상기 시험을 수행하기 위하여, 도 2의 호스트 컴퓨터(24)는 8개 채널(C1-C8)을 프로그래밍하여 8비트 디지털 입력 파형 데이터 시퀀스를 1㎒ 신호를 발생하리라 예상되는 DUT(22)에 공급하고, 1개 채널(C9)을 프로그래밍하여 DUT(22)로의 디지털 입력 데이터를 클럭 제어하기 위하여 DUT(22)에 디지털 클럭 신호 입력을 제공한다. 호스트 컴퓨터(24)는 또한 채널(C10)을 프로그래밍하여 적절한 주파수로 DUT의 아날로그 출력 신호를 디지털화한다.

호스트 컴퓨터(10)는 시험을 시작하기 위하여 트리거 버스(10)를 통하여 채널(C1-C10)에 신호(START)를 전송한다. 이 때, 채널(C1C8)은 8비트 데이터 값의 시퀀스를 DUT(22)에 공급하기 시작한다. 채널(C9)은 8비트 데이터 값 각각을 변환하는 DAC(22)에 신호를 주는(signaling) 클럭 펄스를, 대응하는 아날로그 출력 신호 크기에 공급한다. 채널(C10)은 적절한 속도로 아날로그 DUT 출력 신호를 반복적으로 샘플링하고 디지털화한 값을 내부의 획득 메모리(40)에 저장한다. 시험 프로그램을 실행한 후, 모든 채널을 트리거 버스(28)를 통해 신호(END)를 전송하여 호스트 컴퓨터(24)에게 시험이 종료되었음을 알린다. 이후, 호스트 컴퓨터(24)는 채널(C10)에 의해 저장된 디지털 파형 데이터를 판독하고 처러하여 DAC가 시험을 통과했는 지를 결정한다.

각 채널(C1-CN)은 아날로그 또는 디지털 시험 동작을 수행할 수 있으므로, 상기한 시험을 수행하기 위하여 개별적인 아날로그 및 디지털 채널을 제공할 필요가 없다. 이로 인해 다목적 시험기에 필요한 채널의 수를 감소시킬 수 있다. 겸용 채널은 통상의 단일 목적 채널보다 크지 않으므로, 겸용 채널을 단일 목적 아날로그 및 디지털 채널 세트보다 DUT에 보다 가까이 위치시킬 수 있다. 이로 인해 보다 왜곡이 없는 상태에서 그리고 더 높은 주파수에서 시험을 수행할 수 있다. 본 발명의 겸용 채널 구조는 채널이 아날로그 또는 디지털 채널로 동작하느냐에 따라, 구동기 또는 수신기로 동작하느냐에 따라 패턴 발생 자원을 효율적으로 그리고 유연하게 할당할 수 있다는 점에서 매우 탄력적이다. 데이터 자원을 효율적으로 사용하면 유사한 성능의 종래 시험기보다 적은 데이터를 사용하여 보다 빠르게 시험기를 프로그래밍할 수 있다.

전술한 명세서가 본 발명의 바람직한 실시예를 기술하였지만, 당업자는 더 넓은 관점에서 본 발명으로부터 벗어나지 않는 바람직한 실시예의 많은 변형을 만들 수 있다. 따라서, 첨부한 청구범위는 본 발명의 진정한 범위와 원리에 속하는 그러한 모든 변형을 포함하고자 하였다.

Claims

각각이 복수의 단자를 갖는 집적회로(IC)에 대해서 각각이 연속적인 시험 사이클로 구성된 복수의 시험기 채널을 포함하는 장치에 있어서,

각각의 시험기 채널이

제어 데이터값 각각은 대응하는 시험 사이클 동안 IC 단자에서 수행되는 시험 동작을 정의하고, 상기 각각의 시험 동안 제어 데이터값(DC, TC, RC)의 시퀀스를 발생시키는 데이터 발생 수단(30, 32); 및

대응하는 시험 사이클 동안 상기 발생된 각각의 제어 데이터 값에 의해 정의되는 시험 동작을 수행하는 시험 수단(34, 36, 38)을 포함하고,

상기 제어 데이터 값에 의해 정의되는 시험 동작이 디지털 신호를 통해 IC 단자와 통신하고 아날로그 신호를 통해 IC 단자와 통신하는 것을 포함하는 장치.
제1항에 있어서,

상기 제어 데이터 값에 의해 정의되는 상기 시험 동작이, 상기 시험 중 일부의 시험 사이클 동안에는 디지털 신호(DUT_IN)이고 상기 시험 중 나머지 시험 사이클 동안에는 아날로그 신호인 시험 신호를 IC 단자에 제공하는 장치.
제2항에 있어서,

상기 제어 데이터 값 각각이 상기 시험 신호가 상기 아날로그 시험 신호로서발생되는 것인지, 상기 시험 신호가 상기 디지털 시험 신호로서 발생되는 것인지를 선택하는 장치.
제2항에 있어서,

상기 시험 수단이

상기 데이터 발생 수단에 의해 생성된 제어 데이터 값 각각으로 제어되는 크기에 관한 제1 출력 신호(DAC_OUT)를 발생하는 디지털 아날로그 변환(digital-to-analog conversion)(DAC) 수단; 및

상기 시험 신호를 발생하는 제어 데이터 값 각각에 응답하여 상기 제1 출력을 조절 가능하게(adjustably) 처리하는 수단(54, 56, 58)

을 포함하는 장치.
제4항에 있어서,

상기 제1 출력 신호를 조절 가능하게 처리하는 수단(54, 56, 58)이 제어 데이터 값 각각에 응답하여 상기 제1 출력 신호를 조절 가능하게 필터링(filtering)하는 장치.
제5항에 있어서,

상기 제1 출력 신호를 조절 가능하게 처리하는 수단(54, 56, 58)이 상기 시험 신호를 발생시키기 위하여 상기 제1 출력 신호를 버퍼링(buffering)하도록 제어데이터 값 각각으로 제어되는 3상태 버퍼(tristate buffer)를 추가로 포함하는 장치.
제6항에 있어서,

상기 제1 출력 신호를 조절 가능하게 처리하는 수단(56, 58)이

제어 데이터 값 각각에 응답하여 상기 제1 출력 신호를 조절 가능하게 필터링하는 상기 3상태 버퍼에 상기 DAC 수단을 접속시키는 필터(56); 및

제어 데이터 값 각각에 응답하여 상기 버퍼에 상기 DAC 수단을 선택적으로 접속시키는 스위치(58)

를 포함하는 장치.
제4항에 있어서,

상기 시험 수단이 제어 데어터 값 각각으로 제어되는 소정 시간에 타이밍 신호(TIMING1)를 발생시키는 수단을 추가로 포함하고,

상기 DAC 수단이 상기 제어 데이터 값으로 제어되는 제1 크기 출력 신호를 발생시키는 상기 타이밍 신호에 응답하는 장치.
제1항에 있어서,

상기 제어 데이터 값에 의해 정의되는 상기 시험 동작이 시험 결과 데이터(FAIL, RESULTS)를 발생하도록 IC 단자에서 생성된 IC 출력 신호를 처리하는것을 포함하고,

상기 IC 출력 신호가 상기 시험 중 일부의 시험 사이클 동안에는 디지털 출력 신호이고 상기 시험 중 나머지의 시험 사이클 동안에는 아날로그 출력 신호인 장치.
제9항에 있어서,

상기 제어 데이터 값 각각이 상기 IC 출력 신호가 처리되어야 할 방식을 제어하는 장치.
제10항에 있어서,

상기 시험 수단이

IC 출력 신호의 크기를 나타내는 출력 데이터(MAG)를 생성하기 위하여 상기 제어 데이터 값 각각에 응답하여 각각의 시험 동안 IC 출력 신호를 디지털화하는 수단(76, 77, 64); 및

상기 시험 결과 데이터를 생성하기 위하여 상기 제어 데이터 값 각각에 의해 결정되는 방식으로 상기 출력 데이터를 조절 가능하게 처리하는 수단(60, 66)

을 포함하는 장치.
제11항에 있어서,

상기 출력 데이터를 조절 가능하게 처리하는 상기 수단이 대응하는 결과 데이터를 발생시킴으로써 상기 출력 데이터(MAG) 및 상기 제어 데이터 값의 일부(MC)의 조합(combination)에 응답하는 룩업 테이블(lookup table)(66) 수단을 포함하는 장치.
제11항에 있어서,

상기 IC 출력 신호를 디지털화하는 상기 수단이

기준 전압(REF)을 발생시키도록 상기 제어 데이터 값의 일부(RANGE)에 응답하는 수단; 및

상기 IC 출력 신호(DUT_OUT) 및 상기 기준 전압을 수신하고, 상기 기준 전압으로 일정하게 제어되는 비율을 가지면서 상기 출력 신호(DUT_OUT)의 크기에 비례하는 값을 갖는 상기 출력 데이터(MAG)를 발생시키는 수단(76, 77, 62, 68, 69, 70)

을 포함하는 장치.
제13항에 있어서,

상기 IC 출력 신호를 디지털화하는 상기 수단이

상기 IC 출력 신호(DUT_OUT) 및 상기 기준 전압을 수신하고, 상기 기준 전압(REF)으로 일정하게 제어되는 비율을 가지면서 상기 IC 출력 신호(DUT_OUT)의 크기에 비례하는 값을 갖는 디지털 플래쉬 비교기 출력 데이터(digital flash comparator output data)를 발생시키는 플래쉬 비교기 수단; 및

상기 출력 데이터(MAG)를 생성하도록 상기 디지털 플래쉬 비교기 출력 데이터를 수신하고 인코딩(encoding)하는 인코딩 수단

을 포함하는 장치.
제11항에 있어서,

상기 IC 출력 신호를 디지털화하는 상기 수단(76, 77, 64)이

필터링된 IC 출력 신호를 생성하도록 각각의 제어 데이터 값에 응답하여 상기 IC 출력 신호를 조절 가능하게 필터링하는 수단(76, 77); 및

상기 필터링된 IC 출력 신호의 크기를 나타내는 상기 출력 데이터(MAG)를 생성하도록 상기 제어 데이터 값 각각에 응답하여 상기 필터링된 IC 출력 신호를 디지털화하는 수단(64)

을 포함하는 장치.
제11항에 있어서,

각각의 시험기 채널이 IC 단자를 상기 채널의 상기 시험 수단에 접속시키는 전송 회선(transmission line)을 추가로 포함하며,

상기 시험 수단이 상기 전송 회선을 종결시키는(terminate) 능동 부하(active load) 수단을 추가로 포함하고, 상기 능동 부하는 상기 제어 데이터 값 각각으로 제어되는 상기 IC 단자 상에 부하를 위치시키는 장치.
제11항에 있어서,

상기 시험 수단이 제어 데이터 값 각각으로 제어되는 소정 시간에 타이밍 신호(TIMING2)를 발생시키는 수단(36)을 추가로 포함하고, 상기 DAC 수단이 상기 제어 데이터 값으로 제어되는 IC 출력 신호의 크기를 나타내는 상기 출력 데이터(MAG)를 발생시킴으로써 상기 타이밍 신호에 응답하는 장치.
제1항에 있어서,

상기 데이터 발생 수단이

각 시험 사이클 동안 별개의 벡터를 포함하는 제1 벡터 시퀀스(VECTOR)를 발생시키는 패턴 발생 수단(30); 및

상기 제1 벡터 시퀀스의 벡터 각각을 수신하고 상기 제1 벡터 시퀀스에 응답하여 상기 제어 데이터 값 중 하나를 발생시키는 룩업 테이블(lookup table) 수단(32)

을 포함하는 장치.
제18항에 있어서,

상기 룩업 테이블 수단이 랜덤 액세스 메모리(random access memory) 내의 주소 지정 가능한 저장 위치(addressable storage location)에 제어 데이터 값을 저장하고 주소 지정이 되었을 경우 상기 제어 데이터 값 각각을 판독할 수 있도록 상기 제1 벡터 시퀀스의 각각의 벡터로 주소 지정되는 상기 랜덤 액세스 메모리를포함하는 장치.
제19항에 있어서,

제어 데이터 값을 상기 랜덤 액세스 메모리의 주소 지정 가능한 저장 위치에 기입하는 수단(24, 26)을 추가로 포함하는 장치.
제19항에 있어서,

상기 패턴 발생 수단이

제2 벡터 시퀀스(VECTOR')를 발생시키는 수단(90, 92); 및

상기 제2 벡터 시퀀스를 수신하여 상기 제1 벡터 시퀀스로 변환시키는 수단(94, 96)을 포함하고,

상기 제1 벡터 시퀀스가 상기 제2 시퀀스의 벡터의 비트 수를 포함하고, 상기 비트 수는 입력 데이터(B/C)에 의해 조절 가능하게 제어되는 장치.
제1항에 있어서,

상기 제어 데이터 값에 의해 정의되는 상기 시험 동작이 시험 신호를 발생시키며 IC 단자에 전송하고,

상기 시험 신호가 상기 시험 중 일부의 시험 사이클 동안에는 디지털 신호(DUT_IN)이고 상기 시험 중 나머지의 시험 사이클 동안에는 아날로그 시험 신호이며,

상기 제어 데이터 값에 의해 정의되는 상기 시험 동작이 시험 결과 데이터(FAIL, RESULTS)를 생성하도록 IC 단자에서 발생된 IC 출력 신호를 처리하는 것을 포함하고,

상기 IC 출력 신호가 상기 시험 중 일부의 시험 사이클 동안에는 디지털 출력 신호이고 상기 시험 중 나머지의 시험 사이클 동안에는 아날로그 출력 신호인 장치.
제22항에 있어서,

상기 제어 데이터 값 각각이 상기 시험 신호가 상기 아날로그 시험 신호로서 발생되는 지 디지털 시험 신호로서 발생되는 지를 선택하고,

상기 제어 데이터 값 각각이 상기 IC 출력 신호가 처리될 방식을 제어하는 장치.
제22항에 있어서,

상기 시험 수단이

상기 데이터 발생 수단이 생성하는 각각의 제어 데이터 값으로 제어되는 크기에 대한 제1 출력 신호(DAC_OUT)를 발생시키는 디지털 아날로그 변환(DAC) 수단;

상기 시험 신호를 발생시키도록 상기 제어 데이터 값에 응답하여 상기 제1 출력 신호를 조절 가능하게 필터링하는 수단(54, 56, 58);

IC 출력 신호의 크기를 나타내는 디지털 출력 데이터(MAG)를 발생시키도록제어 데이터 값에 응답하여 상기 IC 출력 신호를 조절 가능하게 필터링하고 디지털화하는 수단(76, 77, 64); 및

상기 시험 결과 데이터를 발생시키도록 상기 제어 데이터 값 각각에 의해 결정되는 방식으로 상기 디지털 출력 데이터를 조절 가능하게 처리하는 수단(60, 66)

을 포함하는 장치.
제23항에 있어서,

각 시험 사이클 동안 개별 벡터를 포함하는 제1 벡터 시퀀스(VECTOR)를발생시키는 패턴 발생 수단(30); 및

상기 제1 벡터 시퀀스의 각 벡터를 수신하고 상기 벡터에 응답하여 상기 제어 데이터 값 중 하나를 발생시키며, 랜덤 액세스 메모리 내의 주소 지정 가능한 저장 위치에서 제어 데이터를 저장하고 주소 지정이 되었을 경우 상기 제어 데이터 값 각각을 판독할 수 있도록 상기 각 벡터 시퀀스의 벡터 각각에 의해 주소 지정되는 상기 랜덤 액세스 메모리를 포함하는 룩업 테이블 수단(32)

을 포함하는 장치.