KR20010023514A

KR20010023514A - 집적회로 테스터용 프로그램 가능한 포맷터 회로

Info

Publication number: KR20010023514A
Application number: KR1020007002160A
Authority: KR
Inventors: 알킨브라이언제이.
Original assignee: 오쿠모토 리차드; 크레던스 시스템스 코포레이션
Priority date: 1997-08-29
Filing date: 1998-08-20
Publication date: 2001-03-26
Also published as: EP1018029A4; US5919270A; EP1018029A1; WO1999010754A1; KR100599918B1; JP2001514391A

Abstract

다중 채널 집적 회로 테스터용 포맷터 회로(16)가 구동 제어 회로(72), 비교 회로(74) 및 랜덤 액세스 메모리(RAM)(70)를 포함한다. 상기 RAM은 입력 포맷 선택 데이터의 각각의 값을 구동 제어 및 비교 회로로 제공되는 대응하는 포맷 제어 데이터로 변환한다. 상기 구동 제어 회로(72)는, 상기 테스터 채널이 테스트 중인 장치(DUT)의 단자로 공급하는 테스트 신호의 상태를 결정하는 한 셋트의 구동 제어 신호를 생성한다. 비교 회로는 상기 단자에서의 DUT 출력 신호가 기대 논리 상태에 있는지를 결정한다. 상기 구동 제어 신호의 기대 상태 또는 DUT 출력 신호의 기대 상태를 참조하는 다양한 대체 데이터 소오스 가운데 선택하기 위하여 상기 구동 및 비교 회로는 RAM의 포맷 제어 데이터 출력에 의해 제어되는 멀티플렉서(84,86)를 도입한다. 포맷터 구성은 입력 참조 데이터를 탄력성있게 사용하도록 함으로써, 광범위의 선택가능한 구동 및 비교 포맷을 제공한다.

Description

집적회로 테스터용 프로그램 가능한 포맷터 회로 {PROGRAMMABLE FORMATTER CIRCUIT FOR INTEGRATED CIRCUIT TESTER}

일반적인 핀에 관한 집적회로 테스터(per-pin integrated circuit tester)는 패턴 발생기 및 테스트 아래의 집적회로 장치(DUT)의 각각의 핀당 하나씩 해당되는 한 벌의 테스터 채널을 포함한다. 상기 테스터는 하나의 테스트를 한 벌의 연속 테스트 사이클로 형성하고, 각각의 테스트 사이클 동안 각각의 채널은 대응하는 DUT 핀에서 테스트 활동(test activity)을 수행한다. 예를 들면, 하나의 테스터 채널은 테스트 신호 입력을 DUT 단자에 공급할 수 있고, 또는 상기 단자에서 DUT 출력 신호를 모니터링할 수도 있고, 상기 DUT 출력 신호가 예상한 대로 거동하지 않을 때 "FAIL" 표시 신호를 생성할 수도 있다.

상기 테스터는 "formatset" 데이터(FSET), "timeset" 데이터(TSET) 및 참조 데이터(PG)를 각각의 테스트 사이클 동안 각각의 테스터 채널로 제공하기 위한 패턴 발생기를 포함한다. FSET 데이터는 채널이 테스트 사이클 동안에 사용해야 하는 특정한 구동 또는 비교 포맷을 참조한다. "구동 포맷"은 테스트 사이클 동안에 제어채널이 출력 테스트 신호의 상태를 제어하도록 하는 방식이다. "비교 포맷"은 채널이 DUT 출력 신호가 테스트 사이클 동안에 예상대로 거동하는 지를 결정하는 특정한 방식이다. TSET 데이터는 예를 들면, 테스트 신호 상태 변화 또는 DUT 출력 신호 비교와 같은 형상이 나타나는 테스트 사이클 동안의 일정한 횟수를 표시한다. PG 데이터는 테스트 신호의 원하는 상태 또는 DUT 신호의 원하는 상태를 나타내도록 사용될 수 있다.

일반적인 테스터 채널은 테스트 신호 상태(하이, 로우 또는 트리스테이트)를 나타내는 한 벌의 구동 제어 신호에 응답하여 DUT에서 테스트 신호를 생성하도록 핀 전자회로를 포함한다. 상기 핀 전자회로는 또한 상기 단자에서 DUT 출력 신호를 모니터링하고, DUT 출력 신호가 현재 하이 논리 레벨 상에 있는지 또는 로우 논리 레벨 하에 있는지를 나타내는 비교 하이(CH) 및 비교 로우(CL) 신호를 생성한다. 각각의 타이밍 신호 발생기는 각각의 테스트 사이클의 시작 전에 패턴 발생기로부터 TSET 데이터를 수신하고, 타이밍 신호 펄스 입력을 상기 TSET 데이터에 의해 표시되는 테스트 사이클 동안의 한 지점에서 포맷터 회로로 생성한다. 포맷터 회로는 각각의 테스트 사이클의 시작에서 패턴 발생기로부터 FSET 데이터를 수신하고, 핀 전자회로로의 구동 제어 신호 입력을 생성하여 FSET 데이터에 의해 표시되는 구동 포맷을 수행하도록 한다. 상기 포맷터는 구동 제어 신호의 상태를 결정하는 PG 데이터를 사용할 수도 있고, 제어 신호에서 상태 변화를 생성할 때 타이밍 신호를 참조로 사용한다. 포맷터 회로는 또한 FSET 데이터에 의해 참조된 비교 포맷을 사용하여 테스트 사이클 동안에, FAIL 신호를 나타낼 지를 결정하기 위하여, 핀 전자회로의 하이 CH 및 CL 출력을 비교한다. 명시화된 비교 포맷에 따라, PG 데이터는 CH 및 CL 데이터의 기대된 상태를 참조할 수 있다. 타이밍 신호는 상기 포맷터가 CL 및 CH 데이터를 샘플링할 때를 나타낸다.

도 7에 도시된 바와 같이, 일반적인 종래의 포맷터는 T1, T2, PG 및 FSET 데이터를 수신하고 한 쌍의 네 개의 플립-플롭 3A 및 3B의 셋 및 리셋 입력에 인가되는 한 벌의 네 개의 출력 신호를 생성하는 논리 회로(2)를 포함한다. D 구동 신호 및 플립-플롭 3B에 의해 생성된 플립-플롭 3A는 Z 구동 신호를 생성한다. FSET 데이터는 상기 포맷터가 테스트 사이클 동안에 생성할 수 있는 제한된 셋트의 D 및 Z 구동 신호 포맷 중의 하나를 참조한다. 특별히, FSET 데이터는 D 및 Z 신호가 테스트 사이클 동안에 겪는 상태 변화의 수(0-2)를 나타내고, 각 상태 변화가 T1 또는 T2 신호의 에지에서 일어나는 지를 나타낸다. FSET 데이터에 의해 참조되는 구동 신호 포맷은 또한 논리 회로(2)가 PG 데이터의 비트를 D 또는 Z 신호가 변하는 상태를 나타내는 참조로 사용하는 지를 나타낸다.

FSET 데이터는 대안적으로 비교 포맷을 참조할 수도 있다. 테스터 채널이 비교 동작을 수행할 때, PG 데이터는 CH 및 CL 데이터의 기대되는 상태를 표시할 수도 있다. 선택된 비교 포맷에 따라, 포맷터 회로는 T1 또는 T2 타이밍 신호의 하나의 에지에 CH 및 CL 데이터를 샘플링할 수 있고, T1 및 T2 사이의 시간 윈도우 동안에 CH 및 CL 데이터를 모티터링할 수 있다. 종래 기술에 의한 포맷터는 윈도우 비교기(5) 및 에지 비교기(6)의 작동을 제어하는 신호를 생성하는 PG 및 FSET 데이트를 처리하는 또 다른 논리 회로(4)를 나타낼 수 있다. 논리 회로(4)로부터 제어 데이터에 의해 작동될 때, 윈도우 비교기(5)는 DUT로부터 CH 및 CL 데이터를 모티터링하고, CH 및/또는 CL 데이터가 T1 및 T2 타이밍 신호에 의해 바운딩되는 시간 윈도우 동안에 어떤 시간에도 비기대된 상태를 통과하도록 할 때, OR 게이트(7)를 통해 출력 FAIL 신호를 나타낼 수 있다. 에지 비교기(6)가 논리 회로(4)로부터 신호를 인에이블링할 때, CH 또는 CL은 T1 또는 T2 신호의 에지를 수신하자마자 비기대된 상태로 있을 때 OR 게이트(7)를 통해 출력 FAIL 신호를 나타낼 수 있다.

상기 포맷터로의 상기 FSET 데이터 입력이 특정한 구동 또는 비교 포맷을 선택하고, FSET 데이터는 단지 네 개의 비트를 가지며, 4-비트 워드는 단지 열 여섯 개의 다른 값을 가지므로, 이는 단지 열 여섯 개의 구동 또는 비교 포맷 중의 하나를 선택할 수 있다. 열 여섯 개의 다른 포맷의 성질은 논리 회로(2,4)의 디자인에 의해 결정된다. 따라서, 종래 기술의 논리 디코더(2, 4)는 특히 테스터가 수행되기로 기대되는 테스트의 형태를 위해 필요한 구동 및 비교 포맷을 제공하도록 디자인된다. 그러므로, 집적회로용 테스트를 디자인할 때, 사용자는 가능한 구동 및 비교 포맷의 제한된 수를 고려해야 한다. 사용자는 논리 회로(2 또는 4)로 디자인 되지 않는 구동 또는 비교 포맷을 구별해 낼 수 없다.

도 7의 포맷터 구조는 구동 및 비교 포맷을 제공할 때, 입력 데이터를 비탄력적으로 사용하기 때문에, 단지 구동 및 비교 포맷의 제한된 수를 제공할 수 있다. 구동 및 비교 포맷을 생성하도록 입력 데이터 및 타이밍 신호를 사용하는 방식에서 매우 탄력적이어서 많은 수의 유용한 구동 및 비교 포맷을 제공하고, 사용자로 하여금 사용되는 테스트 포맷을 디자인할 수 있도록 하는 탄력성을 제공하는 집적 회로 테스터용 포맷터가 필요하다.

본 발명은 일반적으로 집적회로(IC) 테스터에 관한 것으로, 상세하게는 광범위한 영역의 구동 및 비교 포맷을 제공하는 프로그램 가능한 포맷터를 갖는 IC 테스터에 관한 것이다.

도 1은 본 발명에 의한 집적회로 테스터를 도시한 도면.

도 2는 도 1의 주기 발생기 및 원 타이밍(one timing) 발생기를 더 상세히 도시한 블록도.

도 3은 도 1의 일반적인 포맷터를 더 상세히 도시한 블록도.

도 4는 도 3의 구동 논리 회로를 더 상세히 도시한 블록도.

도 5는 도 3의 비교 논리 회로를 더 상세히 도시한 블록도.

도 6은 도 1의 패턴 발생기를 더 상세히 도시한 블록도.

도 7은 종래 기술에 의한 포맷터 회로를 도시한 도면.

본 발명에 의한 집적회로 테스터는 패턴 발생기 및 한 벌의 테스터 채널을 포함하고, 각각의 테스터 채널은 테스트 상의 집적회로 장치(DUT)의 각각의 핀에 해당된다. 상기 테스터는 테스트를 한 벌의 연속적인 테스트 사이클로 구성하고, 각각의 테스트 사이클 동안에, 각각의 채널은 테스트 신호 입력을 상기 DUT 단자에 제공할 수도 있고, 또는 상기 단자에서 DUT 출력 신호를 모니터링하고, 상기 DUT 출력 신호가 기대된 대로 거동하지 않을 때, "FAIL" 을 표시하는 신호를 생성한다. 상기 테스터는 각각의 테스트 사이클의 시작 전에 각각의 테스터 채널에 제공되는 "formatset" 데이터(FSET), "timeset" 데이터(TSET), 및 참조 데이터(PG)를 생성하는 패턴 발생기를 포함한다. 상기 FSET 데이터는 상기 채널이 사이클 동안에 사용해야 하는 특정한 구동 또는 비교 포맷을 인용한다.

본 발명에 의하면, 핀 전자회로에 더하여, 각각의 테스터 채널은 또한 두 개의 타이밍 신호 발생기 및 포맷터 회로를 포함한다. 각각의 타이밍 신호 발생기는 각각의 테스트 사이클의 시작에서 패턴 발생기로부터 TSET 데이터를 수신하고, 상기 TSET 데이터에 의해 표시되는 테스트 사이클 동안의 임의의 시간에 타이밍 신호를 생성한다. 상기 포맷터 회로는 구동제어회로, 비교회로, 및 랜덤 엑세스 메모리(RAM)를 포함한다. 상기 RAM은 상기 FSET 데이터의 각각의 값을 상기 구동 제어 및 비교 제어 회로에 제공되는 대응 포맷 제어 데이터로 변환한다.

본 발명에 의한 구동 제어 회로는 복수 개의 펄스 셰이퍼(pulse shaper)를 포함하고, 각각의 펄스 셰이퍼는 각각의 상기 구동 신호를 생성한다. 각각의 펄스 셰이퍼는 두 개의 멀티플렉서를 포함하고, 각각의 멀티플렉서는 상기 타이밍 신호의 개별 타이밍 신호와 각각 대응한다. 각각의 멀티플렉서는 상기 패턴 발생기로부터 생성된 참조 데이터 비트 PG, 반전된 PG 비트, 다른 멀티플렉서의 이전 출력과 대응되는 하드 와이어드(hard-wired) 하이 및 로우 논리 레벨 비트(high and low logic level bits)를 수신한다. 각각의 멀티플렉서는 RAM의 상기 포맷 제어 데이터의 각각에 응답하여 선택된 상기 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 출력 신호를 생성한다. 각각의 펄스 셰이퍼는 상기 멀티플렉서의 대응 타이밍 신호의 각각의 펄스에 응답하여 각각의 멀티플렉서의 출력 신호를 대응시키기 위하여 상기 구동 제어 신호 중의 하나의 상태를 정하는 논리회로를 또한 포함한다.

본 발명의 또 다른 측면에 의하면, 비교회로가 하이 기대 선택 회로 및 로우 기대 선택회로를 포함한다. 각각의 기대 선택 회로는 두 개의 멀티플렉서를 포함하고, 각각의 상기 멀티플렉서는 상기 두 개의 타이밍 신호의 각각과 대응한다. 각각의 멀티플렉서는 상기 패턴 발생기로부터 생성된 참조 데이터 비트 PG, 반전된 PG 비트, 다른 멀티플렉서의 이전 출력과 대응되는 하드 와이어드(hard-wired) 하이 및 로우 논리 레벨 비트(high and low logic level bits)를 수신한다. 각각의 멀티플렉서는 RAM의 상기 포맷 제어 데이터의 각각에 응답하여 선택된 상기 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 출력 신호를 생성한다.

각각의 상기 멀티플렉서는 상기 포맷터 RAM의 상기 포맷 제어 데이터 출력의 개별 포맷 제어 데이터 부분에 응답하여 상기 선택된 상기 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 출력 신호를 생성한다. 상기 비교회로는 또한 페일 논리회로(fail logic means)를 포함하고, 상기 페일 논리회로는 기대 선택 회로의 멀티플렉서의 대응 타이밍 신호의 펄스에 응답하여 각각의 기대 선택 회로 멀티플렉서에 의해 생성된 기대 신호를 샘플링하고, 샘플링된 기대 신호와 상기 핀 전자회로에 의해 생성된 상기 비교 비트의 비교를 수행하며, 상기 비교 결과에 응답하여 상기 페일 신호(fail signal)를 생성한다.

본 발명의 또 다른 측면에 의하면, 상기 비교회로는 또한 두 개의 멀티플렉서를 포함하는 윈도우 기대회로를 포함한다. 각각의 멀티플렉서는 상기 패턴 발생기로부터 생성된 참조 데이터 비트 PG, 반전된 PG 비트, 다른 멀티플렉서의 이전 출력과 대응되는 하드 와이어드(hard-wired) 하이 및 로우 논리 레벨 비트를 수신한다. 각각의 멀티플렉서는 RAM의 상기 포맷 제어 데이터의 각각에 응답하여 선택된 상기 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 출력 신호를 생성한다. 상기 윈도우 기대회로는 또한 상기 윈도우 제어신호, 두 개의 타이밍 신호, 및 상기 핀 전자회로에 의해 생성된 비교 하이 및 로우 비트를 수신하는 윈도우 논리회로를 포함한다. 상기 윈도우 논리회로는 상기 두 개의 타이밍 신호의 펄스들 사이의 윈도우 타임 동안의 임의의 시간에 CH 또는 CL 비트가 하이 또는 로우로 변환되는지를 나타내는 네 개의 신호를 생성한다. 상기 두 개의 윈도우 제어 신호의 상태는 어느 타이밍 신호가 상기 타임 윈도우를 열고, 어느 타이밍 신호가 상기 타임 윈도우를 닫는지를 결정한다. 상기 페일 논리회로는 상기 두 개의 타이밍 신호의 펄스에 응답하여 표시신호를 샘플링하고, 두 개 또는 그 이상의 표시신호가 도입될 때 FAIL 신호를 도입한다.

본 발명에 의한 포맷터 회로는 입력 데이터 및 타이밍 신호를 더욱 탄력성있게 사용하도록 함으로써, 넓은 범위의 구동 및 비교 포맷을 제공한다. 따라서, 테스트 상의 장치의 각각의 단자에서 임의의 다양한 구동 및 비교 포맷을 사용할 수 있도록 하는 집적회로 테스터에 대해 포맷 회로를 제공하는 것이 본 발명의 목적이다.

본 발명의 요지는 이하 본 명세서의 결말부분에서 구체적이고 개별적으로 청구된다. 본 명세서에 첨부된 도면을 참조하여 이하 더 상세히 기술되는 본 발명의 다른 이점 및 목적으로부터 본 발명의 구조와 작동 원리가 더 잘 이해될 것이다. 도면에서 동일 작용을 하는 요소는 동일한 참조번호를 가진다.

도 1은 테스트 하의 집적회로 장치(DUT)(12)의 테스트를 수행하기 위한 본 발명에 의한 집적회로 테스터(10)를 도시하고 있다. 테스터(10)는 DUT(12)의 그 하나 하나가 각각의 핀 또는 단자에 해당되는 한 셋트의 N 채널 CH(1)-CH(N)을 포함한다. 테스터(10)는 하나의 테스트를 한 셋트의 연속 테스트 사이클로 구성하고, 각각의 테스트 사이클 동안에, 각각의 채널 CH(1)-CH(N)은 대응하는 DUT 단자에서 테스트 활동(test activity)을 수행한다. 예를 들면, 테스터 채널은 테스트 신호 입력을 DUT 단자로 제공할 수도 있고, 또는 DUT 출력 신호가 기대된 대로 거동하지 않는다면, 단자에서 DUT 출력 신호를 모니터링하고 출력 FAIL 신호를 생성할 수도 있다.

테스터(10)는 "포맷셋(formatset)" 데이터(FSET)를 생성하는 패턴 발생기(22), "타임셋(timeset)" 데이터(TSET), "주기셋(periodset)" 데이터(PSET) 및 각각의 테스트 사이클에 대한 참조 데이터(PG)를 포함한다. 상기 FSET 데이터는 채널이 사이클 동안에 사용하는 특정 구동 또는 비교 포맷을 참조한다. "구동 포맷(drive format)"은 채널이 테스트 사이클 동안에 출력 테스트 신호의 상태를 제어하는 특정 방식이다. 구동 포맷은 채널이 테스트 사이클 동안에 연속적인 테스트 신호 상태를 결정하는 데이터를 획득하는 방식을 포함한다. "비교 포맷(compare format)"은 채널이 DUT 출력 신호가 테스트 사이클 동안에 개대된 대로 거동하는 지를 결정하는 특정 방식이다. 비교 포맷은 채널이 출력 신호의 기대된 상태를 결정하는 방식 및 채널이 출력 신호를 그 기대된 상태와 비교하고 FAIL 신호를 생성하는 방식을 포함한다. TSET 데이터는 예를 들면, 테스트 신호 상태 변화 또는 DUT 출력 신호 비교와 같은 사건이 일어나는 테스트 사이클 동안에 임의의 회수를 나타낸다. PSET 데이터 값은 테스트 사이클이 어떻게 지속되는 지를 나타낸다. 상기 PSET 데이터 값은 각각의 테스트 사이클의 시작에서 주기 발생기(20)에 공급된다. 상기 주기 발생기(20)는 참조 신호 BOC 및 데이터 값 CVRN을 생성함으로써 PSET 데이터 값에 응답한다. BOC 신호는 각각의 채널 CH(1)-CH(N)에게 다음 테스트 사이클이 주 클록 신호 MCLK의 다음 펄스를 따르기를 시작해야 하는 지를 알린다. CVRN 데이터는 상기 다음 MCLK 신호 후에, 다음 테스트 사이클이 실질적으로 시작되어야 하는 지를 나타낸다.

각각의 테스터 채널 CH(1)-CH(N)은 한 셋트의 구동 제어 신호(D,Z 및 VH)에 응답하여 DUT에서 테스트 신호를 생성하는 핀 전자회로(14)를 포함한다. 상기 D 제어 신호는 핀 전자회로(14)에게 출력 테스트 신호를 하이 또는 로우 논리 레벨로 구동시켜야 할 지를 알린다. 상기 VH는 상기 핀 전자회로에게 출력 테스트 신호를 이차 전압으로 구동시켜야 할 지를 알린다. 상기 Z 제어 신호는 상기 핀 전자회로에게 출력 테스트 신호를 언제 트리스테이트 해야 할 지를 알린다. 각각의 테스트 사이클 동안에, 핀 전자회로(14)는 또한 (있다면) DUT 단자에서 DUT 출력 신호를 모니터링하고, DUT 출력 신호가 현재 하이 논리 레벨 이상 또는 로우 레벨 이하에 있는지를 나타내는 비교 하이 및 비교 로우 신호(CH 및 CL)를 생성한다.

상기 핀 전자회로(14)에 추가하여, 각각의 테스터 채널 CH(1)-CH(N)은 포맷터 회로(16) 및 두 개의 타이밍 신호 발생기(18, 19)를 포함한다. 각각의 타이밍 신호 발생기(18 또는 19)는 패턴 발생기(22)로부터 TSET 데이터를, 각각의 테스트 사이클의 시작에서 주기 발생기(20)로부터 BOC 신호와 CVRN 신호를 수신하고, TSET 데이터에 의해 표시되는 테스트 사이클의 시작을 뒤따르는 지연과 함께 각각의 테스트 사이클 동안에 출력 타이밍 신호 T1 또는 T2를 펄스로 보낸다.

포맷터 회로(16)는 패턴 발생기(20)로부터 FSET 데이터를 수신하고, 구동 제어 신호 D, Z 및 VH를 상기 핀 전자회로(14)로 제공하여 FSET 데이터에 의해 표시되는 구동 포맷을 수행하도록 한다. 몇몇 구동 포맷에서, PG 데이터는 상기 포맷터가 상기 구동 제어 신호를 셋팅하는 상태를 표시한다. 타이밍 신호 T1 및 T2는 포맷터 회로(16)에게 구동 제어 신호 D, Z 및 VH의 상태를 언제 제어해야 하는 지를 알린다. FSET 데이터가 비교 포맷을 참조할 때, 포맷터 회로(16)는 T1 및/또는 T2 타이밍 신호에 의해 표시되는 때에 핀 전자회로의 비교 하이 CH 및 CL 출력을 샘플링하고, 그 샘플된 것으로부터 테스트 사이클 동안에 FAIL 신호를 도입해야 하는 지를 결정한다. 몇몇 비교 포맷에서, PG 데이터는 CH 및 CL 데이터의 기대 상태를 참조한다. 테스트 동안에, 패턴 발생기(22)는 또한 포맷터 회로(16)에 의해 생산된 FAIL 데이터를 수신, 저장 및 처리한다.

수행되어질 테스트를 규정하기 위하여, 입력 프로그래밍 데이터는 이서네트 버스(Ethernet bus)(26)를 통하여 일반적인 호스트 컴퓨터(24)에 공급된다. 호스트 컴퓨터(24)는 일반적인 컴퓨터 버스(28)를 통하여 포맷터 회로(16), 패턴 발생기(22), 주기 발생기(20), 타이밍 발생기(18, 19) 및 핀 전자 회로(14) 내에 다양한 제어 레지스터 및 메모리로 프로그래밍 데이터를 배분한다. 패턴 발생기(22)로 공급되는 프로그래밍 데이터는 상기 패턴 발생기에게 각각의 테스트 사이클 동안 PSET, TSET, FSET 및 PG 데이터의 출력 패턴을 어떻게 생성할 지를 말한다. 주기 발생기(20)로 공급된 프로그래밍 데이터는 사이클 주기 길이를 PSET의 각각의 가능한 값에 관련시킨다. 타이밍 발생기(18, 19)에 공급되는 프로그래밍 데이터는 특정 T1 및 T2 타이밍 신호 펄스 지연을 각각의 TSET의 가능한 값에 관련시킨다. 핀 전자 회로(14)로 공급되는 프로그래밍 데이터는 하이 및 로우 테스트 신호 전압 및 출력 신호 비교 논리 레벨을 포함하는 DUT(12)의 다양한 파라미터를 나타낸다. 각각의 채널의 포맷터(16)로 공급되는 프로그래밍 데이터는 특정 구동 및 제어 포맷을 FSET 데이터의 각각의 가능한 값에 관련시킨다.

주기 발생기

도 2는 도 1의 주기 발생기 에지 발생기(20)를 도시한다. 테스트 사이클 주 클록 MCLK 사이클의 전체 및 부분적인 수로 확장된다. 도 2를 참조하면, 주기 발생기(20)는 RAM(30), 카운터(32) 및 어큐뮤레이터(34)를 포함한다. 도 1의 패턴 발생기(22)로부터 PSET에 의해 번지가 지정되는 RAM(30)은 각각의 주소에서 도 1의 호스트(24)로부터 프로그래밍 데이터를 저장한다. 프로그래밍 데이터는 PSET의 각각의 값을 주기 길이로 관련되고, MCLK 주기의 전체 수 및 부분의 용어로 테스트 사이클의 주기를 나타내는 WHOLE 및 FRACTION를 포함한다. 각각의 BOC 신호 펄스의 트레일링 에지에, WHOLE 데이터 값은 카운터(32)로 로딩되고, FRACTION 데이터 값이 어큐뮤레이터(34)에 의해 축적된다. 따라서, 카운터(32)는 MCLK 신호 펄스를 카운팅하기를 시작한다. 카운트가 WHOLE로 도달할 때, 카운터(32)는 다음 BOC 펄스를 생성한다. BOC 펄스의 리딩 에지는 도 1의 패턴 발생기(22)가 새 PSET 값을 생성하도록 하여, RAM(30)이 다음 테스트 사이클 동안 WHOLE/FRACTION 데이터 쌍을 생성하도록 한다. BOC 신호에 의해 클록(clock)되는 어큐뮤레이터(34)가 CVRN 데이터를 생성하기 위하여 연속적인 FRACTION 데이터 값을 축적한다. 축적된 CVRN 데이터가 하나의 MCLK 사이클보다 더 큰 주기를 나타내고, 카운터(32)의 +1 입력으로 오버플로우 신호 OF를 제공할 때, 어큐뮤레이터(34)는 오버플로우한다. 카운터(32)가 WHOLE 값을 로딩할 때, 이는 WHOLE +1로 카운트 제한을 규정한다. 따라서, 카운터(32)의 BOC 출력은 다음 테스트 사이클의 시작을 앞서는 마지막 MCLK 펄스를 나타낸다. CVRN 데이터는 다음 테스트 사이클이 실질적으로 시작되는 MCLK 펄스를 따라 하나의 MCLK 사이클의 부분적인 부분을 나타낸다.

따라서, 도 1 및 또한 도 2에 상세히 도시된 타이밍 신호 발생기(18)는 도 1의 패턴 발생기(22)로부터 TSET 데이터에 의해 표시되는 지연으로 각각의 테스트 사이클의 시작 후에 한번 타이밍 신호 T1 펄스를 발생시킨다. 주기 발생기(20)으로부터 BOC 신호 및 CVRN 데이터는 테스트 사이클의 시작을 나타낸다. 타이밍 신호 발생기(18)는 도 1의 패턴 발생기(22)로부터 TSET 데이터에 의해 번지가 지정되는 RAM(36)을 포함한다. RAM(36)은 도 1의 호스트(24)로부터 프로그램 가능한 데이터를 TSET의 각각의 값을 지연 시간으로 연관시키는 각각의 어드레스에 저장한다. BOC 신호 로드는 카운터(60)가 MCLK 신호에 의해 클록되도록 한다. 로드가 인에이블되면, 카운터(60)는 RAM(36)의 데이터 출력의 부분(ETCA)을 로딩한다. 그러므로, 카운터(60)는 ETCA 데이터에 의해 표시되는 카운트 제한에 반대하여 출력 신호 T1'을 생성한다. 프로그램 가능한 지연 회로(62)는 지연이 입력 데이터 DELAY에 의해 결정될 때, T1' 신호를 지연시킨다. 한 쌍의 가산기(64,66)는 어큐뮤레이터(34)의 CVRN 출력 및 레지스터(52)에 저장된 캘리브레이션 데이터 값 CAL을 RAM(36)의 데이터 출력의 또 다른 하나의 부분(ETCB)에 가산하여 DELAY 데이터 값을 생성한다. 호스트 콤퓨터(24)는 테스트 이전에 캘리브레이션 데이터 CAL을 레지스터(68)에 저장한다. CAL 데이터 값은 각각의 채널에 별개로 제어되어 각각의 채널은 MCLK에서의 상태 변화 및 DUT 단자에 도달하는 테스트 신호에서 결과적인 상태 변화 사이의 지연의 채널 대 채널 차이(channel-to-channel differences)를 눈금 제어한다.

타이밍 신호 발생기는 각각의 테스트 사이클 동안에 T1 신호 펄스를 생성한다. 선택된 BOC 신호는 다음의 테스트 사이클이 다음 MCLK 펄스 후에 몇몇 지점에서 시작하는 것을 나타낸다. CVRN 데이터는 MCLK 펄스 후 얼마 후에 다음 테스트 사이클이 실질적으로 시작되는 지를 나타낸다. ETCA 값은 다음 테스트 사이클의 시작 후에 T1' 펄스를 생성하기 전에 몇 개의 MCLK 사이클 카운터(60)가 기다려야 하는 지를 나타낸다. ETCB 데이터는 T1 신호 펄스를 생성하기 위하여 시간 지연 회로(62)의 양이 T1' 신호를 지연시켜야 하는 지를 나타낸다. 지연 회로(62)의 제어가능한 지연은 0-1 MCLK 주기 범위에 이른다. 타이밍 신호 발생기(19)는 도 2의 타이밍 발생기의 구성과 유사하다.

포맷터(Formatter)

도 3은 본 발명에 의한 도 1의 포맷터(16)를 상세 블록도로 도시한다. 도 3을 참조하면, 포맷터(16)는 각각의 테스트 사이클 동안 패턴 발생기(22)로부터 4-비트 FSET 데이터 값을 수신한다. FSET 데이터는 테스트 사이클 동안에 DUT 단자에서 테스터 채널에 의해 수행되어져야 하는 특정 테스트 포맷을 도시한다. 4-비트 FSET 데이터 값은 열 여섯 개의 저장 장소를 갖는 RAM(70)을 번지를 지정한다. 테스트가 시작되기 전에, 도 1의 호스트 컴퓨터(24)는 컴퓨터 버스(28)를 통하여 RAM(70)의 각각의 저장 위치에 포맷 제어 데이터(FORMAT)를 저장한다. 비록 각각의 채널이 많은 테스트 포맷의 다른 종류를 수행할 수 있지만, 포맷터(16)로 공급된 FSET 데이터 값은 단지 네 개의 비트를 가지고 있고, 단지 열 여섯 개의 다른 값을 취할 수 있다. 따라서, FSET 데이터 값은 상기 포맷터가 생성하는 많은 다른 테스트 포맷 중에 단지 열 여섯 개를 나타낼 수 있다. 각각의 테스터 채널의 포맷터(16)의 RAM(70)의 열 여섯 개의 저장 위치에서 저장된 데이터는 상기 열 여섯 개의 가능한 테스트 포맷 중 어느 채널이 테스트 동안 수행할 수 있는 지를 결정한다. 비록 채널이 임의의 테스트 동안에 열 여섯 개의 구동 또는 비교 포맷 중의 단지 하나를 수행할 수 있다 해도, 테스트는 일반적으로 임의의 한 DUT 단자에서 열 여섯 개 이하의 다른 구동 및 비교 포맷을 요구하기 때문에, 이것은 테스터 능력에 상당한 제한은 아니다. 또한, 각각의 테스터 채널의 포맷터(16)의 RAM(70)은 도 1의 호스트(24)로부터 다른 프로그램 데이터를 수신할 수 있기 때문에, 테스터 채널은 같은 열 여섯 개의 테스트 포맷에 대해 프로그램될 필요는 없다.

테스트 동안에, 입력되는 FSET 데이터 값이 RAM(70)를 번지를 지정할 때, RAM(70)은 번지가 지정된 FORMAT 데이터의 일부분을 구동 논리 회로(72)에 판독하고, 번지가 지정된 FORMAT 데이터의 또 다른 일부분을 비교 논리 회로(74)에 판독한다. D,Z 및 VH 신호에서 상태 변화의 특정 시퀀스는 FORMAT 데이터에 의해 제어되고, 이러한 상태 변화의 타이밍은 T1 및 T2 신호에 의해 제어되면서, 구동 논리 회로(72)는 출력 D,Z 및 VH 신호를 핀 전자회로(14)에 공급한다. 몇몇 구동 포맷에서, 패턴 발생기(22)로부터의 참조 데이터 PG의 비트는 D,Z 및/또는 VH 신호가 구동되는 것이 어느 상태인지를 나타낸다. 다른 구동 포맷에서, D,Z 및/또는 VH 신호의 새 상태는 포맷 자체에 의해 지정되고 PG 데이터와는 독립적이다.

비교 논리 회로(74)는 또한 도 1의 핀 전자회로(14)의 비교 하이(CH) 및 비교 로우(CL) 출력 신호와 마찬가지로 T1 및 T2 타이밍 신호 및 참조 데이터 PG 수신한다. 비교 논리 회로(74)는 CH 및/또는 CL 신호를 기대 상태와 비교하고, CH 및 CL 신호 상태가 테스트 사이클 동안에 기대된 대로 되지 않을 때 FAIL 신호를 나타낸다. FORMAT 데이터는 비교 논리 회로(74)가 비교를 수행하는 방식을 제어하고, T1 및 T2 신호는 비교 타이밍을 제어하는데 사용될 수 있다. 몇몇 비교 포맷에서, 2-비트 참조 데이터 PG는 기대 상태 CH 및 CL 신호 상태를 나타낸다. 다른 비교 포맷에서, 기대 상태는 포맷 그 자체에 의해 지정되고, PG 데이터와는 독립적이다.

구동 논리

도 4는 도 3의 구동 논리 회로(72)를 더 상세히 도시한 블록도이다. 구동 논리 회로(72)는 도 1의 핀 전자회로(14)에 공급된 D,Z 및 VH 구동 신호를 각각 생성하는 세 개의 펄스 셰이퍼 회로(pulse shaper circuits)(80-82)의 한 벌을 포함한다. 펄스 셰이퍼 회로(80)는 셋 및 리셋 입력(S,R)을 포함하고 D 구동신호를 생성하는 플립-플롭(76)을 포함한다. 상기 펄스 셰이퍼 회로(80)는 또한 한 쌍의 멀티플렉서(84, 86)를 포함하고, 각각은 도 3의 RAM(70)로부터의 FORMAT 데이터의 개별 데이터 부분에 의해 제어된다. 입력 신호 A를 플립-플롭(76)의 S 및 R 입력을 제어하는 논리회로(88)로 제공하기 위하여, 상기 멀티플렉서(84)는 일곱 개의 입력 데이터 신호로부터 선택한다. 이러한 상기 일곱 개의 데이터 신호는 도 1의 패턴 발생기(22)로부터 두 개의 PG 비트(PG1 및 PG2), 하드 와이어드 하이 및 로우 논리 레벨("0" 및 "1") 및 T2에 의해 클록된 래치(96)에 의해 하나의 테스트 사이클을 지연된 멀티플렉서(86)의 출력 신호 B를 포함한다. 멀티플렉서(84)는 또한 인버터(inverters)(90)에 의해 변환되는 PG1 및 PG2 비트를 수신한다. 멀티플렉서(86)는 또한 일곱 개의 입력 데이터 신호로부터 선택하여 입력 신호 B를 논리 회로(88), 변환 및 비변환된 PG 비트(PG1 및 PG2)를 포함하는 데이터 신호, 하드 와이어드 하이 및 로우 논리 레벨 및 T1에 의해 클록된 래치(96)에 의해 하나의 테스트 사이클을 지연된 멀티플렉서(84)의 출력 신호 A를 제공한다.

논리회로(88)는 네 개의 AND 게이트 88A-88D 및 두 개의 OR 게이트 88E 및 88F 셋트를 포함한다. AND 게이트 88A는 T1 신호 및 멀티플렉서(84)의 출력을 수신하고, OR 게이트 88E의 입력을 구동한다. AND 게이트 88B는 T2 신호 및 멀티플렉서(86)의 출력을 수신하고, OR 게이트 88E의 또 다른 입력을 구동한다. OR 게이트 88E는 플립-플롭(76)의 셋 입력 S를 구동한다. AND 게이트 88D는 T1 신호 및 멀티플렉서(84)의 (변환된) A 출력을 수신하고, OR 게이트 88F의 입력을 구동한다. AND 게이트 88C는 T1 신호 및 멀티플렉서(86)의 (변환된) B 출력을 수신하고, OR 게이트 88E의 입력을 구동한다. OR 게이트 88F는 플립-플롭(76)의 셋 입력 S를 구동한다. T1 신호는 논리회로(88)로의 입력신호 A를 인에이블링시키고, 이것이 T1이 도입될 때 A 신호의 상태에 따라 플립-플롭(76)을 셋팅 또는 리셋팅하도록 허락한다. 유사하게, 논리회로(88)로의 T2 타이밍 신호 입력은 신호 B를 인에이블링시키고, 이것이 플립-플롭(76)을 셋팅 또는 리셋팅하도록 허락한다. 따라서, FORMAT데이터 값은 구동신호가 변화하는 상태를 제어하기 위한 데이터 소오스(data source)를 선택하고, T1 및 T2 타이밍 신호는 핀 전자회로로 제공된 구동신호 D의 에지의 타이밍을 제어한다. Z 및 VH 구동신호를 생성하는 펄스 셰이퍼 회로(81, 82)는 회로(80)와 유사하다. 따라서, 도 4에 도시된 바와 같이, 각각의 출력신호 D, VH 및 Z로의 상태변화를 제어하기 위하여, 구동 논리회로(72)로의 FORMAT 데이터 입력은 일곱 개의 입력 소오스 중의 하나를 선택하고, T1 및/또는 T2 신호를 이러한 상태 변화를 타이밍하기 위한 참조로 선택한다.

비교 논리

도 5는 도 3의 비교 논리회로(74)를 상세히 도시한 블록도이다. 비교 논리회로(74)는 한 셋트의 "기대 데이터 선택(expect data selection)" 회로(92-95)를 포함한다. 하이 기대 데이터 선택회로(92)는 각각의 테스트 사이클 동안에 두 개의 출력 신호 HE1 및 HE2를 생성한다. HE1 신호는 DUT 출력이 T1 타이밍 신호의 상승 에지에서 논리적으로 하이가 되리라고 기대된다. T1 신호는 HE1 신호 및 페일 논리 회로(98)로의 래치(latch)(96)를 통하여 도 1의 핀 전자회로(14)로부터 비교 하이 신호 CH를 클록한다. DUT가 적절하게 작동된다면, DUT 출력 신호가 T1 신호 에지 상에 논리적 "1"이라고 기대될 때, CH 및 HE1 양쪽 모두가 하이가 되어야 한다. 페일 논리회로(98)로의 CH 입력이, HE1이 하이일 때 로우가 된다면, 따라서 DUT 출력은 에러가 되고, 페일 논리회로(98)는 FAIL 신호를 도입한다. DUT 출력이 T2 타이밍 신호의 상승 에지에서 논리적으로 하이라고 기대될 때, 상기 HE2 신호가 테스트 사이클 동안에 도입된다. T2 신호가 상기 페일 논리회로(98)로의 래치(100)를 통하여 HE2 신호 및 CH 신호를 클록한다. 페일 논리회로는 또한, CH에 의해 HE2가 하이로 갈 때마다 FAIL 신호를 도입한다.

하이 기대 데이터 선택회로(92)는 HE1 및 HE2를 생성하는 한 쌍의 멀티플렉서(102, 104)를 포함하고, 각각의 멀티플렉서는 도 3의 포맷터 RAM(70)으로부터 FORMAT 데이터의 개별 데이터 부분에 의해 제어된다. 멀티플렉서(102)는 불변환 및 변환된 PG1 및 PG2 비트, 하드와이어드 논리 0 및 논리 1 비트 및 래치(106)에 의해 지연된 하나의 테스트 사이클 HE2 신호 출력을 포함하는 일곱 개의 입력을 선택함으로써 HE1 신호를 생성한다. 멀티플렉서(104)는 불변환 및 변환된 PG1 및 PG2 비트, 하드와이어드 논리 0 및 논리 1 비트 및 래치(108)에 의해 지연된 하나의 테스트 사이클 HE1 신호 출력을 포함하는 일곱 개의 입력을 선택함으로써 HE2 신호를 생성한다. 따라서, FORMAT 데이터는 핀 전자회로의 비교 하이 CH 출력의 기대 상태를 표시하는 데이터의 소오스를 선택하고, 또한 상기 기대출력이 T1 또는 T2 타이밍 신호 에지에 샘플링되는지를 결정한다.

로우 기대 데이터 선택회로(93), 포스 패스/페일 기대 데이터 선택회로(force pass/fail expect data circuit)(94) 및 윈도우 선택 기대 데이터 선택회로(95)는 하이 기대회로(92)와 유사하나, FORMAT 데이터의 개별 데이터 부분에 의해 제어된다. 로우 기대회로는 DUT 출력 신호가 T1 또는 T2 타이밍 신호 중의 어느 하나에서 논리적으로 로우가 되는 때를 나타내기 위하여 로우 기대신호 LE1 또는 LE2를 도입한다. 이러한 신호는 핀 전자회로로부터의 비교 로우 데이터 CL과 함께 또한 FAIL 논리회로(98)의 입력으로의 래치(96, 100)에 의하여 래치된다. 페일 논리회로는 LE1 또는 LE2가 하이가 될 때, 그러나 그에 대응하는 CL 입력이 로우가 될 때, FAIL 신호를 도입한다. 포스 패스/페일 회로(94)는 CH 또는 CL의 상태와 상관없이 T1 또는 T2 타이밍 신호의 에지에 FAIL 신호를 도입 또는 부도입하기 위하여 페일 논리회로를 힘을 가하기 위하여 F1 또는 F2 신호를 도입한다. F1 또는 F2 신호는 또한 래치(96, 100)를 각각 통하여 상기 포스 논리회로의 입력으로 전달된다.

동작의 "윈도우 기대 모드" 에서, DUT는 임의의 두 개의 T1 및 T2 타이밍 에지 사이의 타임 윈도우 동안에 일정한 하이, 로우 또는 트리스테이트 출력 신호를 생성하도록 기대되고, 상기 타임 윈도우 동안에 잘못된 상태로 이상상태가 일어나지("glitch") 않도록 기대된다. 하이 기대회로(92)와 유사한 윈도우 기대 데이터 선택회로(95A)는 윈도우가 T1 또는 T2 상에 열려지는지를 나타내는 출력 신호 WOT1 및 WOT2를 생성한다. 유사한 윈도우 기대 데이터 선택회로(95B) 윈도우가 T1 또는 T2 상에 닫히는지를 나타내는 출력 신호 WCT1 또는 WCT2를 생성한다. 윈도우 논리회로(116)는 T1, T2, CH, CL, W1 및 W2 신호를 수신하고, 페일 논리회로(98)로의 래치(96, 100)를 통하여 통과하는 신호를 나타내는 네 개의 출력 셋트를 생성한다. CH_H 신호는 CH 신호가 타임 윈도우 동안에 몇몇 점에서 하이로 가는지를 나타내고, CH_L 신호는 CH 신호가 타임 윈도우 동안에 몇몇 점에서 로우가 되는지를 나타낸다. CL_H 신호는 CL 신호가 타임 윈도우 동안에 몇몇 점에서 하이로 가는지를 나타내고, CH_L 신호는 CH 신호가 타임 윈도우 동안에 몇몇 점에서 로우가 되는지를 나타낸다. 래치(96, 100)는 T1 및 T2 에지에서 이러한 신호를 페일 논리회로(98)로 보낸다. 페일 회로(98)는 CH_H 및 CH_L이 모두 참 또는 CL_H 및 CL_H가 모두 참이되는 비기대된 상태를 DUT 출력 신호가 통과하는지를 나타내기 위하여 FAIL 신호를 도입한다.

윈도우 회로(116)는 한 셋트의 AND 게이트 116A-116B, 한 셋트의 플립-플롭 116J-116N, 한 쌍의 OR 게이트 116Q 및 116R을 포함한다. T1 및 WOT1 신호를 수신하는 AND 게이트 116A 및 T2 및 WOT2 신호를 수신하는 AND 게이트 116B는 플립-플롭 116J의 셋 입력를 제어하는 OR 게이트 116Q의 입력을 구동한다. T1 및 WOT1 신호를 수신하는 AND 게이트 116C 및 T2 및 WOT2 신호를 수신하는 AND 게이트 116B는 플립-플롭 116J의 리셋 입력를 제어하는 OR 게이트 116R의 입력을 구동한다. 플립-플롭 116J는 타임 윈도우가 열릴 때 셋(set)되고, 윈도우가 닫힐 때 리셋(reset)된다. OR 게이트 116R의 출력은 모든 플립-플롭 116K-116N을 리셋한다. 플립-플롭 116J의 출력 및 변환된 비교 하이 신호 CH는 CH_L 신호를 생성하는 플립-플롭 116K의 셋 입력을 구동한다. 플립-플롭 116J의 출력 및 비교 하이 신호 CH를 수신하는 AND 게이트 116F는 CH_H 신호를 생성하는 플립-플롭 116L의 셋 입력을 구동한다. 플립-플롭 116J의 출력 및 비교 로우 신호 CL을 수신하는 AND 게이트 116G는 CL_L 신호를 생성하는 플립-플롭 116M의 셋 입력을 구동한다. 플립-플롭 116J의 출력 및 비교 로우 신호 CL을 수신하는 AND 게이트 116H는 CL_H 신호를 생성하는 플립-플롭 116L의 셋 입력을 구동한다.

도 3 내지 5로부터 알 수 있듯이, 포맷터(16)는 구동 또는 비교 포맷의 임의의 많은 범위를 생성할 수 있다. 도 4의 구동 회로(72)의 펄스 셰이퍼(80)로의 FORMAT 데이터 입력은 일곱 개의 데이터 소오스 중의 임의의 선택된 것에 따라 T1 및/또는 T2 신호에서 D 신호가 상승 또는 하강하도록 할 수 있다. 유사하게, 구동 회로(72)의 펄스 셰이퍼(81,82)로의 FORMAT 데이터 입력은 49 Z 구동 신호 포맷 및 49 VH 구동 신호 포맷에 이르기까지 제공될 수 있다. 따라서, 구동 회로(72)로의 FORMAT 데이터 입력은 D, Z 및 VH 구동 포맷의 49³다른 조합 중의 어느 하나를 제공하면서 전체적인 구동 포맷을 선택할 수 있다. 각각이 49 개의 다른 비교 포맷을 제공하면서 4 개의 데이터 선택회로(92-95)를 제공하기 때문에, 도 5의 비교 회로(74)는 49³다른 비교 포맷을 제공한다. 비록 도 3의 4-비트 FSET 어드레스 RAM(70)이 적절한 FSET-to-FORMAT의 RAM(70)으로의 변환 데이터를 로딩함으로써 16 개의 구동 및 비교 포맷 중의 단지 하나를 참조할 수 있지만, 사용자는 가능한 포맷의 매우 넓은 범위 중에서 각각의 테스터 채널용 16 개의 포맷을 별개로 선택할 수 있다.

패턴 발생기

도 6은 도 1의 패턴 발생기(22)를 상세히 도시한 블록도이다. 상기 패턴 발생기(22)는 각각의 주 테스트 사이클의 시작에서 BOC 신호에 의해 클록되는 카운터(120)를 포함한다. 테스트의 시작 이후 일어나는 주 테스트 사이클의 수를 표시하는 카운터(120)의 출력 카운트는 랜덤 액세스 패턴 메모리(122) 및 랜덤 액세스 획득 메모리(acquisition memory)(124)를 번지 지정한다. 상기 패턴 메모리(122)는 각각의 주 테스트 사이클 동안 번지가 지정 가능한 저장 위치를 포함하고, 각각의 저장 위치는 도 1의 호스트 콤퓨터(24)로부터 PSET, TSET, FSET 및 PG 패턴 데이터와 함께 콤퓨터 버스(28) 및 종래의 버스 인터페이스(126)를 통하여 기로딩(pre-loading)된다. 호스트는 또한 테스트의 시작 전에 버스 인터페이스(126)를 통하여 카운터(120)에 카운트 제한 값을 제공한다. 호스트 콤퓨터(24)는 버스 인터페이스(126)를 통하여 카운터(120)의 리셋 입력으로 START 신호를 보냄으로써, 테스트를 시작한다. START 신호는 테스트를 시작하면서 COUNT 제한으로 카운터(120)를 리셋한다. 카운터(120)는 ADDR을 0으로 리셋하고, BOC 신호의 각각의 펄스에 출력 ADDR 카운터를 증가하기를 시작한다. 따라서, 각각의 주 테스트 사이클의 시작 전에 , BOC 신호에 의해 표시되는 대로, 카운터(120)는 패턴 메모리(122)로의 어드레스 입력 ADDR을 증가시켜서 테스트 사이클 동안 적절한 출력 데이터 패턴을 생성한다. 테스트 끝에서 카운터(120)는 그의 카운트 제한을 넘게되고, END 신호를 버스 인터페이스(126) 및 버스(28)를 통하여 호스트로 전송된다.

테스트 동안에, 획득 메모리(124)로의 데이터 입력으로 제공되는 단일 FAIL 비트를 생성하기 위하여 OR 게이트(128)는 모든 채널에 의해 생성된 FAIL 신호를 논리합한다. 획득 메모리(124)는 각각의 테스트 사이클의 시작에서 BOC에 의해 인에이블되도록 기록하고, 카운터(120)로의 ADDR 출력에 의해 번지가 지정되어, 현재 어드레스에서 FAIL 비트를 저장한다. 테스트의 끝에서, 호스트 콤퓨터는 버스(28) 및 인터페이스 회로(126)를 통하여 획득 메모리(124)로부터 페일 데이터를 판독함으로써 테스트의 결과를 얻는다.

이상 본 발명이 구체적인 실시예들에 대해 기술되었지만, 본 발명이 여기에만 국한되는 것은 아니며, 첨부된 특허 청구의 범위에 정의되고 보호되는 본 발명의 사상 및 범주에 이탈됨 없이 다양한 변형 및 수정이 가능함은 당업자에게 분명하다.

Claims

테스트용 집적회로 장치(integrated circuit device under test:DUT) 상에서 테스트를 수행하며, 연속적인 테스트 사이클 동안에 상기 DUT에 테스트 신호를 전송하는 핀 전자회로를 포함하는 형태의 집적회로 테스터(tester)용 포맷터(formatter)－여기서 포맷터는 각각의 테스트 사이클의 시작 전에 입력 타이밍 신호, 포맷 선택 데이터, 및 참조 데이터를 수신하고, 이에 응답하여 핀 전자회로가 테스트 사이클 동안에 테스트 신호를 제어하는 방법을 나타내는 상태를 포함하는 한 셋트의 구동 신호를 생성함－에 있어서,

번지가 지정 가능한 포맷 제어 데이터를 다수 개의 어드레스에 저장하는 랜덤 액세스 메모리－여기서 랜덤 액세스 메모리는 각각의 테스트 사이클의 시작 전에 상기 입력 포맷 선택 데이터에 의해 번지가 지정되고, 이에 응답하여 번지가 지정된 저장 포맷 제어 데이터를 판독함－; 및

상기 입력 타이밍 신호에 응답하여 구동 제어 신호를 생성하는 구동 논리 회로

를 포함하고,

상기 입력 참조 데이터 및 상기 포맷 제어 데이터는 상기 랜덤 액세스 메모리로부터 판독되고, 상기 포맷 제어 데이터는 상기 입력 타이밍 신호 가운데 어느 것이 상기 구동 논리 회로가 상기 구동 신호의 상태를 세팅(setting)하는 시간을 제어해야 하는지와 상기 구동 신호의 상태를 상기 참조 데이터에 의해 표시되는 상태로 세팅해야 하는지를 상기 구동 논리 회로에 알리는

포맷터.
제1항에 있어서,

상기 테스터가 상기 테스트를 수행하기 전에, 상기 포맷 제어 데이터를 상기 랜덤 액세스 메모리에 기록하는 수단을 추가로 포함하는 포맷터.
제1항에 있어서,

상기 구동 제어 회로는 복수 개의 펄스 셰이퍼(pulse shaper)－여기서 각각의 펄스 셰이퍼는 각각의 상기 구동 신호를 생성함－를 포함하고, 각각의 펄스 셰이퍼는

복수 개의 멀티플렉서－여기서 각각의 멀티플렉서는 상기 각각의 타이밍 신호와 대응하고, 상기 참조 데이터로부터 유도된 비트 및 하드 와이어드(hard-wired) 하이 및 로우 논리 레벨 비트(high and low logic level bits)를 포함하는 복수 개의 입력 데이터 비트를 수신하며, 상기 포맷 제어 데이터의 각각에 응답하여 선택된 상기 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 출력 신호를 생성함－; 및

상기 멀티플렉서에 의해 생성된 상기 복수 개의 타이밍 신호 및 출력 신호를 수신하고, 이에 응답하여 상기 구동 신호 중의 하나를 생성하는 논리 수단

을 포함하는 포맷터.
제3항에 있어서,

상기 멀티플렉서 각각에 대한 상기 데이터 입력 중의 하나가 상기 말티플렉서 중의 또 다른 멀티플렉서의 출력 신호로부터 유도되는 포맷터.
제3항에 있어서,

상기 논리 수단이 상기 멀티플렉서의 대응 타이밍 신호의 각각의 펄스에 응답하여 각각의 멀티플렉서의 출력 신호의 상태에 따라 상기 생성된 제어 신호의 상태를 세팅하는 포맷터.
제5항에 있어서,

상기 논리 수단이

상기 구동신호를 생성하는 플립-플롭(flip-flop)－여기서 플립-플롭은 셋 및 리셋 입력(set and reset input)을 가지며, 상기 셋 입력이 신호 펄스를 수신할 때 상기 구동신호를 하나의 상태로 구동시키고, 상기 리셋 입력이 신호 펄스를 수신할 때 상기 구동 신호를 또 다른 상태로 구동시킴－;

복수 개의 셋 신호를 생성하기 위하여 각각의 멀티플렉서의 출력 신호를 멀티플렉서의 대응 타이밍 신호와 논리곱(AND)하고, 상기 플립-플롭의 상기 셋 입력을 구동시키기 위하여 리셋 신호를 논리합(OR)하는 수단; 및

각각의 멀티플렉서의 출력 신호를 반전시키고, 복수 개의 리셋 신호를 생성하도록 반전된 출력신호를 멀티플렉서의 대응 타이밍 신호와 논리곱하고, 상기 플립-플롭의 리셋 입력을 구동시키도록 리셋 신호를 논리합하는 수단

을 포함하는 포맷터.
제1항에 있어서,

상기 핀 전자회로는 또한 상기 DUT에 의해 생성된 출력신호를 모니터링하고 상기 출력신호의 논리 상태를 나타내는 비교 데이터를 생성하며,

상기 포맷터는 비교회로－여기서 비교회로는 상기 랜덤 액세스 메모리로부터 판독된 상기 비교 데이터, 상기 타이밍 신호, 및 상기 포맷 제어 데이터를 수신하고, 상기 타이밍 신호에 의해 나타나는 시간 동안에 상기 출력신호가 기대 상태인지를 결정하기 위하여 상기 포맷 제어 데이터에 의해 나타나는 방식으로 비교 데이터를 처리함－를 추가로 포함하고, 상기 포맷 제어 데이터는 또한 상기 타이밍 신호가 상기 시간을 어떻게 나타내는지를 표시하는

포맷터.
제7항에 있어서,

상기 비교회로가

복수 개의 기대 선택회로－여기서 각각의 기대 선택회로는 상기 비교 비트와 각각 대응되고, 복수 개의 멀티플렉서를 포함하며, 각각의 상기 멀티플렉서는 상기 참조 데이터로부터 유도된 비트 및 하드 와이어드(hard-wired) 하이 및 로우 논리 레벨 비트(high and low logic level bits)를 포함하는 복수 개의 입력 데이터 비트를 수신하고, 상기 포맷 제어 데이터의 개별 포맷 제어 데이터 부분에 응답하여 상기 선택된 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 기대 신호를 생성함－; 및

페일 논리 수단(fail logic means)－여기서 페일 논리 수단은 기대 선택 회로 멀티플렉서의 대응 타이밍 신호의 펄스에 응답하여 각각의 기대 선택 회로 멀티플렉서에 의해 생성된 기대 신호를 샘플링하고, 샘플링된 기대 신호와 상기 비교 데이터의 비교를 수행하며, 상기 비교의 결과에 응답하여 상기 페일 신호(fail signal)의 상태를 세팅함－

을 포함하는 포맷터.
제8항에 있어서,

상기 비교회로가 윈도우 기대회로(window expect circuit)를 포함하되, 상기 윈도우 기대회로는

상기 복수 개의 입력 데이터 비트를 수신하고, 상기 포맷 제어 데이터의 일부분에 응답하여 선택된 상기 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 제1 윈도우 제어신호를 생성하는 제1 멀티플렉서;

상기 입력 데이터 비트를 수신하고, 상기 포맷 제어 데이터의 일부분에 응답하여 선택된 상기 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 제2 윈도우 제어신호를 생성하는 제2 멀티플렉서; 및

상기 각각의 비교 비트에 대응하는 한 쌍의 표시신호(indicating signal)－여기서 각 쌍의 제1 표시신호는 대응하는 비교 비트가 타임 윈도우 동안의 임의의 순간에 논리적으로 하이(high)가 되는지를 나타내고, 각 쌍의 제2 표시신호는 대응하는 비교 비트가 상기 타임 윈도우 동안의 임의의 순간에 논리적으로 로우(low)가 되는지를 나타내며, 상기 타임 윈도우는 두 개의 타이밍 신호 중의 하나를 펄스에 의해 시작하고 종료하며, 상기 제1 및 제2 윈도우 제어 신호의 상태는 상기 두 개의 타이밍 신호 중의 어느 펄스가 상기 타임 윈도우를 시작하고 어느 펄스가 종료하는지를 결정함－를 생성하기 위해 상기 제1 및 제2 윈도우 제어신호, 두 개의 상기 타이밍 신호 및 상기 비교비트를 수신하는 윈도우 논리 수단(window logic means)

을 포함하는 포맷터.
입력 포맷 제어 데이터와 입력 데이터 비트 및 복수 개의 타이밍 신호를 수신하고, 이에 응답하여 복수 개의 제어 신호를 생성하는 집적회로 테스터용 구동 제어 회로에 있어서,

상기 구동 제어 회로는 복수 개의 펄스 셰이퍼(pulse shapers)를 포함하고, 각각의 상기 펄스 셰이퍼는 상기 제어 신호의 각각을 생성하며,

각각의 펄스 셰이퍼는 복수 개의 멀티플렉서－여기서 각각의 멀티플렉서는 상기 타이밍 신호의 각각에 대응하고, 상기 수신된 포맷 제어 데이터의 개별 포맷 제어 데이터 부분에 응답하여 선택된 상기 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 출력 신호를 생성함－; 및 상기 복수 개의 타이밍 신호 및 상기 멀티플렉서에 의해 생성된 출력 신호를 수신하고 이에 응답하여 상기 제어 신호 중의 하나를 생성하는 구동 논리 수단을 포함하는

구동 제어 회로.
제10항에 있어서,

상기 멀티플렉서 각각에 대한 상기 데이터 입력 중의 하나가 또 다른 멀티플렉서의 출력 신호로부터 유도되는 구동 제어 회로.
제10항에 있어서,

상기 구동 논리 수단이 상기 멀티플렉서의 대응 타이밍 신호의 각각의 펄스에 응답하여 각각의 멀티플렉서의 출력 신호의 상태에 따라 상기 생성된 제어 신호의 상태를 세팅하는 구동 제어 회로.
제12항에 있어서,

상기 구동 논리 수단이

상기 제어신호를 생성하는 플립-플롭－여기서 플립-플롭은 셋 및 리셋 입력을 가지며, 상기 셋 입력이 신호 펄스를 수신할 때 상기 제어신호를 하나의 상태로 구동시키고, 상기 리셋 입력이 신호 펄스를 수신할 때 상기 구동 신호를 또 다른 상태로 구동시킴－;

복수 개의 셋 신호를 생성하기 위하여 각각의 멀티플렉서의 출력 신호를 멀티플렉서의 대응 타이밍 신호와 논리곱하고, 상기 플립-플롭의 셋 입력을 구동시키기 위하여 상기 셋 신호를 논리합하는 수단; 및

각각의 멀티플렉서의 출력 신호를 반전시키고, 복수 개의 리셋 신호를 생성하도록 반전된 출력신호를 멀티플렉서의 대응 타이밍 신호와 논리곱하고, 상기 플립-플롭의 리셋 입력을 구동시키도록 리셋 신호를 논리합하는 수단

을 포함하는 구동 제어 회로.
입력 포맷 제어 데이터와 입력 데이터 비트, 복수 개의 입력 비교 비트 및 복수 개의 타이밍 신호를 수신하고, 이에 응답하여 상기 비교 비트가 기대 상태를 가지는지를 나타내는 페일 신호를 생성하는 집적회로 테스터용 비교회로에 있어서,

상기 비교회로가

복수 개의 기대 선택회로－여기서 각각의 기대 선택회로는 상기 비교 비트 각각과 대응되고, 복수 개의 멀티플렉서를 포함하며, 각각의 상기 멀티플렉서는 상기 입력 데이터 비트를 수신하고, 상기 포맷 제어 데이터의 개별 포맷 제어 데이터 부분에 응답하여 상기 선택된 상기 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 기대 신호를 생성함－; 및

페일 논리 수단(fail logic means)－여기서 페일 논리 수단은 기대 선택 회로 멀티플렉서의 대응 타이밍 신호의 펄스에 응답하여 각각의 기대 선택 회로 멀티플렉서에 의해 생성된 기대 신호를 샘플링하고, 샘플링된 기대 신호와 상기 비교 비트의 비교를 수행하며, 상기 비교 결과에 응답하여 상기 페일 신호(fail signal)의 상태를 세팅함－

을 포함하는 비교회로.
제14항에 있어서,

상기 멀티플렉서 각각에 대한 상기 데이터 입력 중의 하나가 또 다른 멀티플렉서의 출력 신호로부터 유도되는 비교회로.
제14항에 있어서,

상기 입력 데이터 비트를 수신하고, 상기 포맷 제어 데이터의 일부분에 응답하여 선택된 상기 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 제1 윈도우 제어신호를 생성하는 제1 멀티플렉서;

상기 입력 데이터 비트를 수신하고, 상기 포맷 제어 데이터의 일부분에 응답하여 선택된 상기 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 제2 윈도우 제어 신호를 생성하는 제2 멀티플렉서; 및

상기 각각의 비교 비트에 대응하는 한 쌍의 표시신호(indicating signal)－여기서 각 쌍의 제1 표시신호는 대응하는 비교 비트가 타임 윈도우 동안의 임의의 순간에 논리적으로 하이(high)가 되는지를 나타내고, 각 쌍의 제2 표시신호는 대응하는 비교 비트가 상기 타임 윈도우 동안의 임의의 순간에 논리적으로 로우(low)가 되는지를 나타내며, 상기 타임 윈도우는 두 개의 타이밍 신호 중의 하나를 펄스에 의해 시작하고 종료하며, 상기 제1 및 제2 윈도우 제어 신호의 상태는 상기 두 개의 타이밍 신호 중의 어느 펄스가 상기 타임 윈도우를 시작하고 어느 펄스가 종료하는지를 결정함－를 생성하기 위해 상기 제1 및 제2 윈도우 제어신호, 두 개의 상기 타이밍 신호 및 상기 비교비트를 수신하는 윈도우 논리 수단(window logic means)을 포함하는 윈도우 기대회로를 추가로 포함하는 비교회로.
제16항에 있어서,

상기 페일 논리 수단이 또한 각각의 상기 두 개의 타이밍 신호의 펄스에 응답하여 상기 윈도우 논리 수단에 의해 생성된 표시 신호를 샘플링하고, 상기 샘플링된 표시 신호의 상태에 응답하여 상기 페일 신호의 상태를 세팅하는 비교회로.
입력 포맷 선택 데이터, 입력 데이터 비트, 입력 비교 비트 및 복수 개의 타이밍 신호를 수신하고, 이에 응답하여 복수 개의 구동 제어신호 및 페일 신호(fail signal)을 생성하는 포맷터에 있어서,

상기 입력 포맷 선택 데이터의 각각의 값을 대응하는 포맷 제어 데이터로 변환하는 디코딩 수단(decoding means);

복수 개의 제1 멀티플렉서－여기서 각각의 제1 멀티플렉서는 상기 타이밍 신호의 각각과 대응하고, 상기 입력 데이터 비트를 수신하며, 상기 수신된 포맷 제어 데이터의 개별 포맷 제어 데이터에 대응하여 선택된 입력 데이터 비트 중의 하나에 의해 결정되는 상태를 갖는 출력 신호를 생성함－;

상기 복수 개의 타이밍 신호 및 상기 제1 멀티플렉서에 의해 생성된 출력 신호를 수신하고, 이에 응답하여 상기 제어신호 중의 하나를 생성하는 구동 논리 수단;

복수 개의 기대 선택회로－여기서 각각의 기대 선택회로는 상기 비교 비트 의 각각과 대응하고, 복수 개의 제2 멀티플렉서를 포함하며, 각각의 제2 멀티플렉서는 상기 입력 데이터 비트를 수신하고, 상기 포맷 제어 데이터의 개별 포맷 제어 데이터에 응답하여 선택된 상기 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 기대신호를 생성함－; 및

상기 제2 멀티플렉서의 대응 타이밍 신호의 펄스에 응답하여 각각의 제2 멀티플렉서에 의해 생성된 기대 신호를 샘플링하고, 샘플링된 기대 신호와 상기 입력 비교 비트의 비교를 수행하며, 비교 결과에 응답하여 상기 페일 신호의 상태를 세팅하는 페일 논리 수단

을 포함하는 포맷터.
제18항에 있어서,

상기 제1 멀티플렉서 각각에 대한 상기 데이터 입력 중의 하나가 또 다른 상기 제1 멀티플렉서의 출력 신호로부터 유도되는 포맷터.
제18항에 있어서,

상기 구동 논리 수단이 상기 제1 멀티플렉서의 대응 타이밍 신호의 각각의 펄스에 응답하여 각각의 제1 멀티플렉서의 출력 신호의 상태에 따라 상기 생성된 제어 신호의 상태를 세팅하는 포맷터.
제20항에 있어서,

상기 구동 논리 수단이

상기 제어신호를 생성하는 플립-플롭－여기서 플립-플롭은 셋 및 리셋 입력을 가지며, 상기 셋 입력이 신호 펄스를 수신할 때 상기 제어신호를 하나의 상태로 구동시키고, 상기 리셋 입력이 신호 펄스를 수신할 때 상기 제어 신호를 또 다른 상태로 구동시킴－;

복수 개의 셋 신호를 생성하기 위하여 각각의 제1 멀티플렉서의 출력 신호를 제1 멀티플렉서의 대응 타이밍 신호와 논리곱하고, 상기 플립-플롭의 셋 입력을 구동시키기 위하여 상기 셋 신호를 논리합하는 수단; 및

각각의 제1 멀티플렉서의 출력 신호를 반전시키고, 복수 개의 리셋 신호를 생성하도록 반전된 출력신호를 제1 멀티플렉서의 대응 타이밍 신호와 논리곱하고, 상기 플립-플롭의 리셋 입력을 구동시키도록 리셋 신호를 논리합하는 수단

을 포함하는 포맷터.
제18항에 있어서,

상기 제1 멀티플렉서 각각에 대한 상기 데이터 입력 중의 하나가 또 다른 제1 멀티플렉서의 출력 신호로부터 유도되는 포맷터.
제18항에 있어서,

상기 입력 데이터 비트를 수신하고, 상기 포맷 제어 데이터의 일부분에 응답하여 선택된 상기 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 제1 윈도우 제어신호를 생성하는 제3 멀티플렉서;

상기 입력 데이터 비트를 수신하고 상기 포맷 제어 데이터의 일부분에 응답하여 선택된 상기 입력 데이터 비트 중의 하나에 의해 결정된 상태를 갖는 제2 윈도우 제어 신호를 생성하는 제4 멀티플렉서; 및

상기 제1 및 제2 윈도우 제어신호, 두 개의 상기 타이밍 신호 및 상기 비교비트를 수신하고, 상기 각각의 비교 비트에 대응하는 한 쌍의 표시신호－여기서 각 쌍의 제1 표시신호는 대응하는 비교 비트가 두 개의 타이밍 신호 중의 하나를 펄스로 시작 및 종료하는 타임 윈도우 동안의 임의의 순간에 논리적으로 하이(high)가 되는지를 나타내고, 각 쌍의 제2 표시신호는 대응하는 비교 비트가 상기 타임 윈도우 동안의 임의의 순간에 논리적으로 로우(low)가 되는지를 나타내며, 상기 제1 및 제2 윈도우 제어신호의 상태는 상기 타임 윈도우를 시작 및 종료하는 것이 상기 두 개의 타이밍 신호 중의 어느 펄스인지를 결정함－를 생성하는 윈도우 논리 수단을 포함하는 윈도우 기대회로(window expect circuit)를 추가로 포함하는 포맷터.
제23항에 있어서,

상기 페일 논리 수단이 또한 각각의 상기 두 개의 타이밍 신호의 펄스에 응답하여 상기 윈도우 논리 수단에 의해 생성된 표시 신호를 샘플링하고, 상기 샘플링된 표시 신호의 상태에 응답하여 상기 페일 신호의 상태를 세팅하는 포맷터.