JP2002540431A - アナログ・デジタル兼用チャネルを有する集積回路試験装置 - Google Patents

Abstract

(57)【要約】 集積回路（ＩＣ）テスタは、一組のデジタル／アナログ兼用のチャネルを有する。それぞれのテスタチャネルは、デジタル信号入力若しくはアナログ信号入力のいずれかをＩＣターミナルに供給することのできるドライバと、ＤＵＴターミナルに現れるアナログ又はデジタルのＩＣ出力信号のいずれかをデジタイズしてそれを処理して、試験中のそのＩＣ出力信号の挙動を表す結果データを生成するレシーバを有する。一つの試験は、一連の試験サイクルで構成され、各試験サイクルの前に、各チャネル内のパターン発生器（３０）が試験サイクル中のドライバ（３４）とレシーバ（３８）の動作を制御するためのデータを生成する。制御データは、ドライバ（３４）がアナログ試験信号を生成すべきか又はデジタル試験信号を生成すべきかを制御し、試験サイクル中に試験信号がドライブされるべき大きさ、すなわち、論理レベルを制御し、更に、いかなる信号のステート変化又はその大きさの変化の試験サイクル中の時点を制御する。制御信号は、また、試験サイクル中にレシーバ（３８）がＩＣ出力信号を何時どのようにデジタイズして、更に、それを処理するのかを指示する。

Description

【発明の詳細な説明】

【０００１】発明の背景 本発明は、一般的には、集積回路（ＩＣ）テスタに関するが、特には、そのそ
れぞれのチャンネルにおいてアナログテストとデジタルテストの双方を行う性能
を有するテスタに関する。

【０００２】 関連技術の説明 アナログ−デジタルコンバータ（ＡＤＣ）又はデジタル−アナログコンバータ
（ＤＡＣ）のような集積回路（ＩＣ）が、アナログとデジタルの入力／出力信号
の両方を有するとき、それはアナログとデジタルの両チャネルを有する集積回路
テスタによって試験されるべきである。例えば、ＡＤＣを試験するために、テス
タはアナログ入力信号をＡＤＣに供給してそれが生成する一連のデジタル出力信
号を監視してＡＤＣがそのアナログ入力信号を適切にデジタイズしているか否か
を判断しなければならない。反対に、ＤＡＣを試験するためには、テスタは一連
のデジタルデータ値を入力としてＤＡＣに供給し、そして、ＤＡＣのアナログ出
力信号を監視してそれが入力データシーケンスによって定義された動作をしてい
るか否かを判断しなければならない。

【０００３】 図１は、ＡＤＣ又はＤＡＣ若しくは他の被測定アナログ／デジタルデバイス（
ＤＵＴ）４を試験するために、Ｎ個一組のデジタルチャネルＤ１−ＤＮとＭ個一
組のアナログチャネルＡ１−ＡＭを有する代表的な汎用ＩＣテスタを図示してい
る。それぞれのデジタルチャネルＤ１−ＤＮは、ＤＵＴ４の個々のデジタルＩ／
Ｏターミナルに接続されており、更に、デジタル試験信号入力をそのターミナル
に供給するか、若しくは、そのターミナルにおいて生成されたデジタルＤＵＴ出
力信号をサンプリングしてそのステートを決定するかのうちのいずれかを行うこ
とができる。それぞれのアナログチャネルＡ１−ＡＭは、アナログＤＵＴのＩ／
Ｏターミナルに接続されており、さらに、アナログ試験信号入力をそのターミナ
ルに供給するか、若しくは、そのターミナルにおけるＤＵＴ出力信号をデジタイ
ズしてそのＤＵＴ出力信号の挙動を表す波形データシーケンスを生成するかのう
ちのいずれかを行うことができる。「ロードボード」８は、ＤＵＴ４を試験中保
持して、ＤＵＴ４のそれぞれのＩ／Ｏターミナルと適切なデジタルチャネルＤ１
−ＤＮ又はアナログチャネルＡ１−ＡＭの間に信号を転送するためのトレース７
を提供する。

【０００４】 一つの試験は一連の試験サイクルで構成され、そして、各試験サイクルの開始
前にそれぞれのデジタルチャネルＤ１−ＤＮは試験サイクル中になにをなすべき
かをそれに命じるためのベクタ（データ値）を必要とする。そのベクタは、例え
ば、チャネルに対してそれが試験サイクル中にＤＵＴ４のターミナルに供給する
試験信号のステートを何時どのようにして変更するのかを命じることができるか
、若しくは、チャネルに対してそのターミナルにおいて発生されたデジタルＤＵ
Ｔ出力信号をサンプリングしてそれが予想されるステートであるか否かを判定す
るように命じることができる。それぞれのアナログチャネルＡ１−ＡＭは、また
、試験中になにをなすべきかをそれに命じるデータを必要とする。例えば、ある
アナログチャネルがアナログ試験信号を発生すべきである場合、そのチャネルは
、アナログ試験信号が試験中に時間と共にどのように変動するのかをそれに命じ
るデータシーケンスを必要とする。アナログチャネルがアナログＤＵＴ出力信号
をデジタイズすべきときには、それはその出力信号を何時サンプリングするのか
をそれに命じるデータを必要とする。

【０００５】 試験の開始前に、バス１０を介してすべてのデジタル及びアナログチャネルＤ
１−ＤＮとＡ１−ＡＭに接続されたホストコンピュ−タ２は、必要なベクタとプ
ログラミングデータをそれぞれのデジタルチャネルとアナログチャネルに送信す
る。その後、ホストコンピュ−タ２は、スタート信号ＳＴＡＲＴを同時にすべて
のチャネルに送信して、それらに試験を開始するように命じる。そして、チャネ
ルＤ１−ＤＮとＡ１−ＡＭは、クロック源９によって生成されたマスタクロック
信号（ＣＬＯＣＫ）にそれらの作業を同期して、それらの入力ベクタと制御デー
タによって定義された試験作業の実行を開始する。

【０００６】 一つの試験が数百万回の試験サイクルにまで及ぶことがあるので、そして、そ
れぞれのデジタルチャネルＤ１−ＤＮが各試験サイクルに対してその試験作業を
定義するためにベクタデータを記憶しなくてはならないので、そのデータを記憶
するそれぞれのデジタルチャネル内のベクタメモリは、かなり大容量でなければ
ならない。ベクタメモリのサイズを最小にする一つの方法は、各ベクタ内のビッ
ト数をできるだけ小さく維持する、一方、ベクタが選択可能な各種の試験イベン
トとイベント回数の間を区別するための十分なビット数を提供することである。
ベクタを小さく維持するためには、それは効率よくコード化されねばならない。
代表的なテスタにおいては、ベクタは一定の決められたサイズであり、デジタル
チャネルのベクタのある種のフィールドがチャネルが行うべき作動を示すために
リザーブされているが、一方、ベクタの他のフィールドはそのチャネルがその作
動を行うべきサイクル中の回数を示すためにリザーブされている。試験中にチャ
ネルによって実行される試験作業の範囲とタイミングが、リザーブされたフィー
ルドを有する決められた長さのベクタによって定義される作動範囲と回数に比べ
て比較的に小さいときには、ベクタフィールドについてそのような固定されたア
ローケーションシステムには本来的な無駄がある。したがって、テスタが動的に
ベクタサイズを選択して、実行すべき試験の要件に整合するようにそれぞれのベ
クタに意味を付与することができれば有益である。

【０００７】 アナログチャネルとデジタルチャネルの両方を有する汎用テスタは、大抵、い
ずれかの特定の試験中においてもそのチャネルメモリのリソースをすべて使用す
ることはできない。例えば、純粋なデジタルＤＵＴを試験するときには、アナロ
グチャネルは必要ないし、また、純粋なアナログＤＵＴを試験するときには、デ
ジタルチャネルは必要ない。このように、試験されているＤＵＴのタイプに応じ
て、テスタのチャネルメモリと他のリソースの多くがアイドル状態のままである
。テスタがそのリソース、特に、そのメモリリソースをもっと柔軟にアロケート
することができれば、より長くより複雑な試験を実行することができる。例えば
、試験がデジタルチャネルのみを必要とする場合、アイドル状態のアナログチャ
ネルのメモリリソースがデジタルチャネルに対して何らかの方法で有効になり、
より長いベクタ又は命令シーケンスを記憶することができるのであれば有用であ
る。

【０００８】 各チャネルをできるだけＤＵＴに対して近接配置してＤＵＴ入出力信号が各チ
ャネルとＤＵＴターミナルの間のロードボードルーティングパス７に亘って遠く
に伝送しないようにすれば有用である。短い信号パスは、信号の歪みを低減する
ことに役立ち、試験がより高い信号周波数で実行できるようになる。図１のテス
タアーキテクチュアは、アナログチャネルとデジタルチャネルの両方を有するの
で、そして、それぞれのチャネルがテスタ内においてある量のスペースを必要と
するので、デジタルチャネルのみを使用するテスタにおけるようにはＤＵＴに近
接してそれらを配置することは困難である。したがって、ロードボード８は比較
的に長い信号ルーティングパス７を必要とする。このために、アナログチャネル
とデジタルチャネルの両方を有する汎用テスタは、デジタルチャネルのみを有す
る同様のテスタにおけるほど高周波数で純粋のデジタル試験を行うことはできな
い。したがって、そのチャネルによって必要とするスペース量を最小にする汎用
のアナログ／デジタルテスタのためのアーキテクチュアを提供できれば有益であ
る。

【０００９】 汎用のアナログ／デジタルテスタが様々なアナログ及びデジタルのピン配列を
有するＤＵＴを試験することができなければならないので、テスタチャネルをど
のようにしたら最もよく配置することができるのかを知ることは不可能である。
アナログチャネルとデジタルチャネルの間のリソースをどのようにしたら最もよ
くアロケートできるのかも判らないし、アナログチャネルとデジタルチャネルを
どのようにしたら最もよく配置して信号パスの距離を最小にすることができるの
かも判らない。一つのＤＵＴピン配列に対して最適な試験チャネルの配置は、異
なるピン配列を有するＤＵＴに対しては最適ではない。したがって、チャネル配
置がすべてのＤＵＴピン配列に対して実質的に最適であるテスタを提供すること
は有益である。

【００１０】 ＤＵＴ４に対して一連の試験を実行する必要があるとき、ホストコンピュ−タ
２は連続する各試験の後で各チャネルを再プログラムしなければならない。ホス
トコンピュ−タ２が、各チャネルを再プログラムするために、大量のデータをバ
ス１０に亘って各チャネルに対して送らなくてはならないので、各試験の間のそ
のような再プログラミングのための労力は、たびたび、実質的に試験それ自体よ
りもより多くの時間を必要とする。この再プログラミング時間は、実質的にテス
タのスループットを制限してしまう。試験と試験の間に再プログラミングをする
必要のない一連のデジタル／アナログ試験を実行することが可能なテスタを提供
することは有益である。

【００１１】 必要なのは、デジタル信号とアナログ信号の両方を保持することができる集積
回路テスタであり、該テスタとＤＵＴの間の信号ルーティング距離を最小にし、
そして、メモリリソースを有効利用するものである。

【００１２】発明の要約 本発明の一つの測面に関して、集積回路（ＩＣ）テスタは、一組のデジタル・
アナログ兼用チャネルであって、それぞれが被測定集積回路デバイス（ＤＵＴ）
の各ターミナルにおいて一連の試験作業を実行するものを有する。そのテスタは
、一回の試験を一組の連続する試験サイクルで構成し、そして、それぞれの試験
サイクル中において、各チャネルは、アナログ試験信号入力又はデジタル試験信
号入力をＤＵＴターミナルに供給するか、若しくは、そのターミナルにおけるＤ
ＵＴのアナログ出力信号又はデジタル出力信号を処理してＤＵＴの動作を示す出
力データを生成するかのいずれかを行うことができる。それぞれのチャネルがア
ナログ試験作業若しくはデジタル試験作業のいずれかを実施することができるの
で、アナログチャネルやデジタルチャネルを個々に提供する必要はない。本発明
に関するデジタル／アナログ兼用チャネルは専用のデジタルチャネルよりもそう
大きいものではないので、それは個々のアナログチャネルの空間的必要条件を排
除する。したがって、兼用チャネルは、一組の専用のアナログチャネルとデジタ
ルチャネルに比べてＤＵＴにより近接配置され、それによって、各試験がより歪
みのないより高い周波数で実施できるようになる。

【００１３】 すべてのチャネルがアナログとデジタルの両方の性能を有するので、アナログ
チャネルとデジタルチャネルの間でチャネルリソースをどのようにアロケートし
たら最もよくなるかを気にする必要はないし、ＤＵＴの入出力ピンに関連してど
のようにしたらチャネルを最もよく配分することができるのかを判断することも
より簡単になる。ＤＵＴのアナログ及びデジタルの各ピンの相対的な配置関係に
かかわらず、すべてのＤＵＴピン配列に対するチャネル配分を実質的に最適にす
ることができる。兼用チャネルは、また、アナログ試験とデジタル試験の両方に
とって必要である２つの個別のチャネルをＤＵＴピンに接続する必要性をなくす
。

【００１４】 本発明の他の測面においては、それぞれのテスタチャネルは、ドライバとレシ
ーバとタイミング信号発生器を有する。ドライバは、各試験サイクル中にデジタ
ル試験信号又はアナログ試験信号をＤＵＴターミナルに供給することができ、そ
して、レシーバは各サイクル中にそのＤＵＴターミナルに現れるＤＵＴ出力信号
をサンプリングしそれを処理して、その出力信号の挙動を表すチャネル出力デー
タを生成することができる。タイミング信号発生器は、試験作業を実行するとき
のタイミング基準として使用するためにタイミング信号をドライバとレシーバに
供給する。

【００１５】 本発明の更なる測面においては、それぞれのチャネルは、また、パターン発生
器を有する。試験開始前に、ホストコンピュ−タは、パターン発生器をプログラ
ムして各試験サイクル中に出力データ値（ベクタ）を発生するようにする。ベク
タは、ドライバとレシーバが試験サイクル中に実行すべき試験作業をレファレン
スし、更に、その作業が実行されるべき試験サイクル中の時点もレファレンスす
る。各チャネルに内蔵された参照テーブルは、ベクタをデコードしてドライバと
レシーバとタイミング信号発生器への制御データ入力を生成して、それらに試験
サイクル中になにをなすべきかを命じる。その制御データは、ドライバに対して
、試験サイクル中にそのアナログ出力信号若しくはデジタル出力信号のステート
又は大きさをどのように変更するのかを命じ、更に、レシーバに対して、試験サ
イクル中にＤＵＴ信号をどのようにサンプリングし、更に、それを処理してその
挙動を表す出力データを生成するのかを命じる。タイミング信号発生器への制御
データ入力は、それに対して、その出力タイミング信号を試験サイクル中の何時
アサートすべきかを命じる。あるタイミング信号は、ドライバに対して、試験サ
イクル中の何時その入力制御データに応答するのかを命じ、一方、他のタイミン
グ信号は、レシーバに対して、試験サイクル中の何時それがその入力制御データ
に応答すべきかを命じる。

【００１６】 本発明の他の測面においては、それぞれのテスタチャネルのドライバは、参照
テーブルからの制御データ入力のレベル「ＬＥＶＥＬ」フィールドによって決定
される大きさを有する出力信号を発生するデジタル−アナログコンバータ（ＤＡ
Ｃ）を有する。トライステートバッファは、ＤＡＣ出力をバッファしてＤＵＴへ
のアナログ又はデジタル試験信号を生成する。ドライバ出力がアナログ信号であ
るときは、その制御データ入力のレベルフィールドＬＥＶＥＬは連続する試験サ
イクルに亘ってステート領域を通じて一命令ずつ実行し、さらに、ＤＡＣ出力は
、所望のアナログ出力信号の段階的な近似として現出する。ＤＡＣとトライステ
ートドライバの間に挿入されたフィルタはＤＡＣ出力信号を濾過して、平滑に変
換されたアナログ出力信号を生成するために、ＤＡＣの離散レベルによって生成
されたエッジを平滑にする。ドライバ出力がデジタル信号であるときは、ＤＡＣ
とトライステートバッファの間からフィルタが取り除かれて、ドライバ出力信号
はデジタル信号の離散ステート変化特性を表す。ドライバに供給された制御デー
タは、ドライバ出力信号の大きさを制御するだけではなく、それはフィルタの各
種特性と共にそのフィルタがＤＡＣとトライステートドライバの間に挿入される
か否かを制御する。制御データの他のビットは、また、チャネルがＤＵＴターミ
ナルを動的にドライブすベきではないときに、バッファをトライステートにする
ことができる。本発明の兼用ドライバは、多くの同じ構成部品を使用してアナロ
グ試験信号とデジタル試験信号の両方を生成するので、それは専用のデジタルド
ライバに比べてそう大きくはない。

【００１７】 本発明の他の測面においては、それぞれのテスタチャネルは、その入力試験信
号に応答して、ＤＵＴの動作を示すテスタ出力データを生成するために、アナロ
グＤＵＴ出力信号又はデジタルＤＵＴ出力信号のいづれかをデジタイズして処理
することのできるレシーバを有する。そのレシーバは、ＤＵＴ出力信号の大きさ
を表している出力データを得るために、入力タイミング信号によって指定される
それぞれの試験サイクル中のある時点において、アナログＤＵＴ出力信号又はデ
ジタルＤＵＴ出力信号をデジタイズするためのデジタイザを有する。レシーバへ
の制御データ入力は、レシーバに対して、デジタイザ出力を処理して試験サイク
ル中のＤＵＴ動作を表しているデータをどのように生成するのかを命じる。例え
ば、ＤＵＴ出力信号がデジタル信号であるときは、レシーバへの制御データ入力
はそのデジタル信号の予想される論理レベルを示し、更に、デジタイザ出力が予
想される論理レベルではないときには、レシーバに対して、故障出力信号ＦＡＩ
Ｌを生成するように命じることができる。さもなければ、他の例として、ＤＵＴ
出力信号がアナログ信号であるときは、その制御データは、ドライバに対して、
収集メモリにそれぞれの試験サイクルに対するデジタイザ出力を記憶して、後で
ホストコンピュ−タによって読み出されて分析されるアナログＤＵＴ出力信号を
表している波形データシーケンスを提供するように命じることができる。本発明
の兼用レシーバが、同様の組の構成部品を使用して、柔軟にデジタル信号とアナ
ログ信号の両方を処理するので、それは専用のデジタルレシーバに比べてもそう
大きなものではない。本発明に関する兼用のテスタチャネルを採用したテスタア
ーキテクチュアは、専用のアナログチャネルとデジタルチャネルを採用した従来
のテスタに比べてリソースをより有効に利用する。例えば、デジタル信号のみを
含む試験において、従来のテスタチャネルはアナログチャネルにアロケートされ
たリソースを使用してはいない。しかしながら、本発明に関する兼用チャネルを
採用したテスタにおいては、それぞれのチャネルのリソースのすべてはデジタル
動作に割り当てられ、それぞれのチャネルのリソースのうちの極小さな部分がア
イドル状態に置かれている。反対に、チャネルが試験中アナログチャネルとして
のみ作動すべきであるときには、そのリソースのすべてが実質的にアナログ機能
に割り当てられる。本発明の兼用チャネルアーキテクチュアは、チャネルがドラ
イバとして作動すべきであるか又はレシーバとして作動すべきかに応じて、そし
て、アナログ信号か又はデジタル信号を生成すべきか、若しくは、受信すべきか
に応じて、それがそのパターン発生リソースを効率的にアロケートできるという
点で特に順応性を有する。このリソースの有効利用は、様々なアナログ試験とデ
ジタル試験を行えるその性能に影響を及ぼすことなく、兼用テスタアーキテクチ
ュアを非常にコンパクトなものにする。

【００１８】 本明細書の結論部分は、本発明の主題を特に指摘し且つ明確に権利主張してい
る。しかし、当業界で通常の知識を有する者は、同じ引用符号が同じ構成要素を
指し示している添付の図面を参照して、本明細書の残りの部分を読むことによっ
て、本発明の構成と操作方法の双方を、更に、その効果と目的をも最もよく理解
する。

【００１９】好適な実施の形態の説明 テスタアーキテクチュア 図２は、被測定ＩＣデバイス（ＤＵＴ）２２を試験するための本発明に関する
集積回路（ＩＣ）テスタ２０をブロック図形式で図示している。ＤＵＴ２２は、
例えば、アナログ信号とデジタル信号の両方によって通信するアナログ−デジタ
ルコンバータのようなデバイスである。テスタ２０は、Ｎ個一組の兼用チャネル
Ｃ１−ＣＮであって、それぞれがＤＵＴ２２の個々の入力／出力（Ｉ／Ｏ）ター
ミナルにおいて一連の試験作業を実行するものを有する。試験中においてＤＵＴ
２２が搭載されるロードボード２７は、それぞれのチャネルＣ１−ＣＮをＤＵＴ
２２の対応Ｉ／Ｏターミナルに接続するための一組のトレース２９を有する。

【００２０】 一つの試験は、セントラルクロック源２５からそれぞれのチャネルＣ１−ＣＮ
に供給されたクロック信号ＣＬＯＣＫの各パルスのエッジによってサイクルが決
められる連続する試験サイクルで構成されている。各試験サイクル中において、
それぞれのチャネルＣ１−ＣＮは、アナログ試験信号入力又はデジタル試験信号
入力をＤＵＴ２２の入力ターミナルに供給するか、又は、そのターミナルに現れ
るＤＵＴアナログ出力信号又はＤＵＴデジタル出力信号をデジタイズして、それ
を処理して試験サイクル中のＤＵＴ出力信号の挙動を示す試験結果のデータを生
成する。試験前に、ホストコンピュ−タ２４は従来のコンピュータバス２６を経
由してそれぞれのチャネルＣ１−ＣＮにプログラムを書き込む。それぞれのプロ
グラムは、チャネルに対して、その試験のそれぞれのサイクル中に何をすべきか
を命じる。そして、ホストコンピュ−タ２４は、トリガバス２８を経由して開始
信号ＳＴＡＲＴを同時にすべてのチャネルＣ１−ＣＮに送り、それらに自らの試
験プログラムの実行を開始するように命じる。すべてのチャネルＣ１−ＣＮが試
験の終了に達したときは、それらは終了信号ＥＮＤをホストコンピュ−タ２４に
送る。そして、ホストコンピュ−タ２４は、ＤＵＴ保持機器（図示しない）に信
号を送ってテスタ２０からＤＵＴ２２を取り出し、それを次に試験すべきＤＵＴ
と交換する。

【００２１】 ホストコンピュ−タ２４は、各種のチャネルＣ１−ＣＮをプログラムしてそれ
ぞれの試験サイクル中においてＤＵＴ２２の出力信号を監視し、更に、ＤＵＴ２
２の出力信号が予測されたようには挙動しなかった試験の時にはトリガバス２８
上で故障信号ＦＡＩＬを外部に送信することができる。そのような場合、故障信
号ＦＡＩＬは、すべてのチャネルＣ１−ＣＮとホストコンピュ−タ２２に対して
、そのＤＵＴが試験に不合格となったこととその試験が終了すべきであることを
知らせる。ホストコンピュ−タ２４は、別な場合、各種のチャネルＣ１−ＣＮの
それぞれをプログラムしてそれぞれの試験サイクル中にアナログ又はデジタルの
ＤＵＴ出力信号をデジタイズして、ＤＵＴ出力信号の挙動を示すデジタル波形デ
ータを生成することができる。そして、そのようなチャネルのそれぞれは、内部
の収集メモリ内にその結果を記憶する。その後、ホストコンピュ−タ２４がトリ
ガバス２８上の終了信号ＥＮＤを検出したとき、それはそれらのチャネルの収集
メモリ内に記憶された波形データにリードアクセスしてそれを分析し、ＤＵＴ２
２が試験にどのように応答したのかを判定する。

【００２２】 図２のテスタ２０のそれぞれの兼用チャネルＣ１−ＣＮがアナログとデジタル
の両方のＤＵＴ入力信号若しくはＤＵＴ出力信号を取り扱えるので、図１のテス
タ１のような個別の専用アナログチャネルと専用デジタルチャネルを提供する必
要はない。それぞれの兼用チャネルＣ１−ＣＮが代表的な専用デジタルチャネル
とほぼ同じサイズであるので、テスタ２０のチャネルを実装している回路ボード
は、従来のテスタ１のチャネルＤ１−ＤＮとＡ１−ＡＭを実装している回路ボー
ドに比べて、必要としているトータル空間は、より少ない。よりコンパクトであ
るために、チャネルＣ１−ＣＮはＤＵＴ２２により近接配置されることが可能で
ある。チャネルＣ１−ＣＮとＤＵＴ２２の間に信号を転送するロードボード２７
のトレース２９は、したがって、テスタ１のロードボード８上のトレース７より
もより対称的となり、更に、より真っ直ぐに且つより短くすることができる。チ
ャネルＣ１−ＣＮとＤＵＴ２２の間のより短い単独の信号通路により、テスタ２
０のチャネルＣ１−ＣＮは、従来のテスタ１の各チャネルに比べて、ＤＵＴ２２
とより高周波数信号でより低歪みの通信することができる。

【００２３】 チャネルアーキテクチュア 図３は、図２のデジタル／アナログチャネルＣ１をより詳細なブロック図形式
で図示している。チャネルＣ２−ＣＮも同様である。チャネルＣ１は、各試験サ
イクルに先行して出力ベクタ（ＶＥＣＴＯＲ）を生成するためのパターン発生器
３０を有している。それぞれのベクタＶＥＣＴＯＲは、チャネルＣ１がその試験
サイクル中に実行すべき作業（単数若しくは複数）を示すデータ値である。それ
ぞれの試験サイクルの前に、ランダムアクセスメモリ（参照テーブル３２）がカ
レントなパターン発生器出力ベクタＶＥＣＴＯＲをデコードして３組の制御デー
タＤＣ、ＴＣ、ＲＣを生成する。

【００２４】 チャネルＣ１は、図２のＤＵＴ２２への入力として供給される出力信号（ＤＵ
Ｔ＿ＩＮ）を生成するためのドライバ回路３４を有している。ＤＵＴ＿ＩＮはア
ナログ信号であってもデジタル信号であってもよい。それぞれの試験サイクルの
開始の直前にドライバに供給された参照テーブル３２のＤＣデータ出力は、ドラ
イバ３４に対して、次の試験サイクル中においてＤＵＴ＿ＩＮ信号をどのように
して、少しでも、変化させるのかを知らせる。例えば、ＤＵＴ＿ＩＮがアナログ
信号であるとき、ＤＣデータはドライバ３４に命じてその大きさを増減させる。
ＤＵＴ＿ＩＮがデジタル信号であるとき、ＤＣデータはドライバ３４に対して試
験サイクル中に信号のステートを変更するように命じることができる。ＤＣデー
タは、また、ドライバ３４に対して試験サイクル中においてＤＵＴ＿ＩＮ信号を
トライステートにしそれが図２のＤＵＴ２２に入力信号を送らないようにするこ
ともできる。チャネルＣ１は、また、ＤＵＴ出力信号（ＤＵＴ＿ＯＵＴ）をデジ
タイズしてそれを処理してチャネル故障出力信号ＦＡＩＬを生成するか、収集メ
モリ４０に記憶されるべき結果のデータＲＥＳＵＬＴＳを生成するためのレシー
バ回路３８を有している。それぞれの試験サイクルの開始時にレシーバ３８に供
給された参照テーブル３２のＲＣデータ出力は、レシーバ３８に対して、それが
その試験サイクル中においてＤＵＴ＿ＯＵＴ信号をデジタイズしてＤＵＴ＿ＯＵ
Ｔ信号の大きさを示すデジタル波形データ値を生成すべきであるか否かを知らせ
る。ＲＣデータは、また、ドライバ３８に対して、そのデジタライズされたデー
タを処理してテスタチャネル故障出力信号ＦＡＩＬを生成すべきか否か、そして
、どのように処理すべきかを知らせるか、若しくは、収集メモリ４０に結果のデ
ータＲＥＳＵＬＴＳとしてのデジタル波形データを記憶すべきか否かを知らせる
。

【００２５】 チャネルＣ１は、また、ドライバ３４への入力として供給されるタイミング信
号ＴＩＭＩＮＧ１と、レシーバ３８への入力として供給されるタイミング信号Ｔ
ＩＭＩＮＧ２を生成するために参照テーブル３２のＴＣ出力によって制御される
タイミング信号発生器３６を有する。タイミング信号ＴＩＭＩＮＧ１のエッジは
、ドライバ３４に対して、それがその入力ＤＣデータによって指示された試験作
業を試験サイクル中の何時実行すべきであるかを知らせる。タイミング信号ＴＩ
ＭＩＮＧ２のエッジは、ドライバ３４に対して、それがＤＵＴ＿ＯＵＴ信号を試
験サイクル中の何時デジタイズすべきであるかを知らせる。それぞれの試験サイ
クルの開始時点で参照テーブル３２がタイミング信号発生器３６に供給するＴＣ
データは、試験サイクル中のタイミング信号ＴＩＭＩＮＧ１とＴＩＭＩＮＧ２の
各エッジのタイミングを示している。

【００２６】 このように、参照テーブル３２によってデコードされたとき、パターン発生器
３０のそれぞれのベクタ出力ＶＥＣＴＯＲはＤＣデータを提供して、ドライバ３
４に対して、試験サイクル中においてアナログ又はデジタルのＤＵＴ＿ＩＮ信号
のステート又は大きさをどのように変化するのかを知らせ、そして、ＲＣデータ
を提供して、レシーバ３８に対して、試験サイクル中においてアナログ又はデジ
タルのＤＵＴ＿ＯＵＴ信号をどのようにデジタライズしてそれを処理するのかを
知らせ、更に、ＴＣデータを提供を提供して、試験サイクル中においてドライバ
３４とレシーバ３８の各作業のタイミングを制御する。図２のホストコンピュ−
タ２４は、試験開始前にバス２６を介して個別のプログラミングを各チャネルＣ
１−ＣＮのパターン発生器３０に書き込むことができる。そのプログラムは、試
験中にパターン発生器３０が生成すべきベクタシーケンスＶＥＣＴＯＲを定義す
る。各パターン発生器３０をプログラムした後で、ホストコンピュ−タ２４はト
リガバス２８を経由して開始信号ＳＴＡＲＴを同時にすべてのチャネルＣ１−Ｃ
Ｎのパターン発生器３０に送り、パターン発生器に自らのプログラムの実行を開
始するように命じる。このように、それぞれのパターン発生器３０は、図２のソ
ース２５からのクロック信号ＣＬＯＣＫの各パルスに応答して、ベクタシーケン
スＶＥＣＴＯＲをそのローカルな参照テーブル３２に供給することを開始する。
ＤＵＴ＿ＯＵＴ信号が予想されるような挙動をしていないことを検出した後でい
ずれかのチャネルＣ１−ＣＮのレシーバ３８が故障信号ＦＡＩＬを生成するよう
な試験中においては、トリガバス２８は故障信号ＦＡＩＬをすべてのチャネルＣ
１−ＣＮのパターン発生器３０に送って、それらにプログラムの実行を停止して
次の試験の開始まで待機するように命じる。パターン発生器３０が故障信号ＦＡ
ＩＬを検出することなくそのプログラムの終了に達したときには、プログラムの
最後の命令がそれに終了信号ＥＮＤをホストコンピュ−タ２４に送って試験の完
了を示すように命じる。

【００２７】 ベクタ幅制御 以下に詳述するように、ドライバ３４とレシーバ３８は、それぞれ様々な各種
の試験作業を行うことができる。いかなる試験サイクルにおいても、ドライバ３
４はＤＵＴ＿ＩＮ信号をトライステートにすることができるか、又は、ＤＵＴ＿
ＩＮ信号を多数の大きさのうちのいずれか一つに設定することができる。ドライ
バ３４は、また、ＤＵＴ＿ＩＮを図２のＤＵＴに送り出す前にそれを様々な方法
で調節可能に処理することもできる。タイミング信号発生器３６は、また、その
出力タイミング信号ＴＩＭＩＮＧ１とＴＩＭＩＮＧ２に対して広範なタイミング
オプションを提供する。それぞれの試験サイクル中において非常に多くの各種の
ドライバ３４とレシーバ３８とタイミング信号発生器３６のオプションから直接
選択するために、パターン発生器３０の各ベクタ出力ＶＥＣＴＯＲは、多くのビ
ット数を有していなくてはならない。しかし、パターン発生器３０が大規模なメ
モリを有するように多くのベクタＶＥＣＴＯＲが要求するので、その出力ベクタ
ＶＥＣＴＯＲの幅を制限することが好適である。いずれか所定のチャネルＣ１−
ＣＮのドライバ３４とレシーバ３８とタイミング信号発生器３６はいずれかの試
験中において多くの異なる種類の試験作業やイベントタイミングのうちのいずれ
かを実行することができるかもしれないが、いずれかの特定の試験は、通常それ
ぞれのチャネルがそのようなイベント／タイミング組み合わせのうちの比較的少
数のもののみを実行するように要求する。例えば、試験中において、特定のチャ
ネルＣ１−ＣＮはデジタル試験信号ＤＵＴ＿ＩＮを生成することのみを必要とし
、そして、ＤＵＴ＿ＯＵＴ信号をデジタイズすることを不必要とするかもしれな
い。また、そのタイミング信号のステート変更は、それぞれの試験サイクルにお
いて比較的少ない回数に制限されるかもしれない。そのような場合、パターン発
生器３０によって生成されたベクタデータＶＥＣＴＯＲは、チャネル作業とイベ
ントタイミングの比較的に少ない組み合わせのうちからの選択だけをする必要が
ある。

【００２８】 試験前に、図２のホストコンピュ−タ２４は、パターン発生器３０のベクタ出
力ＶＥＣＴＯＲの可能な値に対応して、適切なＤＣ、ＴＣ、ＲＣデータ値をそれ
ぞれの参照テーブル３２のそれぞれのアドレスに書き込む。それぞれの試験サイ
クル中において、パターン発生器３０のベクタ出力ＶＥＣＴＯＲが参照テーブル
３２のアドレスを指定したとき、パターン発生器はそのアドレスに記憶されてい
たＤＣ、ＴＣ及びＲＣをドライバ３４とタイミング信号発生器３６とレシーバ３
８に読み出す。このように、ＤＣ、ＴＣ及びＲＣのデータは、チャネルＣ１が実
行可能な広範な試験イベントとタイミングのオプションのうちからの選択のため
に必要な多くのビット数を有するが、一方、パターン発生器３０のベクタ出力Ｖ
ＥＣＴＯＲは、試験中においてチャネルが実際に実行するであろう比較的に少数
のそのようなイベントとタイミングのオプションのうちから選択するための十分
な情報を有することだけが必要である。ホストコンピュ−タ２４は、試験開始前
に「ビット対サイクル」データ（Ｂ／Ｃ）をバス２８を介してパターン発生器３
０内のレジスタに書き込むことによって、パターン発生器３０が試験中に生成す
べきベクタ出力ＶＥＣＴＯＲの情報幅を定義する。パターン発生器３０がそれぞ
れの試験サイクル中に生成するベクタＶＥＣＴＯＲは、１６ビットの一定のサイ
ズを有するが、それが搬送する情報は試験の条件に応じて１乃至１６ビットの範
囲に亘ることがある。ビット対サイクル（Ｗ）の数が１６未満であるとき、パタ
ーン発生器３０は、ベクタＶＥＣＴＯＲの低位Ｗビットのみを発生し、ベクタＶ
ＥＣＴＯＲのより高位のビット（１６−Ｗ）を論理０に設定する。したがって、
ホストコンピュ−タ２４は、テーブルデータＴＡＢＬＥ＿ＤＡＴＡをベクタＶＥ
ＣＴＯＲの低位Ｗビットによってアドレス指定された特定の参照テーブル３２の
アドレスに書き込むことのみが必要である。このベクタＶＥＣＴＯＲサイズの順
応性は、ホストコンピュ−タがそれぞれのパターン発生器３０に提供しなくては
ならないプログラムのサイズを最小にするのに役立ち、従って、ホストコンピュ
−タ２４がテスタ２０をプログラムして試験を実行するために必要なデータ量を
減らすことに貢献する。それは、また、プログラム命令がチャネルＣ１−ＣＮ内
の有効メモリに圧縮される効率を改善する。

【００２９】 リソース占有 図１の従来のテスタ１のＤＵＴ４がＮ個のターミナルを有するとすると、その
うちのいくつはデジタル信号を通じて通信し、そして、そのうちのいくつかはア
ナログ信号を通じて通信する。ＤＵＴ４が個別のデジタルチャネルＤ１−ＤＮと
アナログチャネルＡ１−ＡＭを有しているので、各種のＤＵＴのチャネルＤ１−
ＤＮとＡ１−ＡＭは、デジタルとアナログのＤＵＴターミナルの相対的な比率に
依存して、試験中に一方は活動し他方は不活動となる。そのような場合において
、不活動チャネルのプログラム記憶他のリソースは、それらが試験中に使用され
ない限り、「アイドル」状態である。

【００３０】 一方、図２のテスタ２０の各チャネルＣ１−ＣＮがアナログチャネル又はデジ
タルチャネルのうちのいずれかとして機能することができるので、Ｎ個すべての
チャネルＣ１−ＣＮは、ＤＵＴＮ個のターミナルを試験するときに利用されるこ
とが可能であり、チャネルリソースが試験中に無駄にされる必要がない。再び図
３に関して、参照テーブル３２がパターン発生器３０のベクタ出力ＶＥＣＴＯＲ
をデコードして、ドライバ３４とレシーバ３８によって実行されるべき試験作業
を選択するために、更に、それぞれの試験サイクル中においてそれらの試験作業
のタイミングを制御するために、ＤＣ、ＴＣ及びＲＣ制御データを生成する。図
３のドライバ３４とレシーバ３８がデジタル信号又はアナログ信号を発生するか
又はデジタイズすることができるので、パターン発生器３０のベクタ出力ＶＥＣ
ＴＯＲは、アナログ試験作業か又はデジタル試験作業のいずれかを選択するため
に使用されうる。このように、各チャネルのパターン発生リソースは、実行され
るべき試験のタイプに対して有効にアロケートされる。

【００３１】 ＤＵＴの入力信号又は出力信号が試験中にデジタルとアナログを切り替えてい
るような試験においては、ＤＵＴ信号をアクセスするテスタ２０の特定のテスタ
チャネルＣ１−ＣＮがサイクル毎にデジタルとアナログの試験作業を切り替える
ことができることに言及する。参照テーブル３２がチャネルのパターン発生器３
０のベクタ出力ＶＥＣＴＯＲのいくつかの値をデコードして、デジタル作業を初
期化し、ベクタ出力の他の値をデコードしてアナログ作業を初期化するようにす
ることだけが必要である。したがって、そのターミナルに対する作業を制御する
ためにはたった一つのプログラムだけが必要である。図１の従来のテスタ１にお
いては、アナログ動作からデジタル動作への切り替えをするＤＵＴターミナルに
とっては２つのプログラムが必要である。そのターミナルにアクセスしているデ
ジタルチャネルにとっては一つのプログラムが必要であり、そのチャネルにアク
セスしているアナログチャネルにとっては一つのプログラムが必要である。した
がって、このような状況の基で、テスタ１０の兼用チャネルは、テスト１のデジ
タルとアナログチャネルの組み合わせに比べてはるかに少ないプログラミングデ
ータを必要とし、更に、従来のテスタと同じＤＵＴピンに結線されている２つの
テスタチャネルの代わりに一つのテスタチャネルのみを必要とする。

【００３２】 ドライバアーキテクチュア 図４は、図３の兼用ドライバ３４をより詳細なブロック図形式で図示している
。ドライバ３４は、タイミング信号ＴＩＭＩＮＧ１によってクロックされて、図
３の参照テーブル３２のドライバ制御データＤＣ出力を格納するためのレジスタ
５０を有する。参照テーブル３２は、試験サイクルの開始直前にＤＣデータをレ
ジスタ５０に供給すると共に、その後、レジスタ５０は、図３のタイミング信号
発生器３６へのＴＣデータ入力によって制御された試験サイクル中のある時点に
おいてタイミング信号ＴＩＭＩＮＧ１のエッジに応答してそのＤＣデータを格納
する。

【００３３】 試験サイクル中は、ドライバ３４は、ＤＣデータがレジスタ５０にロードされ
るとすぐにそれに応答する。ＤＣデータは、ドライバ３４によって実施されるべ
き試験作業の各種の局面を制御するための４つのフィールド（ＬＥＶＥＬ、ＦＣ
１、ＳＷ１、ＴＲＩ）を有する。レジスタ５０に格納されたＤＣデータのレベル
フィールドＬＥＶＥＬ（好適には８ビット）は、デジタル−アナログコンバータ
（ＤＡＣ）５２をドライブして、レベルフィールドＬＥＶＥＬの値に比例した電
圧の出力信号ＤＡＣ＿ＯＵＴを生成する。信号ＤＡＣ＿ＯＵＴは、選択的にフィ
ルタ５６かスイッチ５８のいずれかを通してトライステートバッファ５４に供給
されるが、トライステートバッファ５４はその入力を十分な電力で増幅してアナ
ログ又はデジタルのＤＵＴ＿ＩＮ信号を生成する。

【００３４】 ＤＵＴ＿ＩＮがアナログ信号であるべきとき、ＤＣデータの単一ビットＳＷ１
はスイッチ５８を開成してＤＡＣ＿ＯＵＴがフィルタ５６を介してトライステー
トバッファ５４に通過するようにする。レベルフィールドＬＥＶＥＬが例えば８
ビットであるとき、ＤＡＣ５２はＤＡＣ＿ＯＵＴの大きさを８ビットの分解能で
設定する。ＤＡＣ＿ＯＵＴの大きさは、レベルフィールドがレジスタ５０にロー
ドされたときに急激に変化することがあるが、しかし、フィルタ５６はＤＡＣ＿
ＯＵＴ信号の結果のエッジを平滑にし、ＤＵＴ＿ＩＮが平滑に変化するアナログ
信号として現れるようにする。レジスタ５０に格納されたＤＣデータの複数ビッ
トＦＣ１フィールドは、周知の方法でフィルタ５６の周波数応答特性を制御する
。

【００３５】 ＤＵＴ＿ＩＮがデジタル信号であるべきとき、いずれかの試験サイクル中にレ
ジスタ５０に書き込まれたＤＣデータのレベルフィールドＬＥＶＥＬは、ＤＵＴ
＿ＩＮ信号の所望のハイとローの論理レベルに対応するいずれか２つの値を有す
ることができる。また、ＤＵＴ＿ＩＮがデジタル信号であるときには、レジスタ
５０のＤＣデータのＳＷ１フィールドは、通常、スイッチ５８を閉成して、ＤＡ
Ｃ＿ＯＵＴ信号がフィルタ５６をバイパスして、それによって、ＤＵＴ＿ＩＮが
その急激なエッジをデジタル信号として適切な状態のままに保持することを可能
にする。

【００３６】 したがって、ドライバ３４は、レジスタ５０に書き込まれたＤＣデータの値に
応じて、試験サイクル中にアナログ又はデジタルのいずれかの出力信号ＤＵＴ＿
ＩＮを生成することができる。アナログ信号のためのフィルタ５６を使用するこ
とを除いて、ドライバ３４は、ＤＵＴ＿ＩＮがアナログ信号であるべきかデジタ
ル信号であるべきかにかかわらず、出力信号ＤＵＴ＿ＩＮを生成するために同じ
構成要素（レジスタ５０、ＤＡＣ５２、トライステートバッファ５４）を使用し
ていることに言及する。その兼用のリソース占有アーキテクチュアは、全く個別
にアナログチャネルとデジタルチャネルを実装する場合に比べて、よりコンパク
トな形式でドライバ３４を実装することを可能にする。

【００３７】 ある種の例においては、いくつかの異なる論理レベルを使用して、デジタルＩ
Ｃを試験したい場合がある。例えば、ＩＣが異なる論理レベル規定、例えばＥＣ
ＬとＴＴＬのような論理レベルで互換性を有することができるものとすると、Ｅ
ＣＬ論理レベルを使用して一つの試験を実施し、そして繰り返しＴＴＬ論理レベ
ルを使用してその試験を実施したい場合がある。従来のテスタは、それぞれの試
験前にホストコンピュ−タに制御データをデジタルチャネルに送るように要求し
て、それらが採用する論理レベルを決定する。そのようなホストの調整は非常に
時間がかかる。しかし、ドライバ３４は、試験中に供給されるその制御データ値
に基づいて非常に多くの論理レベルのいずれかを生成することができるので、論
理レベルを変えるためのホストの調整を必要とすることなく、それはいくつかの
異なる論理レベルでＤＵＴを試験することが可能である。

【００３８】 レシーバアーキテクチュア 図５は、図３のアナログ及びデジタル兼用レシーバ回路３８をより詳細に図示
しているブロック図である。試験サイクルの開始前に入力としてレシーバ３８に
提供される参照テーブル３２のＲＣ制御データ出力は、レシーバ３８に対して、
その試験サイクル中にＤＵＴ＿ＯＵＴ信号をどのように処理するのかを命じる。
図３のタイミング信号発生器３６のタイミング信号出力ＴＩＭＩＮＧ２は、レシ
ーバ３８に対して、試験サイクル中の何時ＤＵＴ＿ＯＵＴ信号を処理するのかを
知らせる。システムクロック信号ＣＬＯＣＫは、それぞれの試験サイクルの開始
前にＲＣデータをレジスタ６０にロードし、そして、レジスタ６０のデータは試
験サイクル中においてレシーバ３８の作業を制御する。

【００３９】 レシーバ３８は、ＤＵＴ２２からのＤＵＴ＿ＯＵＴを搬送する伝達線をその固
有のインピーダンスによってターミネートし、信号反射を減少して所望の電流使
用量を提供するためのアクティブ負荷７４回路を有する。レシーバ３８は、また
、ＤＵＴ＿ＯＵＴ信号を、例えば、ノイズ削減用に濾過するために使用されてい
る、レジスタ６０に格納されたＲＣデータのＦＣ２フィールドによって制御され
る調節可能なフィルタ７６を有する。レジスタ６０のＲＣデータのＳＷ２ビット
によって制御されるスイッチ７７は、必要でないときにはフィルタ７７をバイパ
スすることを可能にする。フィルタ７６又はスイッチ７７のいずれかを通過する
か否かでＤＵＴ＿ＯＵＴ信号は、デジタイザ６４の入力をドライブする。それぞ
れの試験サイクル中において、デジタイザ６４は、ＤＵＴ＿ＯＵＴ信号をデジタ
イズしてＤＵＴ＿ＯＵＴ信号のカレントな大きさを示している出力データＭＡＧ
を生成することによって、タイミング信号発生器３６のタイミング出力ＴＩＭＩ
ＮＧ２に応答する。レジスタ６０に格納されたＲＣデータのレンジフィールドＲ
ＡＮＧＥは、デジタイザ６４の電圧範囲を制御する。

【００４０】 ランダムアクセスメモリ（参照テーブル６６）は、デジタイザ６４のＭＡＧ出
力データを処理して、図３の収集メモリ４０に対して、それがＦＡＩＬとＲＥＳ
ＵＬＴＳビットを記憶すべきか否かを命じるＡＣＱビットと共に、レシーバ３８
の故障出力ＦＡＩＬと結果出力ＲＥＳＵＬＴＳを生成する。それぞれの試験サイ
クル中に、デジタイザ６４のＭＡＧデータ出力は参照テーブル６６の入力アドレ
スの下位ビットを構成し、一方、レジスタ６０に格納されたＲＣデータのＭＳ（
モードセレクト）フィールドは参照テーブル６６の入力アドレスの上位ビットを
構成する。試験開始前に、図２のホストコンピュ−タ２４は、参照テーブル６６
の各アドレスにデータを書き込み、その後、それぞれの試験サイクル中において
、参照テーブル６６が、ＭＡＧとＭＳの値のそれぞれの組み合わせに対して適切
な組の出力データＡＣＱ、ＦＡＩＬ、ＲＥＳＵＬＴＳのデータを読み出すように
する。

【００４１】 サイクル毎に変更可能なＲＣデータのＭＳデータフィールドは、ＭＡＧデータ
が試験サイクル中に取ることのできるそれぞれの特定の値を参照テーブル６６が
どのように処理するのかを選択する。例えば、ＤＵＴ＿ＯＵＴがデジタル信号で
あるとき、特定の試験サイクル中においては、それはハイか又はローのいずれか
の論理レベルであると予測される。それがハイ論理レベルであると予測されると
きには、デジタイザ６４のＭＡＧデータ出力はある範囲内にあるべきである。そ
のＭＡＧデータ出力がその範囲内にないときには、参照テーブル６６がその出力
故障信号ＦＡＩＬをアサートするようにするものとする。その試験サイクルに対
するＭＳデータは、したがって、コード化されて参照テーブル６６内の特定領域
のアドレス空間を選択し、その可能なハイレベルの範囲外にあるＭＡＧのそれぞ
れの値がテーブル６６にＦＡＩＬ信号をアサートさせるが、一方、その可能なハ
イレベルの範囲内にあるＭＡＧの値はテーブル６６にＦＡＩＬ信号をアサートさ
せることはない。ＤＵＴ＿ＯＵＴが特定のロー論理レベル範囲内にあることが予
測される試験サイクル中においては、レジスタ６０のＭＳデータ出力は、ＤＵＴ
＿ＯＵＴがローレベル範囲外にあることをＭＡＧの値が示しているときにのみそ
の故障信号出力ＦＡＩＬがアサートされる参照テーブル６６内のアドレス空間の
他の部分を選択する。したがって、このような場合には、ＭＳデータフィールド
がＭＡＧデータの予測される値（単数又は複数）を示している。

【００４２】 ＤＵＴ＿ＯＵＴがアナログ信号であり、ＤＵＴ＿ＯＵＴの大きさを示す結果信
号ＲＥＳＵＬＴＳがそれぞれの試験サイクル中に図３の収集メモリ４０に書き込
まれるべきであるとき、ＭＳデータは、それぞれの記憶位置がＭＡＧの個々の値
に対応する結果データＲＥＳＵＬＴＳを記憶して、更に「１」に設定されたＡＣ
Ｑビットを記憶する参照テーブル６６のエリアを選択する。

【００４３】 参照テーブル６６の各アドレスにロードされたデータの性質や、試験中に供給
されたＲＣデータの値の範囲に応じて、レシーバ３８がいくつかのモードデータ
処理操作のうちのいずれかの間でサイクル毎に交代し、更に、ＤＵＴ＿ＯＵＴを
アナログ信号又はデジタル信号のいずれかとして様々に取り扱うことができるこ
とに言及する。従って、一般的には、参照テーブル６６へのＭＡＧデータ入力を
、ＤＵＴ＿ＯＵＴの大きさを示すものとしてみることができ、参照テーブル６６
へのＭＳデータ入力を、ＭＡＧデータを参照テーブル出力データ（ＡＣＱ、ＦＡ
ＩＬ、ＲＥＳＵＬＴＳ）に変換するための特定モードを選択するものとして見る
ことができ、更に、ホストコンピュ−タ２４（図１）が試験前に参照テーブルに
書き込むデータを、ＰＣデータによって選択された各処理モードに対して参照テ
ーブル２６がＭＡＧの各値にどのように応答すべきかを示すものとして見ること
ができる。従って、レシーバ３８は、いかなる所定の試験サイクル中においても
それがＤＵＴ＿ＯＵＴにどのように応答するのかについて高度に順応することが
可能である。

【００４４】 アナログ信号を時間的に照合するためにフィルタ７６を使用することを除いて
、レシーバ３８が、アナログ又はデジタルのＤＵＴ＿ＯＵＴ信号を処理するとき
と同じ組の構成要素（レジスタ６０，アクティブ負荷７４，デジタイザ６４，参
照テーブル６６）を使用していることに言及する。この兼用リソース占有アーキ
テクチュアは、全く個別にアナログレシーバとデジタルレシーバを実装すること
に比べて、レシーバ３８をよりコンパクトな形式で実装することを可能にする。

【００４５】 デジタイザアーキテクチュア 図５のデジタイザ６４は、被測定回路負荷からＤＵＴ２２を分離して、従来の
フラッシュ比較器６８への入力としてＤＵＴ＿ＯＵＴを送信するバッファ６２を
有する。フラッシュ比較器６８は、バッファ６２の出力を、ＤＡＣ７２によって
発生された基準信号ＲＥＦに対するバッファ６２の出力信号の大きさを示すサー
モメータコードデータＤ１に変換する。基準信号ＲＥＦは、ＤＵＴ＿ＯＵＴのレ
ベルとＭＡＧ出力のレベルの間に一定の比例関係を設定する。レジスタ６０に格
納されたＲＣデータのレンジフィールドＲＡＮＧＥは、ＤＡＣ７２をドライブす
る。エンコーダ６９は、サーモメータコードデータＤ１を、図３のタイミング信
号発生器３６のタイミング信号ＴＩＭＩＮＧ２によってクロックされたレジスタ
７０へ入力として供給されるバイナリーコード化されたデータＤ２に変換する。
タイミング信号ＴＩＭＩＮＧ２のエッジによって決定されたそれぞれの試験サイ
クル中のある時点において、レジスタ７０はエンコーダ６９のカレントな出力を
格納する。レジスタ７０のカレントなコンテンツは参照テーブル６６へのＭＡＧ
入力を形成する。

【００４６】 タイミング信号発生器アーキテクチュア 図６は、図３のタイミング信号発生器３６を図示しているブロック図である。
タイミング信号発生器３６は、図３のドライバ３４（ＴＩＭＩＮＧ１）とレシー
バ３８（ＴＩＭＩＮＧ２）の両方に対して、それらの入力ＤＣ制御データとＲＣ
制御データによって示される試験作業を何時行うかを知らせるタイミングパルス
を生成する。クロック信号ＣＬＯＣＫは、それぞれの試験サイクルの開始時点で
図３の参照テーブル３２のＴＣ出力をレジスタ８０にロードする。

【００４７】 それぞれの試験サイクル中において、リング発振器８２は、クロック信号ＣＬ
ＯＣＫに周波数同期されているが位相的には分散されていてそれらのパルスエッ
ジが均等に試験サイクルをＪ個のタイムスロットに分割するＪ個一組のタイミン
グ信号Ｔ１−ＴＪを発生する。信号Ｔ１−ＴＪは一対の同様のエッジ発生器８４
−８５をドライブして、図３のドライバ３４と図３のレシーバ３８に供給される
タイミング信号ＴＩＭＩＮＧ１とＴＩＭＩＮＧ２を生成する。それぞれの試験サ
イクル中にタイミング信号ＴＩＭＩＮＧ１内において一つまでの正のエッジと一
つまでの負のエッジを発生することができるエッジ発生器８４は、マルチプレク
サ８６とＲＳフリップープロップ８８を有する。レジスタ８０のＴＣデータの一
部の制御の基でマルチプレクサ８６は、リング発振器の出力Ｔ１−ＴＪのうちの
一つを選択してＲＳフリップープロップ８８のセット入力（Ｓ）とリング発振器
の入力Ｔ１−ＴＪのうちの他の一つを選択してＲＳフリップープロップ８８のリ
セット入力（Ｒ）をドライブする。ＲＳフリップープロップ８８は、そのＱ出力
にタイミング信号ＴＩＭＩＮＧ１を生成する。そのＳ入力におけるパルスは、Ｒ
Ｓフリップープロップ８８にそのＱ出力にタイミング信号ＴＩＭＩＮＧ１の正の
エッジを生成させるが、一方、そのＲ入力におけるパルスは、ＲＳフリップープ
ロップ８８にそのＱ出力にタイミング信号ＴＩＭＩＮＧ１の負のエッジを生成さ
せる。エッジ発生器８４とエッジ発生器８５は、タイミング信号発生器３６がク
ロック信号ＣＬＯＣＫに対するタイミング信号ＴＩＭＩＮＧ１とＴＩＭＩＮＧ２
のエッジの位相を変えることを可能にする。したがって、それぞれのタイミング
信号は、クロック信号ＣＬＯＣＫの周期の１／Ｊの分解能で試験イベントのタイ
ミングを制御することができる。

【００４８】 パターン発生器 図７は、図３のパターン発生器３０をより詳細なブロック図形式で図示してい
る。パターン発生器３０は、ホストコンピュ−タ２４からプログラミングデータ
を記憶するためのランダムアクセスプログラムメモリ９０を有する。各プログラ
ムステップに対して、プログラムメモリ９０は、プログラムメモリ９０の個々の
アドレスにフォームのデータ（ＩＮＳＴ、ＶＥＣＴＯＲ）を記憶する。それぞれ
の試験サイクル中に、命令プロセッサ９２がプログラムメモリ９０をアドレス指
定してそれが記憶されている（ＩＮＳＴ、ＶＥＣＴＯＲ）の対を読み出すように
する。プログラムメモリ９０のベクタ出力ＶＥＣＴＯＲはベクタコンバータ９４
を通過して、更に、図３の参照テーブル３２をアドレス指定して、それに次の試
験サイクルのためのその出力ＤＣ、ＲＣ、ＴＣの各データを提供するようにさせ
る。プログラムメモリ９０から読み出された命令ＩＮＳＴは、命令プロセッサ９
２に対して、プログラムメモリ９０のための次のアドレス位置ＡＤＤＲをどのよ
うにして発生するかを命じる。命令セットは以下の表Ｉに列挙されている。

【００４９】

【表Ｉ】

【００５０】 命令ＩＮＣは、命令プロセッサ９２に対して、カレントなメモリアドレスよりも
一つ大きいアドレスである出力メモリアドレスＡＤＤＲを発生するように命じる
。ループ開始Ｎ命令ＬｏｏｐＳｔａｒｔ Ｎは、カレントなアドレスをインクリ
メントして、そして、Ｎ回の反復を繰り返すループの最初のメモリアドレスをマ
ークする。ループ終了命令ＬｏｏｐＥｎｄは、ループの最後のメモリアドレスを
マークする。命令プロセッサ９２がＬｏｏｐＥｎｄ命令に遭遇する最初のＮ回に
おいて、それはメモリアドレスＡＤＤＲを記憶されたＬｏｏｐＳｔａｒｔアドレ
スにリセットする。命令プロセッサがＬｏｏｐＥｎｄ命令に遭遇する次の回にお
いては、それはカレントなアドレスをインクリメントする。

【００５１】 Ｎ回繰り返し命令Ｒｅｐｅａｔ Ｎは、命令プロセッサ９２に対して、Ｎ回の
試験サイクル中に出力メモリアドレスＡＤＤＲが変更されないように命じる。Ｎ
回呼び出し命令Ｃａｌｌ Ｎは、命令プロセッサ９２に対して、カレントなアド
レス＋１を「復帰」アドレスとして保存し、そして、メモリアドレスＡＤＤＲを
値Ｎに設定するように命令する。復帰命令Ｒｅｔｕｒｎは、命令プロセッサ９２
に対して、メモリアドレスを記憶された復帰アドレスに戻すように命じる。終了
命令Ｅｎｄは、試験終了を表しており、そして、命令プロセッサ９２に対して、
終了信号ＥＮＤをホストコンピュ−タ２４にトリガバス２８を経由して送るよう
に命じる。

【００５２】 ベクタコンバータ 図８は、図８のベクタコンバータ９４をより詳細なブロック図形式で図示して
いる。ベクタコンバータ９４は、図７のプログラムメモリ９０から読み出された
一連の１６ビットのベクタ（ＶＥＣＴＯＲ’）を受け取って、図３の参照テーブ
ル３２に供給される一連の１６ビットのベクタ（ＶＥＣＴＯＲ）を出力として提
供する。上記のように、各ベクタ出力ＶＥＣＴＯＲはテスタチャネルＣＨ１が試
験サイクル中に実行すべき作業（単数又は複数）を参照し、そして、作業（単数
又は複数）が実施されるべき試験サイクル中の回数（単数又は複数）を示す。

【００５３】 １６−ビットのベクタワードＶＥＣＴＯＲは２１６個までの異なる試験作業と
タイミングの組み合わせを参照することが可能であるけれども、チャネルは、大
抵、試験中においてより少ない数の異なる試験作業とタイミングの組み合わせを
実行する。従って、ほとんどの試験例においては、チャネルがいずれか所定の試
験サイクル中に実行すべき限られた範囲の作業のなかから選択するためには比較
的少数の１６ビットのベクタワードＶＥＣＴＯＲのみが必要である。例えば、チ
ャネルが一試験中に４つの異なる試験作業とタイミングの組み合わせを実行する
ことだけが必要であるとき、各ベクタワードＶＥＣＴＯＲの２つの最下位ビット
のみがその選択をするためには必要である。そのような場合、ベクタコンバータ
９４は、その出力ベクタシーケンスＶＥＣＴＯＲのそれぞれのワードに対して下
位２ビットとしてその入力ベクタシーケンスＶＥＣＴＯＲ’の２ビットを有し、
更に、それぞれの出力ベクタＶＥＣＴＯＲのその他の上位１４ビットを論理０に
設定する。例えば、それぞれの試験サイクル中に必要な選択情報を行うためにベ
クタワードＶＥＣＴＯＲが低位２ビットのみを必要としているときには、図７の
プログラムメモリ９０によって生成されたそれぞれ１６ビットのベクタワードＶ
ＥＣＴＯＲ’は、一連の８個のベクタワードＶＥＣＴＯＲの各値を制御する。あ
るいは、他の例において、ベクタワードＶＥＣＴＯＲが２５の試験作業とタイミ
ングの組み合わせのうちから選択するためには５ビットが必要であるとき、５つ
一組の連続する１６ビットのベクタワードＶＥＣＴＯＲ’のそれぞれが１６個一
組の連続する５ビットベクタワードＶＥＣＴＯＲのそれぞれの値を制御する。ベ
クタコンバータ９４は、システムから取り除くことも可能であり、プログラムメ
モリ９０の出力ベクタワードＶＥＣＴＯＲ’は図３の参照テーブル３２を直接ア
ドレス指定するために使用することもできる。しかし、ベクタコンバータ９４は
プログラムメモリ９０のベクタ出力ＶＥＣＴＯＲ’が試験作業を定義することに
よって効率を改善する。なぜならば、それが一つの１６ビットベクタワードＶＥ
ＣＴＯＲ’が１から１６の試験サイクル中の試験作業を定義することを可能にす
るからである。

【００５４】 図８に関連して、ベクタコンバータ９４は、シーケンサ９８によって生成され
たシフトイン（ＳＩ）信号の各パルスに応答して、１６ビットのベクタワードＶ
ＥＣＴＯＲ’を受け取って格納するバッファ１００を有する。１６ビットのベク
タワードＶＥＣＴＯＲ’を格納した後で、バッファ１００は、シーケンサ１０８
によって生成されたシフトアウト信号（ＳＯ）の連続パルスに応答して、そのワ
ードの各ビットを連続的に１６ビットのシリアルイン／パラレルアウトシフトレ
ジスタ１０２にシフトアウトする。１６個のＡＮＤゲート１０４のアレイは、デ
コーダ１１０の１６ビットのＭＡＳＫワード出力をシフトレジスタ１０２に格納
された１６ビットのワード（ＶＥＣＴＯＲ’’）と論理積演算して、図３の参照
テーブル３２の入力にレジスタ１０６を介してクロックされる１６ビットの出力
ベクタ値ＶＥＣＴＯＲを生成する。

【００５５】 図９は、デコーダ１１０によって生成されるマスクＭＡＳＫと、ＡＮＤゲート
１０４がそのマスクＭＡＳＫとベクタ値ＶＥＣＴＯＲ’’を組み合わせて２つの
連続する試験サイクル用のベクタＶＥＣＴＯＲを生成する方法を図示している。
デコーダ１１０は、図３のレジスタ９６に格納されたＢ／Ｃデータをデコードし
てそのマスクワード出力ＭＡＳＫを生成する。マスクワードＭＡＳＫは、論理「
０」に設定すべきＡＮＤゲート１０４１６ビットのベクタワード出力ＶＥＣＴＯ
Ｒの上位ビットの数とベクタワードＶＥＣＴＯＲ’’の対応ビットに整合するよ
うに設定されるべき下位ビットの数を決定する。図９に図示された例においては
、デコーダ１１０へのＢ／Ｃ入力は、ベクタワードＶＥＣＴＯＲの下位５ビット
が試験作業選択情報を搬送すべきであることと、ベクタワードＶＥＣＴＯＲの上
位１６−５＝１１ビットが０に設定されるべきであることを示すＷ＝５の値を有
する。そのため、デコーダ１１０は、値（０００００００００００１１１１１）
の「サーモメータコード」マスクを生成する。最初の試験サイクルに先立って、
シフトレジスタ１０２の１６ビットのベクタ出力ＶＥＣＴＯＲ’’は、例えば、
（１０１０１１１１０１００１１０１）であり、マスク値ＭＡＳＫとベクタ値Ｖ
ＥＣＴＯＲ’’は、ＡＮＤゲート１０４内で組み合わされて試験サイクル中にベ
クタＶＥＣＴＯＲ値（００００００００００００１１０１）を生成する。第２の
試験サイクルの前に、シーケンサ１０８はシフトレジスタ１０２からベクタＶＥ
ＣＴＯＲ’’値の下位５ビットをシフトし、そして、シフトレジスタ１０２のベ
クタ出力ＶＥＣＴＯＲ’’は、例えば、（１１００１１０１０１１１１０１０と
なる。そして、ＡＮＤゲート１０４は、ベクタＶＥＣＴＯＲ’’の上位１１ビッ
トを０でマスクして第２の試験サイクルのための出力ベクタＶＥＣＴＯＲ値（０
０００００００００００１１０１０）を生成する。

【００５６】 風波数逓倍器１１２は、クロック信号ＣＬＯＣＫを係数１６で周波数逓倍して
、試験サイクルの周波数の１６倍のレートでシーケンサ１０８をクロックするた
めのクロック信号ＣＬＯＣＫ’を生成する。値ＷのＢ／Ｃデータが入力としてシ
ーケンサ１０８に供給される。シーケンサ１０８は、それぞれの試験サイクルた
め中にベクタデータＶＥＣＴＯＲ’のＷビットをバッファ１００と１０２を介し
てシフトするために、ＳＯ信号をそれぞれの試験サイクルにおいてＷ回パルスす
る。シーケンサ１０８がバッファ１００から１６ビットベクタの値ＶＥＣＴＯＲ
’のすべてをシフトしたとき、バッファ１００は、エンプティ信号ＥＭＰＴＹを
シーケンサ１０８に送る。シーケンサ１０８は、バッファ１００へのＳＩ入力を
パルスにして応答し、それに対して、次のベクタ値ＶＥＣＴＯＲ’をロードする
ように命じ、更に、その後、後続信号ＮＥＸＴを図３の命令プロセッサ９２に送
り、それに対して、バッファ１００への次のベクタＶＥＣＴＯＲ’入力を提供す
るように命じる。

【００５７】 命令プロセッサ９２のが試験の最後に生成するリセット信号出力ＲＥＳＥＴの
前縁は、バッファ１００からいかなる残りのベクタデータＶＥＣＴＯＲ’をクリ
アしてシーケンサ１０８を無効にする。試験の最初のサイクルの直前に命令プロ
セッサ９２によって生成されたリセット信号出力ＲＥＳＥＴの後縁は、シーケン
サ１０８を初期化して有効にする。

【００５８】 テスタ動作 兼用テスタ２０の動作は、図２のＤＵＴ２２が８ビットのデジタル波形をアナ
ログ出力信号に変換するためのデジタル−アナログコンバータ（ＤＡＣ）である
例によって最もよく図示されうる。ＤＵＴ２２を試験してそれが１ＭＨｚのサイ
ン波を発生するか否かを判定するものとする。この試験をする単純な方法は、Ｄ
ＡＣに１ＭＨｚの周波数の出力アナログ信号を生成させる入力データシーケンス
をそれに供給することである。そして、ＤＡＣ出力信号は、各試験サイクル中に
おいてデジタイズされて、ＤＵＴ出力信号の挙動を表している波形データシーケ
ンスを生成する。ホストコンピュ−タ２４は、そして、データを分析してＤＡＣ
が予測されるように動作したか否かを判断する。

【００５９】 ＤＡＣに対してそのような試験を行うために、図２のホストコンピュ−タ２４
は８個一組のチャネルＣ１−Ｃ８をプログラムして、１ＭＨｚの信号を生成する
と予測されるＤＵＴ２２に８ビットのデジタル入力波形データシーケンスを供給
するようにし、更に、デジタル入力データをクロックしてＤＵＴ２２に送るため
に、ＤＵＴ２２へのデジタルクロック信号入力を提供するように一つのチャネル
Ｃ９をプログラムする。ホストコンピュ−タ２４は、また、適切な周波数でＤＵ
Ｔのアナログ出力信号をデジタイズするようにチャネルＣ１０をプログラムする
。

【００６０】 試験を開始するために、ホストコンピュ−タ２４は、トリガバス２８を経由し
て、開始信号ＳＴＡＲＴをチャネルＣ１−Ｃ１０に送る。そして、チャネルＣ１
−Ｃ８は、一連の８ビットデータ値をＤＵＴ２２に供給することを開始する。チ
ャネルＣ９は、クロックパルスを供給して、ＤＡＣ２２に信号を送ってそれぞれ
の８ビットのデータ値を対応するアナログ信号の大きさに変換する。チャネルＣ
１０は、繰り返し、アナログＤＵＴ出力信号を適切な速度でサンプリングし、デ
ジタイズされた値をその内部の収集メモリ４０に記憶する。その試験プログラム
が実行された後で、すべてのチャネルはトリガバス２８経由で終了信号ＥＮＤを
送り、ホストコンピュ−タ２４に試験が完了したことを知らせる。そして、ホス
トコンピュ−タ２４は、バス２６経由でデジタルチャネルＣ１０によって記憶さ
れていたデジタル波形データを読み込み、それを処理してそのＤＡＣが試験に合
格したか否かを判断する。

【００６１】 それぞれのチャネルＣ１−ＣＮがアナログ又はデジタルのいずれかの試験作業
を実行できるので、そのような試験を実行するために個別にアナログとデジタル
のチャネルを提供する必要はない。このことは多用途のテスタにとって必要なチ
ャネル数を少なくすることを可能にする。兼用チャネルが代表的な専用チャネル
に比べてそう大きくはないので、従って兼用チャネルはＤＵＴに対して一組のア
ナログとデジタルの専用チャネルに比べてより近接配置されることが可能である
。このことは、歪みのより少ないより高周波数で試験を実施できることを可能に
する。本発明の兼用チャネルアーキテクチュアは、特に、チャネルがアナログチ
ャネルか又はデジタルチャネルとして作動すべきか、そして、ドライバか、又は
、レシーバとして作動すべきかに応じて、そのパターン発生器リソースを効率よ
く且つ柔軟にアロケートすることができるという点で特に順応性がある。データ
リソースの有効利用は、そして同様の性能を有する従来のテスタに比べてより少
ないデータを用いて、より早くテスタをプログラムすることを可能にする。

【００６２】 上記の明細書は本発明の好適実施の形態を説明してきたが、業界において通常
の知識を有する者は、本発明の範囲から逸脱することなくそのより広範な諸相に
おいて、好適実施の形態に対して多くの改作をなすことができる。したがって、
添付の特許請求の範囲は、本発明の真の範囲やその精神の範囲内にあるすべての
そのような改作を保護することを意図したものである。

【図面の簡単な説明】

【図１】 先行技術の集積回路（ＩＣ）テスタをブロック図形式で図示している。

【図２】 本発明の集積回路（ＩＣ）テスタをブロック図形式で図示している。

【図３】 図２のアナログデジタル兼用チャネルをより詳細なブロック図形式で図示して
いる。

【図４】 図３のアナログデジタル兼用ドライバをより詳細なブロック図形式で図示して
いる。

【図５】 図３のアナログデジタル兼用レシーバをより詳細なブロック図形式で図示して
いる。

【図６】 図３のタイミング信号発生器をより詳細なブロック図形式で図示している。

【図７】 図３のパターン発生器をより詳細なブロック図形式で図示している。

【図８】 図７のベクタコンバータをより詳細なブロック図形式で図示している。

【図９】 図８のマスク工程をより詳細な形式で図示している。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１２年９月１日（２０００．９．１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 11/22 ３３０ Ｇ０１Ｒ 31/28 Ｒ 【要約の続き】 それを処理するのかを指示する。

Claims (25)

【特許請求の範囲】
1. 【請求項１】 それぞれの集積回路（ＩＣ）が複数のターミナルを有する各
   集積回路に対して、それぞれの試験が連続する試験サイクルで構成される各試験
   を実行する装置であって、前記装置が複数のテスタチャネル（Ｃ１−ＣＮ）を有
   しており、該各テスタチャネルが、 前記それぞれの試験中において、一連の制御データ値（ＤＣ、ＴＣ、ＲＣ）で
   あって、各制御データ値が対応する試験サイクル中にＩＣターミナルにおいて実
   施されるべき試験作業を定義するものを発生するデータ発生手段（３０、３２）
   と、 その対応する試験サイクル中において発生されたそれぞれの制御データ値によ
   って定義された試験作業を実行する試験手段（３４、３６、３８）を有し、 前記制御データ値によって定義された試験作業がデジタル信号を介して前記Ｉ
   Ｃターミナルと交信することとアナログ信号を介して前記ＩＣターミナルと交信
   することを含んでいる装置。
2. 【請求項２】 前記制御データ値によって定義された前記試験作業が、試験
   信号を発生してそれをＩＣターミナルに送信することを含んでおり、前記試験信
   号が、前記試験のうちのある部分の試験サイクル中においてはデジタル信号（Ｄ
   ＵＴ＿ＩＮ）であり、前記試験のうちの他の部分の試験サイクル中においてはア
   ナログ信号であることを特徴とする請求項１に記載の装置。
3. 【請求項３】 前記制御データ値のそれぞれが、前記試験信号が前記アナロ
   グ試験信号として発生されるか否かを選択し、更に、前記試験信号が前記デジタ
   ル試験信号として発生されるか否かを選択することを特徴とする請求項２に記載
   の装置。
4. 【請求項４】 前記試験手段が、 デジタル−アナログ変換（ＤＡＣ）手段（５０、５２）であって、前記データ
   発生手段によって生成されたそれぞれの制御データ値によって制御された大きさ
   の第１の出力信号（ＤＡＣ＿ＯＵＴ）を生成するものと、 それぞれの制御データ値に応答して前記第１の出力を調節可能に処理して前記
   試験信号を生成する手段（５４、５６、５８）を有することを特徴とする請求項
   ２に記載の装置。
5. 【請求項５】 前記第１の出力信号を調節可能に処理する手段（５４、５６
   、５８）が、それぞれの制御データ値に応答して、調節可能に前記第１の出力信
   号を濾過することを特徴とする請求項４に記載の装置。
6. 【請求項６】 前記第１の出力信号を調節可能に処理する手段（５４、５６
   、５８）が、更に、前記第１の出力信号をバッファして前記試験信号を生成する
   ためにそれぞれの制御データ値によって制御されるトライステートバッファ（５
   ４）を有することを特徴とする請求項５に記載の装置。
7. 【請求項７】 前記第１の出力信号を調節可能に処理する手段（５６、５８
   ）が、 それぞれの制御データ値に応答して前記第１の出力信号を調節可能に濾過する
   ために前記ＤＡＣ手段を前記トライステートバッファに連結するフィルタ（５６
   ）と、 それぞれの制御データ値に応答して選択的に前記ＤＡＣ手段を前記バッファに
   連結するスイッチ（５８）を有することを特徴とする請求項６に記載の装置。
8. 【請求項８】 前記試験手段が、更に、それぞれの制御データ値によって制
   御された時点でタイミング信号（ＴＩＭＩＮＧ１）を発生するための手段（３６
   ）を有し、 前記制御データ値によって制御された大きさの前記第１の出力信号を生成する
   ことによって、前記ＤＡＣ手段が前記タイミング信号に応答することを特徴とす
   る請求項４に記載の装置。
9. 【請求項９】 前記制御データ値によって定義された前記試験作業が、ＩＣ
   ターミナルにおいて生成されたＩＣ出力信号を処理して試験結果データ（ＦＡＩ
   Ｌ、ＲＥＳＵＬＴＳ）を生成することを含んでいて、前記ＩＣ出力信号が、前記
   試験のうちのある部分の試験サイクル中においてはデジタル出力信号であり、前
   記試験のうちのその他の部分の試験サイクル中においてはアナログ信号であるこ
   とを特徴とする請求項１に記載の装置。
10. 【請求項１０】 それぞれの制御データ値が、前記ＩＣ出力信号が処理され
    るべき方法を制御することを特徴とする請求項９に記載の装置。
11. 【請求項１１】 前記試験手段が、 それぞれの前記制御データ値に応答して、それぞれの試験中に前記ＩＣ出力信
    号をデジタイズしてＩＣ出力信号の大きさを表す出力データ（ＭＡＧ）を生成す
    る手段（７６、７７、６４）と、 それぞれの前記制御データ値によって決定された方法で前記出力データを調節
    可能に処理して前記試験結果のデータを生成する手段（６０、６６）を有するこ
    とを特徴とする請求項１０に記載の装置。
12. 【請求項１２】 前記出力データを調節可能に処理するための手段が、対応
    する結果データを生成することによって前記出力データ（ＭＡＧ）とそれぞれの
    前記各制御データ値の一部（ＭＣ）の組み合わせに応答するための参照テーブル
    手段（６６）を有することを特徴とする請求項１１に記載の装置。
13. 【請求項１３】 前記ＩＣ出力信号をデジタイズする手段が、 基準電圧を発生するために、前記制御データ値のそれぞれの一部（ＲＡＮＧＥ
    ）に応答する手段（７２）と、 前記ＩＣ出力信号（ＤＵＴ＿ＯＵＴ）と前記基準電圧を受信し、更に、前記基
    準電圧によって制御される比例定数を有する前記ＩＣ出力信号（ＤＵＴ＿ＯＵＴ
    ）の大きさに比例した値を有する前記出力データ（ＭＡＧ）を発生する手段（７
    ６、７７、６２、６８、６９、７０）を有することを特徴とする請求項１１に記
    載の装置。
14. 【請求項１４】 前記ＩＣ出力信号をデジタイズする手段が、 前記ＩＣ出力信号（ＤＵＴ＿ＯＵＴ）と前記基準電圧を受信し、更に、前記基
    準電圧（ＲＥＦ）によって制御される比例定数を有する前記ＩＣ出力信号（ＤＵ
    Ｔ＿ＯＵＴ）の大きさに比例した値を有するデジタルフラッシュ比較器出力デー
    タを発生するフラッシュ比較器手段と、 前記デジタルフラッシュ比較器出力データを受信してそれをコード化して前記
    出力データ（ＭＡＧ）を生成する手段を有することを特徴とする請求項１３に記
    載の装置。
15. 【請求項１５】 前記ＩＣ出力信号をデジタイズする手段（７６、７７、６
    ４）が、 それぞれの制御データに応答して前記ＩＣ出力信号を調節可能に濾過して被濾
    過ＩＣ出力信号を生成する手段（７６、７７）と、 それぞれの前記制御データ値に応答して前記被濾過ＩＣ出力信号をデジタイズ
    して、前記被濾過ＩＣ出力信号の大きさを表す前記出力データ（ＭＡＧ）を生成
    する手段（６４）を有することを特徴とする請求項１１に記載の装置。
16. 【請求項１６】 前記装置それそれのテスタチャネルが、更に、 ＩＣターミナルを前記チャネルの前記試験手段に接続する伝達線を有すること
    とと、 前記試験手段が、更に、前記伝達線をターミネートするためのアクティブ負荷
    手段（７４）を有し、前記アクティブ負荷がそれぞれの前記制御データ値によっ
    て制御される負荷を前記ＩＣターミナルに付加する状態に置くことを特徴とする
    請求項１１に記載の装置。
17. 【請求項１７】 前記試験手段が、更に、それぞれの制御データ値によって
    制御される時点でタイミング信号（ＴＩＭＩＮＧ２）を発生する手段を有し、前
    記制御データ値によって制御されるＩＣ出力信号の大きさを示す前記出力データ
    （ＭＡＧ）を生成することによって、前記ＤＡＣ手段が前記タイミング信号に応
    答することを特徴とする請求項１１に記載の装置。
18. 【請求項１８】 前記データ発生手段が、 それぞれの試験サイクルに対する個々のベクタを有する第１のベクタシーケン
    ス（ＶＥＣＴＯＲ）を発生するパターン発生手段（３０）と、 前記第１のベクタシーケンスの各ベクタを受信して、それに応じて前記制御デ
    ータ値のうちの一つを発生する参照テーブル手段（３２）を有することを特徴と
    する請求項１に記載の装置。
19. 【請求項１９】 前記参照テーブル手段が、アドレス可能な記憶位置に制御
    データ値を記憶して、更に、アドレスされたときにそれぞれの前記制御データ値
    を読み出すために前記第１のベクタシーケンスの各ベクタによってアドレスされ
    るランダムアクセスメモリを有することを特徴とする請求項１８に記載の装置。
20. 【請求項２０】 制御データ値を前記ランダムアクセスメモリの前記アドレ
    ス可能な記憶位置に書き込む手段（２４、２６）を有することを特徴とする請求
    項１９に記載の装置。
21. 【請求項２１】 前記パターン発生手段が、 第２のベクタシーケンス（ＶＥＣＴＯＲ’）を発生する手段（９０、９２）と
    、 前記第２のベクタシーケンスを受信してそれを前記第１のベクタシーケンスに
    変換する手段（９４、９６）を有し、前記第１のベクタシーケンスの各ベクタが
    、前記第２のシーケンスのベクタの若干のビットを有し、前記若干のビットが入
    力データ（Ｂ／Ｃ）によって調節可能に制御されることを特徴とする請求項１９
    に記載の装置。
22. 【請求項２２】 前記制御データ値によって定義される前記試験作業が、試
    験信号を発生してそれをＩＣターミナルに送信することを含んでおり、 前記試験信号が、いくつかの前記試験の試験サイクル中はデジタル信号（ＤＵ
    Ｔ＿ＩＮ）であり、他の前記試験の試験サイクル中はアナログ試験信号であり、 前記制御データ値によって定義される前記試験作業が、また、ＩＣターミナル
    において生成されたＩＣ出力信号を処理して試験結果のデータ（ＦＡＩＬ、ＲＥ
    ＳＵＬＴＳ）を生成することを含み、更に、 前記ＩＣ出力信号が、いくつかの前記試験の試験サイクル中はデジタル出力信
    号であり、他の前記試験の試験サイクル中はアナログ出力信号であることを特徴
    とする請求項１に記載の装置。
23. 【請求項２３】 前記制御データ値のそれぞれが、前記試験信号が前記アナ
    ログ試験信号として発生されるか否かを選択し、更に、前記試験信号が前記デジ
    タル試験信号として発生されるか否かを選択し、更に、 前記制御データ値のそれぞれが前記ＩＣ出力信号が処理されるべき方法を制御
    することを特徴とする請求項２２に記載の装置。
24. 【請求項２４】 前記試験手段が、 デジタル−アナログ変換（ＤＡＣ）手段（５０、５２）であって、前記データ
    発生手段によって生成されたそれぞれの制御データ値によって制御される大きさ
    の第１の出力信号（ＤＡＣ＿ＯＵＴ）を生成するものと、 前記各制御データ値に応答して前記第１の出力信号を調節可能に濾過して、前
    記試験信号を生成する手段（５４、５６、５８）と、 制御データ値に応答して、前記ＩＣ出力信号を調節可能に濾過してそれをデジ
    タイズして、ＩＣ出力信号の大きさを表すデジタル出力データ（ＭＡＧ）を生成
    する手段（７６、７７、６４）と、 それぞれの前記制御データ値によって決定された方法で前記デジタル出力デー
    タを調節可能に処理して前記試験結果のデータを生成する手段（６０、６６）を
    有することを特徴とする請求項２２に記載の装置。
25. 【請求項２５】 更に、それぞれの試験サイクルに対する個々のベクタを有
    する第１のベクタシーケンス（ＶＥＣＴＯＲ）を発生するパターン発生手段（３
    ０）と、 前記第１のベクタシーケンスの各ベクタを受信して、それに応じて前記制御デ
    ータ値のうちの一つを発生する参照テーブル手段（３２）を有し、 参照テーブル手段が、そのアドレス可能な記憶位置に制御データ値を記憶して
    、更に、アドレスされたときにそれぞれの前記制御データ値を読み出すために前
    記ベクタシーケンスの各ベクタによってアドレスされるランダムアクセスメモリ
    を有することを特徴とする請求項２３に記載の装置。