JPH08227599A - 半導体試験装置内蔵のアドレス・マルチプレクス回路 - Google Patents

半導体試験装置内蔵のアドレス・マルチプレクス回路

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JPH08227599A
JPH08227599A JP7056435A JP5643595A JPH08227599A JP H08227599 A JPH08227599 A JP H08227599A JP 7056435 A JP7056435 A JP 7056435A JP 5643595 A JP5643595 A JP 5643595A JP H08227599 A JPH08227599 A JP H08227599A
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一道 葭葉
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Abstract

(57)【要約】 【目的】 高速化に対応させた半導体試験装置に内蔵の
アドレス・マルチプレクス回路である。 【構成】 セレクタA210の出力パターンA(PAT
A)とタイミング・ジェネレータ310のクロック1
(CLK1)を波形整形器410に入力して、リセット
・セット・フリップフロップ450の出力としてロウ・
アドレスのドライバパターンを発生し、セレクタB22
0の出力パターンB(PATB)とタイミング・ジェネ
レータ320のクロック2(CLK2)を波形整形器4
20に入力して、セット・リセット・フリップフロップ
450の出力としてカラム・アドレスのドライバパター
ンを発生する。テスタの最大動作周波数で作動するとき
の周期をTとすれば、アドレス・マルチプレクス回路の
周期もTとすることができた。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、被測定ダイナミックR
AM(以下DRAMと称する)のダイナミック・ファン
クショナル試験でアドレス・マルチプレクス・モードを
必要とする試験において、1つのアドレス入力ピンに対
し、ロウ・アドレス(Row Address)及びカ
ラム・アドレス(Column Address)の時
分割を指定する半導体試験装置内蔵のアドレス・マルチ
プレクス回路の高速化に関する。
【0002】
【従来の技術】図3と図4は従来技術の一実施例による
アドレス・マルチプレクス回路のブロック図とアドレス
・マルチプレクスのタイミング・チャートである。図3
と図4を説明する。汎用ダイナミックRAMのファンク
ショナル試験において、1つのアドレス入力ピンに対
し、ロウ・アドレス及びカラム・アドレスを時分割で指
定するアドレレス・マルチプレクス回路において、基本
クロックに同期して、あらかじめプログラムしておいた
論理データを発生するアルゴリズミック・パターン・ジ
ェネレータ部(ALPG)10からのパターンを、任意
のテスタ・ピンに割りつける機能のプログラマブル・デ
ータ・セレクタ部(PDS)20は、アルゴリズミック
・パターン・ジェネレータ部10で発生したアドレス・
データからドライバパタ−ン(PAT)と期待値パター
ン(EXP)を選択する。選択したドライバパタ−ンを
マルチプレクサ23より波形整形回路(FC)41へ、
期待値パタ−ンをセレクタC24より論理比較器(S
C)50にそれぞれ転送する。
【0003】このアドレス・マルチプレクスモード(M
UX M0DE)が設定されたときは1サイクル内にロ
ウ・アドレスとカラム・アドレスの2つのアドレスを印
加しなければならないので、プログラマブル・データ・
セレクタ部20ではあらかじめ2種類のアドレスX、Y
をそれぞれのセレクタA21、セレクタB22で選択し
ておき、アルゴリズミック・パターン・ジェネレータ部
10からのセレクト信号によりマルチプレクサ(MU
X)23が作動してロウ・アドレスをX、カラム・アド
レスをYとしてリアルタイムに切り換える。アルゴリズ
ミック・パターン・ジェネレータ部10の1サイクル内
でのパターンをきりかえる制御信号発生部(103)の
スワップ・サイクルではロウ・アドレス用のクロックと
カラム・アドレス用のクロックが必要となるので、タイ
ミング・ジェネレータ31、32からは2つのクロック
がオア・ゲート33で論理和されて波形整形回路41に
入力される。
【0004】それはテスタの通常の周期である基本クロ
ックが例えば100MHZで有る場合、1アドレスに1
0nsで動作しているので、アドレス・マルチプレクス
モードが設定されるとロウ・アドレスとカラム・アドレ
スの作動時間は10ns+10=20ns必要であっ
た。プログラマブル・データ・セレクタ部20と波形整
形回路41の間のデータ転送の周期はテスタの最大動作
周波数を決定する要因の一つである。データ転送を最大
周波数で動作させたときの周期をTとすると、アドレス
マルチプレクスのサイクルの周期は2×Tとなる。例え
ばテスタの最大動作周波数を100MHZで動作させた
ときアドレスマルチプレクスのサイクルの周期は2×T
であるため、周期は10ns×2=20nsとなる。そ
れはテスタの最大動作周波数が100MHZであっても
アドレス・マルチプレクスを必要とする半導体試験装置
では1/2の50MHZの動作となる。
【0005】
【発明が解決しようとする課題】従来技術によるアドレ
ス・マルチプレクスを必要とする半導体試験装置では例
えばテスタの最大動作周波数が100MHZそれは基準
クロックT=10nsであってもアドレス・マルチプレ
クスの周期は2×T必要であった。それはDRAMの各
メモリ・セルを指定(アドレッシング)するための周波
数はテスタの最大動作周波数の1/2を意味するので5
0MHZとなる。アドレッシングするための周期をテス
タの基準クロックTで行える高速化に対応したアドレス
・マルチプレクス回路が必要であるという課題があっ
た。
【0006】
【課題を解決するための手段】上記目的を達成するため
に、本発明のテスタ内蔵のアドレス・マルチプレクス回
路はプログラマブル・データセレクタのセレクタA、B
とマルチプレックスと波形整形回路とドライバパターン
を出力するリセット・セット・フリップフロップの間の
経路を高速に対応するため、アドレス・マルチプレクス
時のロウ・アドレスとカラム・アドレスのデータ転送を
並列に転送できる手段を設け、それはデータ・マルチプ
レクス時の前半のデータと後半のデータをそれぞれ独立
した経路で並列に波形整形できる手段を設けた。パルス
の幅や遅延時間を規定するタイミング・パルスを発生す
る複数のタイミング・ジェネレータを複数の波形整形器
に直接に入力する手段を設けた。複数の波形整形器とド
ライバパターンを出力するリセット・セット・フリップ
フロップとの間に高速化に対応する手段を設けた。
【0007】
【実施例】図1は一実施例はアドレス・マルチプレクス
回路のブロック図である。図2は一実施例によるアドレ
ス・マルチプレクスのタイミングチャートである。図1
と図2を説明する。基本クロックに同期して、あらかじ
めプログラムしておいた論理データを発生するアルゴリ
ズミック・パターン・ジェネレータ部100のアドレス
発生部101の信号がプログラマブル・データ・セレク
タ部200のセレクタA210とセレクタB220に入
力するよう接続して、デバイスに対する書込みデータと
比較データを発生するデータ発生部102の信号がセレ
クタA210とセレクタB220とセレクタC240に
入力するよう接続して、1サイクル内でのパターンを切
り換える制御信号発生部103のスワップ・サイクル
(SWAP)信号がアンド・ゲート260に入力するよ
う接続した。セレクタA210とセレクタB220の信
号を波形整形回路部400の波形整形回路410、42
0に入力するよう接続して、セレクタC240より期待
値パターンを論理比較器500に入力するよう接続し
た。波形整形回路410の2つの出力はオア・ゲート4
11と412に入力するよう接続され、波形整形回路4
20の2つの出力はアンドゲート421、422に入力
するよう接続され、アンドゲート421、422の出力
はオア・ゲート411と412に入力するよう接続さ
れ、オア・ゲート411と412の出力はリセット・セ
ット・フリップフロップ450に入力するよう接続さ
れ、その出力はドライバパターンとして出力する。
【0008】セレクタA210の出力パターンA(PA
TA)とタイミング・ジェネレータ部300のタイミン
グ・ジェネレータ310のクロック1(CLK1)を波
形整形回路410に入力して、リセット・セット・フリ
ップフロップ450の出力としてロウ・アドレスのドラ
イバパターンを発生し、セレクタB220の出力パター
ンB(PATB)とタイミング・ジェネレータ320の
クロック2(CLK2)を波形整形回路420に入力し
て、リセット・セット・フリップフロップ450の出力
としてカラム・アドレスのドライバパターンを発生す
る。アドレス・マルチプレクスの周期はTとすることが
できた。
【0009】
【発明の効果】本発明は、以上の説明の通り構成されて
いるので、以下に掲載されるような効果を奏する。アド
レスマルチプレクスのときのロウ・アドレスとカラム・
アドレスやデータマルチプレクスのときの前半のデータ
と後半のデータをそれぞれ独立した経路で転送すること
が出来るようになった。テスタの最大動作周波数で作動
するときの周期をTとすれば、アドレス・マルチプレク
ス回路の周期もTとすることができた。
【図面の簡単な説明】
【図1】本発明の、一実施例によるアドレス・マルチプ
レクス回路のブロック図である。
【図2】本発明の、一実施例によるアドレス・マルチプ
レクス回路のタイミングチャートである。
【図3】従来技術の、一実施例によるアドレス・マルチ
プレクス回路のブロック図である。
【図4】従来技術の、一実施例によるアドレス・マルチ
プレクス回路のタイミングチャートである。
【符号の説明】
10、100 アルゴリズミック・パターン・ジェネレ
ータ部(ALPG) 101 アドレス発生部 102 データ発生部 103 制御信号発生部(SWAP) 20、200 プログラマブル・データ・セレクタ部
(PDS) 21、210 セレクタA 22、220 セレクタB 23 マルチプレクサ(MUX) 24、240 セレクタC 26、27、260、421、422 アンド・ゲート 30、300 タイミング・ジェネレータ部(TG) 31、32、310、320タイミング・ジェネレータ 40、400 波形整形回路部(FC) 41、410、420 波形整形回路 33、411、412 オア・ゲート 45、450 リセット・セット・フリップフロップ 50、500 論理比較器

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 アルゴリズミック・パターン・ジェネレ
    ータ部(100)とプログラマブル・データ・セレクタ
    部(200)と波形整形回路(41)とリセット・セッ
    ト・フリップフロップ(450)と論理比較器(50
    0)を有する半導体試験装置内蔵のアドレス・マルチプ
    レクス回路において、 アドレス・データを発生するアドレス発生部(101)
    の信号がセレクタA(210)とセレクタB(220)
    に入力するよう接続して、デバイスに対する書き込みデ
    ータと比較データを発生するデータ発生部(102)の
    信号がセレクタA(210)とセレクタB(220)と
    セレクタC(240)に入力するよう接続して、1サイ
    クル内でのパターンを切り換える制御信号発生部(10
    3)のスワップ・サイクルの信号を入力するようアンド
    ・ゲート(260)を設け、 セレクタA(210)の信号を入力するよう波形整形回
    路(410)に接続して、セレクタB(220)の信号
    を入力するよう接続した波形整形回路(420)を設
    け、 セレクタC(240)より期待値パターンを論理比較器
    (500)に入力するよう接続して、 波形整形回路(410)の2つの出力を入力するよう接
    続したオア・ゲート(411、412)を設け、 波形整形回路(420)の2つの出力を入力するよう接
    続したアンド・ゲート(421、422)を設け、 アンド・ゲート(260)の出力をアンド・ゲート(4
    21、422)に入力するよう接続して、 ドライバパターンとして出力するリセット・セット・フ
    リップフロップ(450)にオア・ゲート(411、4
    12)の出力を入力するよう接続して、 以上の構成を具備していることを特徴とした半導体試験
    装置内蔵のアドレス・マルチプレクス回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817249A (zh) * 2017-11-21 2019-05-28 三星电子株式会社 数据输出电路、包括其的存储装置和存储装置的操作方法

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* Cited by examiner, † Cited by third party
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