JPH08227599A - 半導体試験装置内蔵のアドレス・マルチプレクス回路 - Google Patents
半導体試験装置内蔵のアドレス・マルチプレクス回路Info
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- JPH08227599A JPH08227599A JP7056435A JP5643595A JPH08227599A JP H08227599 A JPH08227599 A JP H08227599A JP 7056435 A JP7056435 A JP 7056435A JP 5643595 A JP5643595 A JP 5643595A JP H08227599 A JPH08227599 A JP H08227599A
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Abstract
(57)【要約】
【目的】 高速化に対応させた半導体試験装置に内蔵の
アドレス・マルチプレクス回路である。 【構成】 セレクタＡ２１０の出力パターンＡ（ＰＡＴ
Ａ）とタイミング・ジェネレータ３１０のクロック１
（ＣＬＫ１）を波形整形器４１０に入力して、リセット
・セット・フリップフロップ４５０の出力としてロウ・
アドレスのドライバパターンを発生し、セレクタＢ２２
０の出力パターンＢ（ＰＡＴＢ）とタイミング・ジェネ
レータ３２０のクロック２（ＣＬＫ２）を波形整形器４
２０に入力して、セット・リセット・フリップフロップ
４５０の出力としてカラム・アドレスのドライバパター
ンを発生する。テスタの最大動作周波数で作動するとき
の周期をＴとすれば、アドレス・マルチプレクス回路の
周期もＴとすることができた。
アドレス・マルチプレクス回路である。 【構成】 セレクタＡ２１０の出力パターンＡ（ＰＡＴ
Ａ）とタイミング・ジェネレータ３１０のクロック１
（ＣＬＫ１）を波形整形器４１０に入力して、リセット
・セット・フリップフロップ４５０の出力としてロウ・
アドレスのドライバパターンを発生し、セレクタＢ２２
０の出力パターンＢ（ＰＡＴＢ）とタイミング・ジェネ
レータ３２０のクロック２（ＣＬＫ２）を波形整形器４
２０に入力して、セット・リセット・フリップフロップ
４５０の出力としてカラム・アドレスのドライバパター
ンを発生する。テスタの最大動作周波数で作動するとき
の周期をＴとすれば、アドレス・マルチプレクス回路の
周期もＴとすることができた。
Description
【０００１】
【産業上の利用分野】本発明は、被測定ダイナミックＲ
ＡＭ（以下ＤＲＡＭと称する）のダイナミック・ファン
クショナル試験でアドレス・マルチプレクス・モードを
必要とする試験において、１つのアドレス入力ピンに対
し、ロウ・アドレス（Ｒｏｗ Ａｄｄｒｅｓｓ）及びカ
ラム・アドレス（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ）の時
分割を指定する半導体試験装置内蔵のアドレス・マルチ
プレクス回路の高速化に関する。
ＡＭ（以下ＤＲＡＭと称する）のダイナミック・ファン
クショナル試験でアドレス・マルチプレクス・モードを
必要とする試験において、１つのアドレス入力ピンに対
し、ロウ・アドレス（Ｒｏｗ Ａｄｄｒｅｓｓ）及びカ
ラム・アドレス（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ）の時
分割を指定する半導体試験装置内蔵のアドレス・マルチ
プレクス回路の高速化に関する。
【０００２】
【従来の技術】図３と図４は従来技術の一実施例による
アドレス・マルチプレクス回路のブロック図とアドレス
・マルチプレクスのタイミング・チャートである。図３
と図４を説明する。汎用ダイナミックＲＡＭのファンク
ショナル試験において、１つのアドレス入力ピンに対
し、ロウ・アドレス及びカラム・アドレスを時分割で指
定するアドレレス・マルチプレクス回路において、基本
クロックに同期して、あらかじめプログラムしておいた
論理データを発生するアルゴリズミック・パターン・ジ
ェネレータ部（ＡＬＰＧ）１０からのパターンを、任意
のテスタ・ピンに割りつける機能のプログラマブル・デ
ータ・セレクタ部（ＰＤＳ）２０は、アルゴリズミック
・パターン・ジェネレータ部１０で発生したアドレス・
データからドライバパタ−ン（ＰＡＴ）と期待値パター
ン（ＥＸＰ）を選択する。選択したドライバパタ−ンを
マルチプレクサ２３より波形整形回路（ＦＣ）４１へ、
期待値パタ−ンをセレクタＣ２４より論理比較器（Ｓ
Ｃ）５０にそれぞれ転送する。
アドレス・マルチプレクス回路のブロック図とアドレス
・マルチプレクスのタイミング・チャートである。図３
と図４を説明する。汎用ダイナミックＲＡＭのファンク
ショナル試験において、１つのアドレス入力ピンに対
し、ロウ・アドレス及びカラム・アドレスを時分割で指
定するアドレレス・マルチプレクス回路において、基本
クロックに同期して、あらかじめプログラムしておいた
論理データを発生するアルゴリズミック・パターン・ジ
ェネレータ部（ＡＬＰＧ）１０からのパターンを、任意
のテスタ・ピンに割りつける機能のプログラマブル・デ
ータ・セレクタ部（ＰＤＳ）２０は、アルゴリズミック
・パターン・ジェネレータ部１０で発生したアドレス・
データからドライバパタ−ン（ＰＡＴ）と期待値パター
ン（ＥＸＰ）を選択する。選択したドライバパタ−ンを
マルチプレクサ２３より波形整形回路（ＦＣ）４１へ、
期待値パタ−ンをセレクタＣ２４より論理比較器（Ｓ
Ｃ）５０にそれぞれ転送する。
【０００３】このアドレス・マルチプレクスモード（Ｍ
ＵＸ Ｍ０ＤＥ）が設定されたときは１サイクル内にロ
ウ・アドレスとカラム・アドレスの２つのアドレスを印
加しなければならないので、プログラマブル・データ・
セレクタ部２０ではあらかじめ２種類のアドレスＸ、Ｙ
をそれぞれのセレクタＡ２１、セレクタＢ２２で選択し
ておき、アルゴリズミック・パターン・ジェネレータ部
１０からのセレクト信号によりマルチプレクサ（ＭＵ
Ｘ）２３が作動してロウ・アドレスをＸ、カラム・アド
レスをＹとしてリアルタイムに切り換える。アルゴリズ
ミック・パターン・ジェネレータ部１０の１サイクル内
でのパターンをきりかえる制御信号発生部（１０３）の
スワップ・サイクルではロウ・アドレス用のクロックと
カラム・アドレス用のクロックが必要となるので、タイ
ミング・ジェネレータ３１、３２からは２つのクロック
がオア・ゲート３３で論理和されて波形整形回路４１に
入力される。
ＵＸ Ｍ０ＤＥ）が設定されたときは１サイクル内にロ
ウ・アドレスとカラム・アドレスの２つのアドレスを印
加しなければならないので、プログラマブル・データ・
セレクタ部２０ではあらかじめ２種類のアドレスＸ、Ｙ
をそれぞれのセレクタＡ２１、セレクタＢ２２で選択し
ておき、アルゴリズミック・パターン・ジェネレータ部
１０からのセレクト信号によりマルチプレクサ（ＭＵ
Ｘ）２３が作動してロウ・アドレスをＸ、カラム・アド
レスをＹとしてリアルタイムに切り換える。アルゴリズ
ミック・パターン・ジェネレータ部１０の１サイクル内
でのパターンをきりかえる制御信号発生部（１０３）の
スワップ・サイクルではロウ・アドレス用のクロックと
カラム・アドレス用のクロックが必要となるので、タイ
ミング・ジェネレータ３１、３２からは２つのクロック
がオア・ゲート３３で論理和されて波形整形回路４１に
入力される。
【０００４】それはテスタの通常の周期である基本クロ
ックが例えば１００ＭＨＺで有る場合、１アドレスに１
０ｎｓで動作しているので、アドレス・マルチプレクス
モードが設定されるとロウ・アドレスとカラム・アドレ
スの作動時間は１０ｎｓ＋１０＝２０ｎｓ必要であっ
た。プログラマブル・データ・セレクタ部２０と波形整
形回路４１の間のデータ転送の周期はテスタの最大動作
周波数を決定する要因の一つである。データ転送を最大
周波数で動作させたときの周期をＴとすると、アドレス
マルチプレクスのサイクルの周期は２×Ｔとなる。例え
ばテスタの最大動作周波数を１００ＭＨＺで動作させた
ときアドレスマルチプレクスのサイクルの周期は２×Ｔ
であるため、周期は１０ｎｓ×２＝２０ｎｓとなる。そ
れはテスタの最大動作周波数が１００ＭＨＺであっても
アドレス・マルチプレクスを必要とする半導体試験装置
では１／２の５０ＭＨＺの動作となる。
ックが例えば１００ＭＨＺで有る場合、１アドレスに１
０ｎｓで動作しているので、アドレス・マルチプレクス
モードが設定されるとロウ・アドレスとカラム・アドレ
スの作動時間は１０ｎｓ＋１０＝２０ｎｓ必要であっ
た。プログラマブル・データ・セレクタ部２０と波形整
形回路４１の間のデータ転送の周期はテスタの最大動作
周波数を決定する要因の一つである。データ転送を最大
周波数で動作させたときの周期をＴとすると、アドレス
マルチプレクスのサイクルの周期は２×Ｔとなる。例え
ばテスタの最大動作周波数を１００ＭＨＺで動作させた
ときアドレスマルチプレクスのサイクルの周期は２×Ｔ
であるため、周期は１０ｎｓ×２＝２０ｎｓとなる。そ
れはテスタの最大動作周波数が１００ＭＨＺであっても
アドレス・マルチプレクスを必要とする半導体試験装置
では１／２の５０ＭＨＺの動作となる。
【０００５】
【発明が解決しようとする課題】従来技術によるアドレ
ス・マルチプレクスを必要とする半導体試験装置では例
えばテスタの最大動作周波数が１００ＭＨＺそれは基準
クロックＴ＝１０ｎｓであってもアドレス・マルチプレ
クスの周期は２×Ｔ必要であった。それはＤＲＡＭの各
メモリ・セルを指定（アドレッシング）するための周波
数はテスタの最大動作周波数の１／２を意味するので５
０ＭＨＺとなる。アドレッシングするための周期をテス
タの基準クロックＴで行える高速化に対応したアドレス
・マルチプレクス回路が必要であるという課題があっ
た。
ス・マルチプレクスを必要とする半導体試験装置では例
えばテスタの最大動作周波数が１００ＭＨＺそれは基準
クロックＴ＝１０ｎｓであってもアドレス・マルチプレ
クスの周期は２×Ｔ必要であった。それはＤＲＡＭの各
メモリ・セルを指定（アドレッシング）するための周波
数はテスタの最大動作周波数の１／２を意味するので５
０ＭＨＺとなる。アドレッシングするための周期をテス
タの基準クロックＴで行える高速化に対応したアドレス
・マルチプレクス回路が必要であるという課題があっ
た。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のテスタ内蔵のアドレス・マルチプレクス回
路はプログラマブル・データセレクタのセレクタＡ、Ｂ
とマルチプレックスと波形整形回路とドライバパターン
を出力するリセット・セット・フリップフロップの間の
経路を高速に対応するため、アドレス・マルチプレクス
時のロウ・アドレスとカラム・アドレスのデータ転送を
並列に転送できる手段を設け、それはデータ・マルチプ
レクス時の前半のデータと後半のデータをそれぞれ独立
した経路で並列に波形整形できる手段を設けた。パルス
の幅や遅延時間を規定するタイミング・パルスを発生す
る複数のタイミング・ジェネレータを複数の波形整形器
に直接に入力する手段を設けた。複数の波形整形器とド
ライバパターンを出力するリセット・セット・フリップ
フロップとの間に高速化に対応する手段を設けた。
に、本発明のテスタ内蔵のアドレス・マルチプレクス回
路はプログラマブル・データセレクタのセレクタＡ、Ｂ
とマルチプレックスと波形整形回路とドライバパターン
を出力するリセット・セット・フリップフロップの間の
経路を高速に対応するため、アドレス・マルチプレクス
時のロウ・アドレスとカラム・アドレスのデータ転送を
並列に転送できる手段を設け、それはデータ・マルチプ
レクス時の前半のデータと後半のデータをそれぞれ独立
した経路で並列に波形整形できる手段を設けた。パルス
の幅や遅延時間を規定するタイミング・パルスを発生す
る複数のタイミング・ジェネレータを複数の波形整形器
に直接に入力する手段を設けた。複数の波形整形器とド
ライバパターンを出力するリセット・セット・フリップ
フロップとの間に高速化に対応する手段を設けた。
【０００７】
【実施例】図１は一実施例はアドレス・マルチプレクス
回路のブロック図である。図２は一実施例によるアドレ
ス・マルチプレクスのタイミングチャートである。図１
と図２を説明する。基本クロックに同期して、あらかじ
めプログラムしておいた論理データを発生するアルゴリ
ズミック・パターン・ジェネレータ部１００のアドレス
発生部１０１の信号がプログラマブル・データ・セレク
タ部２００のセレクタＡ２１０とセレクタＢ２２０に入
力するよう接続して、デバイスに対する書込みデータと
比較データを発生するデータ発生部１０２の信号がセレ
クタＡ２１０とセレクタＢ２２０とセレクタＣ２４０に
入力するよう接続して、１サイクル内でのパターンを切
り換える制御信号発生部１０３のスワップ・サイクル
（ＳＷＡＰ）信号がアンド・ゲート２６０に入力するよ
う接続した。セレクタＡ２１０とセレクタＢ２２０の信
号を波形整形回路部４００の波形整形回路４１０、４２
０に入力するよう接続して、セレクタＣ２４０より期待
値パターンを論理比較器５００に入力するよう接続し
た。波形整形回路４１０の２つの出力はオア・ゲート４
１１と４１２に入力するよう接続され、波形整形回路４
２０の２つの出力はアンドゲート４２１、４２２に入力
するよう接続され、アンドゲート４２１、４２２の出力
はオア・ゲート４１１と４１２に入力するよう接続さ
れ、オア・ゲート４１１と４１２の出力はリセット・セ
ット・フリップフロップ４５０に入力するよう接続さ
れ、その出力はドライバパターンとして出力する。
回路のブロック図である。図２は一実施例によるアドレ
ス・マルチプレクスのタイミングチャートである。図１
と図２を説明する。基本クロックに同期して、あらかじ
めプログラムしておいた論理データを発生するアルゴリ
ズミック・パターン・ジェネレータ部１００のアドレス
発生部１０１の信号がプログラマブル・データ・セレク
タ部２００のセレクタＡ２１０とセレクタＢ２２０に入
力するよう接続して、デバイスに対する書込みデータと
比較データを発生するデータ発生部１０２の信号がセレ
クタＡ２１０とセレクタＢ２２０とセレクタＣ２４０に
入力するよう接続して、１サイクル内でのパターンを切
り換える制御信号発生部１０３のスワップ・サイクル
（ＳＷＡＰ）信号がアンド・ゲート２６０に入力するよ
う接続した。セレクタＡ２１０とセレクタＢ２２０の信
号を波形整形回路部４００の波形整形回路４１０、４２
０に入力するよう接続して、セレクタＣ２４０より期待
値パターンを論理比較器５００に入力するよう接続し
た。波形整形回路４１０の２つの出力はオア・ゲート４
１１と４１２に入力するよう接続され、波形整形回路４
２０の２つの出力はアンドゲート４２１、４２２に入力
するよう接続され、アンドゲート４２１、４２２の出力
はオア・ゲート４１１と４１２に入力するよう接続さ
れ、オア・ゲート４１１と４１２の出力はリセット・セ
ット・フリップフロップ４５０に入力するよう接続さ
れ、その出力はドライバパターンとして出力する。
【０００８】セレクタＡ２１０の出力パターンＡ（ＰＡ
ＴＡ）とタイミング・ジェネレータ部３００のタイミン
グ・ジェネレータ３１０のクロック１（ＣＬＫ１）を波
形整形回路４１０に入力して、リセット・セット・フリ
ップフロップ４５０の出力としてロウ・アドレスのドラ
イバパターンを発生し、セレクタＢ２２０の出力パター
ンＢ（ＰＡＴＢ）とタイミング・ジェネレータ３２０の
クロック２（ＣＬＫ２）を波形整形回路４２０に入力し
て、リセット・セット・フリップフロップ４５０の出力
としてカラム・アドレスのドライバパターンを発生す
る。アドレス・マルチプレクスの周期はＴとすることが
できた。
ＴＡ）とタイミング・ジェネレータ部３００のタイミン
グ・ジェネレータ３１０のクロック１（ＣＬＫ１）を波
形整形回路４１０に入力して、リセット・セット・フリ
ップフロップ４５０の出力としてロウ・アドレスのドラ
イバパターンを発生し、セレクタＢ２２０の出力パター
ンＢ（ＰＡＴＢ）とタイミング・ジェネレータ３２０の
クロック２（ＣＬＫ２）を波形整形回路４２０に入力し
て、リセット・セット・フリップフロップ４５０の出力
としてカラム・アドレスのドライバパターンを発生す
る。アドレス・マルチプレクスの周期はＴとすることが
できた。
【０００９】
【発明の効果】本発明は、以上の説明の通り構成されて
いるので、以下に掲載されるような効果を奏する。アド
レスマルチプレクスのときのロウ・アドレスとカラム・
アドレスやデータマルチプレクスのときの前半のデータ
と後半のデータをそれぞれ独立した経路で転送すること
が出来るようになった。テスタの最大動作周波数で作動
するときの周期をＴとすれば、アドレス・マルチプレク
ス回路の周期もＴとすることができた。
いるので、以下に掲載されるような効果を奏する。アド
レスマルチプレクスのときのロウ・アドレスとカラム・
アドレスやデータマルチプレクスのときの前半のデータ
と後半のデータをそれぞれ独立した経路で転送すること
が出来るようになった。テスタの最大動作周波数で作動
するときの周期をＴとすれば、アドレス・マルチプレク
ス回路の周期もＴとすることができた。
【図１】本発明の、一実施例によるアドレス・マルチプ
レクス回路のブロック図である。
レクス回路のブロック図である。
【図２】本発明の、一実施例によるアドレス・マルチプ
レクス回路のタイミングチャートである。
レクス回路のタイミングチャートである。
【図３】従来技術の、一実施例によるアドレス・マルチ
プレクス回路のブロック図である。
プレクス回路のブロック図である。
【図４】従来技術の、一実施例によるアドレス・マルチ
プレクス回路のタイミングチャートである。
プレクス回路のタイミングチャートである。
１０、１００ アルゴリズミック・パターン・ジェネレ
ータ部（ＡＬＰＧ） １０１ アドレス発生部 １０２ データ発生部 １０３ 制御信号発生部（ＳＷＡＰ） ２０、２００ プログラマブル・データ・セレクタ部
（ＰＤＳ） ２１、２１０ セレクタＡ ２２、２２０ セレクタＢ ２３ マルチプレクサ（ＭＵＸ） ２４、２４０ セレクタＣ ２６、２７、２６０、４２１、４２２ アンド・ゲート ３０、３００ タイミング・ジェネレータ部（ＴＧ） ３１、３２、３１０、３２０タイミング・ジェネレータ ４０、４００ 波形整形回路部（ＦＣ） ４１、４１０、４２０ 波形整形回路 ３３、４１１、４１２ オア・ゲート ４５、４５０ リセット・セット・フリップフロップ ５０、５００ 論理比較器
ータ部（ＡＬＰＧ） １０１ アドレス発生部 １０２ データ発生部 １０３ 制御信号発生部（ＳＷＡＰ） ２０、２００ プログラマブル・データ・セレクタ部
（ＰＤＳ） ２１、２１０ セレクタＡ ２２、２２０ セレクタＢ ２３ マルチプレクサ（ＭＵＸ） ２４、２４０ セレクタＣ ２６、２７、２６０、４２１、４２２ アンド・ゲート ３０、３００ タイミング・ジェネレータ部（ＴＧ） ３１、３２、３１０、３２０タイミング・ジェネレータ ４０、４００ 波形整形回路部（ＦＣ） ４１、４１０、４２０ 波形整形回路 ３３、４１１、４１２ オア・ゲート ４５、４５０ リセット・セット・フリップフロップ ５０、５００ 論理比較器
Claims (1)
- 【請求項１】 アルゴリズミック・パターン・ジェネレ
ータ部（１００）とプログラマブル・データ・セレクタ
部（２００）と波形整形回路（４１）とリセット・セッ
ト・フリップフロップ（４５０）と論理比較器（５０
０）を有する半導体試験装置内蔵のアドレス・マルチプ
レクス回路において、 アドレス・データを発生するアドレス発生部（１０１）
の信号がセレクタＡ（２１０）とセレクタＢ（２２０）
に入力するよう接続して、デバイスに対する書き込みデ
ータと比較データを発生するデータ発生部（１０２）の
信号がセレクタＡ（２１０）とセレクタＢ（２２０）と
セレクタＣ（２４０）に入力するよう接続して、１サイ
クル内でのパターンを切り換える制御信号発生部（１０
３）のスワップ・サイクルの信号を入力するようアンド
・ゲート（２６０）を設け、 セレクタＡ（２１０）の信号を入力するよう波形整形回
路（４１０）に接続して、セレクタＢ（２２０）の信号
を入力するよう接続した波形整形回路（４２０）を設
け、 セレクタＣ（２４０）より期待値パターンを論理比較器
（５００）に入力するよう接続して、 波形整形回路（４１０）の２つの出力を入力するよう接
続したオア・ゲート（４１１、４１２）を設け、 波形整形回路（４２０）の２つの出力を入力するよう接
続したアンド・ゲート（４２１、４２２）を設け、 アンド・ゲート（２６０）の出力をアンド・ゲート（４
２１、４２２）に入力するよう接続して、 ドライバパターンとして出力するリセット・セット・フ
リップフロップ（４５０）にオア・ゲート（４１１、４
１２）の出力を入力するよう接続して、 以上の構成を具備していることを特徴とした半導体試験
装置内蔵のアドレス・マルチプレクス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05643595A JP3609139B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体試験装置内蔵のアドレス・マルチプレクス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05643595A JP3609139B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体試験装置内蔵のアドレス・マルチプレクス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08227599A true JPH08227599A (ja) | 1996-09-03 |
| JP3609139B2 JP3609139B2 (ja) | 2005-01-12 |
Family
ID=13027017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05643595A Expired - Fee Related JP3609139B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体試験装置内蔵のアドレス・マルチプレクス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3609139B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109817249A (zh) * | 2017-11-21 | 2019-05-28 | 三星电子株式会社 | 数据输出电路、包括其的存储装置和存储装置的操作方法 |
-
1995
- 1995-02-21 JP JP05643595A patent/JP3609139B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109817249A (zh) * | 2017-11-21 | 2019-05-28 | 三星电子株式会社 | 数据输出电路、包括其的存储装置和存储装置的操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3609139B2 (ja) | 2005-01-12 |
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