JPH03194800A - リアルタイムアドレス切換回路 - Google Patents
リアルタイムアドレス切換回路Info
- Publication number
- JPH03194800A JPH03194800A JP1335381A JP33538189A JPH03194800A JP H03194800 A JPH03194800 A JP H03194800A JP 1335381 A JP1335381 A JP 1335381A JP 33538189 A JP33538189 A JP 33538189A JP H03194800 A JPH03194800 A JP H03194800A
- Authority
- JP
- Japan
- Prior art keywords
- address
- selector
- output
- gate
- multiplexer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 abstract description 30
- 238000010586 diagram Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 3
- 238000010998 test method Methods 0.000 description 2
- 101100222880 Diacronema lutheri Plesd1 gene Proteins 0.000 description 1
- 102100037416 Sphingolipid delta(4)-desaturase DES1 Human genes 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
１９８７年４月開催の、ＪＥＤＥＣ（米国の工業規格標
準化のための委員会）で採択した４ＭＤＲＡＭ複数ビッ
ト並列テスト方式に基づき、ＤＲＡＭ複数ビット並列テ
スト機能をテストする場合のＤＲＡＭに加えるアドレス
信号発生方式と回路についてのものである。
準化のための委員会）で採択した４ＭＤＲＡＭ複数ビッ
ト並列テスト方式に基づき、ＤＲＡＭ複数ビット並列テ
スト機能をテストする場合のＤＲＡＭに加えるアドレス
信号発生方式と回路についてのものである。
［発明が解決しようとする課題］
前述のＪＥＤＥＣで採択された４ＭＤＲＡＭにツイテは
、ＮＩＫＫＥｌ １（ＩＣＲＯＤＥＶＩＣＥＳ別冊Ｎ０
１１．１９８７年５月号にも記載されている。
、ＮＩＫＫＥｌ １（ＩＣＲＯＤＥＶＩＣＥＳ別冊Ｎ０
１１．１９８７年５月号にも記載されている。
ＪＥＤＥＣで採択された４ＭＤＲＡＭ複数ビット並列テ
スト機能（Ｘ４．Ｘ８．Ｘ１６ビツト並列）をテストす
るに当り、並列テストモードへの自動切替え機能と、各
並列ビットモードにより、被測定ＤＲＡＭに加えるアド
レスを自動的に制御する必要がある。これは通常動作時
のデータビットに比べ、並列テスト動作時のデータビッ
ト数は２ｎ培となる。
スト機能（Ｘ４．Ｘ８．Ｘ１６ビツト並列）をテストす
るに当り、並列テストモードへの自動切替え機能と、各
並列ビットモードにより、被測定ＤＲＡＭに加えるアド
レスを自動的に制御する必要がある。これは通常動作時
のデータビットに比べ、並列テスト動作時のデータビッ
ト数は２ｎ培となる。
データビット数の変化に対応してデバイスアドレスを１
／２”少なくする必要がある。
／２”少なくする必要がある。
［課題を解決するための手段］
この発明では、データビットサイズデータをラッチする
レジスタｌと、レジスタ１の出力とリアルタイムコント
ロール信号を入力とするゲート２と、Ｉ） Ｕ ’ｒ６
４．：加えるＡＸアドレス１４をゲート２の出力でパタ
ーン選択する第１のセレクタ３と、ＤＬＩＴ６に加える
ΔＹＸアドレス１５ゲート２の出力でパターンｊＸ択す
る第２のセレクタ４と、第１のセレクタ３の出力と第２
のセレクタ４の出力を入力とし、ＡＸアドレス１４とＡ
ＹＸアドレス１５切換えるマルチプレクサ５とを備える
。
レジスタｌと、レジスタ１の出力とリアルタイムコント
ロール信号を入力とするゲート２と、Ｉ） Ｕ ’ｒ６
４．：加えるＡＸアドレス１４をゲート２の出力でパタ
ーン選択する第１のセレクタ３と、ＤＬＩＴ６に加える
ΔＹＸアドレス１５ゲート２の出力でパターンｊＸ択す
る第２のセレクタ４と、第１のセレクタ３の出力と第２
のセレクタ４の出力を入力とし、ＡＸアドレス１４とＡ
ＹＸアドレス１５切換えるマルチプレクサ５とを備える
。
次に、ＤＲＡＭのアドレス信号を第３図により説明する
。
。
第３図のアドレスΔＸ−ＡＹのアドレスはタイムシェア
リングでＤ ＲＡ Ｍに加えられる。
リングでＤ ＲＡ Ｍに加えられる。
このＡＸ −ＡＹアドレスは通常、メモリアドレスビッ
ト、Ａ、にはＡＸ、 、ＡＹ、 、Ａ、にはＡＸＩ 、
ＡＹ、 、・・・・・・というようにアドレスビ・ンｌ
〜に対応して、ＡＸ・ＡＹが加えられる。
ト、Ａ、にはＡＸ、 、ＡＹ、 、Ａ、にはＡＸＩ 、
ＡＹ、 、・・・・・・というようにアドレスビ・ンｌ
〜に対応して、ＡＸ・ＡＹが加えられる。
しかし、マルチビットテストの場合はテストする各ビッ
トサイズが４ピッ１−１８ピッ１−１１６ビ・ｙｌ−に
対応してメモリのアドレス深さが１７／４．１／８．１
／’ １６と減少していく。
トサイズが４ピッ１−１８ピッ１−１１６ビ・ｙｌ−に
対応してメモリのアドレス深さが１７／４．１／８．１
／’ １６と減少していく。
これに伴い、メモリに加えられるＡＸ−ＡＹアドレスが
不要になるアドレスが存在することｔこなる。このこと
からマルチビットテストする場合、各データビットサイ
ズに応じて加えられるＡＸ・ＡＹアドレスを制御する必
要がある。
不要になるアドレスが存在することｔこなる。このこと
からマルチビットテストする場合、各データビットサイ
ズに応じて加えられるＡＸ・ＡＹアドレスを制御する必
要がある。
Ｄ ＲＡＭのマルチビットテスト機能をテストするとき
、通常モードで書き込みをし、マルチビットテス１〜で
読み出しをするテスト、マルチビットテストモードで、
書き込みをし、通常モードで読み出しをするテスト、ま
た、マルチビットデス１〜モードで書き込みと読み出し
をするテストが必要になる。
、通常モードで書き込みをし、マルチビットテス１〜で
読み出しをするテスト、マルチビットテストモードで、
書き込みをし、通常モードで読み出しをするテスト、ま
た、マルチビットデス１〜モードで書き込みと読み出し
をするテストが必要になる。
これらのテストでは、通常モード、マルチピッｌ−テス
トモード切替、アドレスの減少によるアドレス制御はリ
アルタイムで自動的に制御されなければならない。
トモード切替、アドレスの減少によるアドレス制御はリ
アルタイムで自動的に制御されなければならない。
次に、この発明によるリアルタイムアドレス切換回路の
構成図を第１図により説明する。
構成図を第１図により説明する。
第１図の１はレジスタ、２はゲート、３と４はセレクタ
、５はマルチプレクサ、６はＤＵＴである。
、５はマルチプレクサ、６はＤＵＴである。
レジスタ１には、４ピツｌ〜、８ビット、１６ビツトな
どのマルチピッｌ−テストするデータビットサイズをセ
ットする。
どのマルチピッｌ−テストするデータビットサイズをセ
ットする。
ゲー１〜２は、通常モードとマルチピッ１〜テス１〜モ
ードをリアルタイムで切換える。
ードをリアルタイムで切換える。
セレクタ３は、マルチビットテストをする場合に、ＤＵ
Ｔ６に加えるＡＸアドレス１４を選択する。
Ｔ６に加えるＡＸアドレス１４を選択する。
セレクタ４は、マルチビットテストをする場合に、ＤＬ
ＪＴ６に加えるＡＹＸアドレス１５選択する。
ＪＴ６に加えるＡＹＸアドレス１５選択する。
マルチプレクサ５は、セレクタ３の出力信号１６とセレ
クタ４の出力信号１７を入力とするマルチプレクサであ
る。
クタ４の出力信号１７を入力とするマルチプレクサであ
る。
［作用］
レジスタ１は、ＣＰ Ｕから送られるマルチビットテス
ト ットする。
ト ットする。
セラ１〜された信号１１は、マルチビットテストする場
合のセレクタ３・４を切換えるためのデータであり、信
号１１はエクササイザ（ＰＧ）から送られてくる。
合のセレクタ３・４を切換えるためのデータであり、信
号１１はエクササイザ（ＰＧ）から送られてくる。
信号１１は通常モードとマルチビットテストモードをリ
アルタイムで切換えるリアルタイムコントロール信号１
２により、ゲート２でＡＮＤされる。
アルタイムで切換えるリアルタイムコントロール信号１
２により、ゲート２でＡＮＤされる。
ゲー１〜２の出力信号１３は通常モードの場合は、ＤＵ
Ｔ６のアドレスピッＩ−Ａ．−Ａ．に対応したＡＸＯ
〜ＡＸ． 、ＡＹＯ−ＡＹ．を加えるようなセレクタ３
・４の選択データとなる。
Ｔ６のアドレスピッＩ−Ａ．−Ａ．に対応したＡＸＯ
〜ＡＸ． 、ＡＹＯ−ＡＹ．を加えるようなセレクタ３
・４の選択データとなる。
また、ゲート２は、マルチとットテスＩ・の場合、レジ
スタ１のレジスタデータ１１を出力し、テストする．ゲ
ート２の出力信号１３は、各データビットサイズに応じ
たアドレスをＤＵＴ６に加えるようなセレクタ３・４の
選択データとなる。
スタ１のレジスタデータ１１を出力し、テストする．ゲ
ート２の出力信号１３は、各データビットサイズに応じ
たアドレスをＤＵＴ６に加えるようなセレクタ３・４の
選択データとなる。
セレクタ３・４のアドレス制御回路はＡ Ｘ ｏ〜ＡＸ
、、、ＡＹｏＸＡＹ、、の複数ビットのセレクタで構成
される。
、、、ＡＹｏＸＡＹ、、の複数ビットのセレクタで構成
される。
セレクタ３で選択された信号１６とセレクタ４で選択さ
れた信号１７はマルチプレクサ５に入力される。
れた信号１７はマルチプレクサ５に入力される。
マルチプレクサ５は、エクササイザから送られるリアル
タイムコントロール信号１８でタイムシアリングにマル
チプレクサされる。マルチプレクサ５の出力はＡ。〜Ａ
７となり、ＤＵＴ６に加えられる。
タイムコントロール信号１８でタイムシアリングにマル
チプレクサされる。マルチプレクサ５の出力はＡ。〜Ａ
７となり、ＤＵＴ６に加えられる。
次に、第１図のタイミングチャートを第２図により説明
する、 第２図はデータピッ１〜サイズ８ビツトの場合のタイミ
ングチャー１へである。
する、 第２図はデータピッ１〜サイズ８ビツトの場合のタイミ
ングチャー１へである。
第２（２Ｉアは信号１１の波形図であり、第２図イは信
号１２の波形図である。
号１２の波形図である。
１２号１２は通常モードとマルチビットテストモードで
構成される。
構成される。
第２図つは信号１３の波形図であり、信号１１に対応し
て通常セレクトデータと信号１１になる。
て通常セレクトデータと信号１１になる。
第２図工はＡＸアドレス信号１４の波形図であり、Ａ
Ｘ ｏである。
Ｘ ｏである。
第２図才はＡＹアドレス１５の波形図であり、Ａ Ｙ
ｏである。
ｏである。
第２図力は信号１６の波形図であり、通常モードでもマ
ルチビットテストモードでもＡ Ｘ ｏである。
ルチビットテストモードでもＡ Ｘ ｏである。
第２図キは信号１７の波形図である。第２図キの信号１
７は、通常モードではＡ Ｙ ｏであり、マルチビット
テストモードでは「０」である。
７は、通常モードではＡ Ｙ ｏであり、マルチビット
テストモードでは「０」である。
第２図りは信号１８の波形図である。
第２図ヶ〜シはマルチプレクサ５からＤＵＴ６に供給さ
れるＡ０〜Ａ、の波形図である。
れるＡ０〜Ａ、の波形図である。
また、４ＭＤＲＡＭの通常モードとマルチピッ１−テス
トモード、データビットサイズ８ビツトの場合に加えら
れるＡＸ −ＡＹパターンを次に示ず。
トモード、データビットサイズ８ビツトの場合に加えら
れるＡＸ −ＡＹパターンを次に示ず。
Ｐ ＱＩ Ｑ２ ＲＩ Ｒ２
Ａ ａ Ａ Ｘ ｏ Ａ Ｙ ｏ Ａ Ｘ
。
Ａ ａ Ａ Ｘ ｏ Ａ Ｙ ｏ Ａ Ｘ
。
Ａ ＩＡ Ｘ ＩＡ Ｙ ＩＡ Ｘ ｓ Ａ Ｙ
。
。
Ａ２ ＡＸ２ Ａ’ｌ’２ ＡＸ２
ＡＹＩＡ３ ＡＸ３ Ａ’ｌ’３
ＡＸ３ ＡＹ２Ａ ４ Ａ Ｘ ４
Ａ Ｙ ａ Ａ Ｘ ａ Ａ Ｙ ３Ａ、
ＡＸ、 ＡＹ５ ＡＸ５
ＡＹ４Ａ、 ＡＸ６ ＡＹ、 ＡＸ
、 ＡＹｓＡ ７Ａ Ｘ ｙ Ａ Ｙ ？
Ａ Ｘ ？ Ａ Ｙ ｂＡ ｓ
Ａ Ｘ ｎ Ａ Ｙ ｓ Ａ Ｘ ｓ
Ａ Ｙ ？Ａ、 ＡＸ９ ＡＹ、
ＡＸ９ ＡＹ。
ＡＹＩＡ３ ＡＸ３ Ａ’ｌ’３
ＡＸ３ ＡＹ２Ａ ４ Ａ Ｘ ４
Ａ Ｙ ａ Ａ Ｘ ａ Ａ Ｙ ３Ａ、
ＡＸ、 ＡＹ５ ＡＸ５
ＡＹ４Ａ、 ＡＸ６ ＡＹ、 ＡＸ
、 ＡＹｓＡ ７Ａ Ｘ ｙ Ａ Ｙ ？
Ａ Ｘ ？ Ａ Ｙ ｂＡ ｓ
Ａ Ｘ ｎ Ａ Ｙ ｓ Ａ Ｘ ｓ
Ａ Ｙ ？Ａ、 ＡＸ９ ＡＹ、
ＡＸ９ ＡＹ。
Ａ ＋ｏ Ａ Ｘ ｓｏ ＡＹ ＋。
この表は４ Ｍ Ｄ ＲＡ Ｍの８ビツトマルチテスト
の場合に加えるアドレスであり、Ｐ列はデノくイスアド
レス、ＱｌとＱ２の列は通常モード、Ｒ１とＲ２の列は
マルチビットテストモードである。
の場合に加えるアドレスであり、Ｐ列はデノくイスアド
レス、ＱｌとＱ２の列は通常モード、Ｒ１とＲ２の列は
マルチビットテストモードである。
［発明の効果］
この発明によれば、ＤＵＴに加えるＡＸ−Ａ’ｉ’アド
レスをパターン選択するセレクタ３と、セレクタをリア
ルタイム制御するゲートと、データピン１〜サイスデー
タをラッチするレジスタと、セレクタの出力を入力とし
、ＡＸ −ＡＹアドレスを切換えるマルチプレクサとを
備えてｔ）るので、ＤＲ第１図はこの発明によるリアル
タイムアドレス切換回路の構成図、第２図は第１図のタ
イミングチャート、第３図はＤＲＡＭのアドレス信号説
明図である。
レスをパターン選択するセレクタ３と、セレクタをリア
ルタイム制御するゲートと、データピン１〜サイスデー
タをラッチするレジスタと、セレクタの出力を入力とし
、ＡＸ −ＡＹアドレスを切換えるマルチプレクサとを
備えてｔ）るので、ＤＲ第１図はこの発明によるリアル
タイムアドレス切換回路の構成図、第２図は第１図のタ
イミングチャート、第３図はＤＲＡＭのアドレス信号説
明図である。
１・・・・・・レジスタ、２・・・・・・ゲート、３・
４・・・・・・セレクタ、５・・・・・・マルチプレク
サ、６・・・・・・ＤＵＴ。
４・・・・・・セレクタ、５・・・・・・マルチプレク
サ、６・・・・・・ＤＵＴ。
Claims (1)
- 【特許請求の範囲】 １、データビットサイズデータをラッチするレジスタ（
１）と、 レジスタ（１）の出力とリアルタイムコントロール信号
を入力とするゲート（２）と、 ＤＵＴ（６）に加えるＡＸアドレス（１４）をゲート（
２）の出力でパターン選択する第１のセレクタ（３）と
、 ＤＵＴ（６）に加えるＡＹアドレス（１５）をゲート（
２）の出力でパターン選択する第２のセレクタ（４）と
、 第１のセレクタ（３）の出力と第２のセレクタ（４）の
出力を入力とし、ＡＸアドレス（１４）とＡＹアドレス
（１５）を切換えるマルチプレクサ（５）とを備えるリ
アルタイムアドレス切換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1335381A JPH03194800A (ja) | 1989-12-25 | 1989-12-25 | リアルタイムアドレス切換回路 |
| US07/632,344 US5224104A (en) | 1989-12-25 | 1990-12-21 | Real-time address switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1335381A JPH03194800A (ja) | 1989-12-25 | 1989-12-25 | リアルタイムアドレス切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03194800A true JPH03194800A (ja) | 1991-08-26 |
Family
ID=18287907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1335381A Pending JPH03194800A (ja) | 1989-12-25 | 1989-12-25 | リアルタイムアドレス切換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5224104A (ja) |
| JP (1) | JPH03194800A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416804A (en) * | 1991-08-21 | 1995-05-16 | U.S. Philips Corporation | Digital signal decoder using concatenated codes |
| US5931320A (en) * | 1997-07-09 | 1999-08-03 | Gajda; James J. | Drying rack |
| US6687855B1 (en) * | 2000-10-20 | 2004-02-03 | Agilent Technologies, Inc. | Apparatus and method for storing information during a test program |
| US20070050668A1 (en) * | 2005-09-01 | 2007-03-01 | Micron Technology, Inc. | Test mode to force generation of all possible correction codes in an ECC memory |
| US7576550B2 (en) * | 2007-03-30 | 2009-08-18 | Qualitau, Inc. | Automatic multiplexing system for automated wafer testing |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3832535A (en) * | 1972-10-25 | 1974-08-27 | Instrumentation Engineering | Digital word generating and receiving apparatus |
| US4348759A (en) * | 1979-12-17 | 1982-09-07 | International Business Machines Corporation | Automatic testing of complex semiconductor components with test equipment having less channels than those required by the component under test |
| DE3237208A1 (de) * | 1982-10-07 | 1984-04-12 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur uebertragung von pruefzeichen zu anschlusselementen eines pruefgeraetes |
| US4635261A (en) * | 1985-06-26 | 1987-01-06 | Motorola, Inc. | On chip test system for configurable gate arrays |
| JPH0750159B2 (ja) * | 1985-10-11 | 1995-05-31 | 株式会社日立製作所 | テストパタ−ン発生装置 |
-
1989
- 1989-12-25 JP JP1335381A patent/JPH03194800A/ja active Pending
-
1990
- 1990-12-21 US US07/632,344 patent/US5224104A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5224104A (en) | 1993-06-29 |
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