JPH0630786U - パターン発生器 - Google Patents

Abstract

(57)【要約】 【目的】 デバイスに入力するパターンを記憶するパタ
ーン記憶回路の使用されていない領域を利用し、パター
ン記憶容量を見かけ上大きくする。 【構成】 アドレス発生回路１でアドレスを発生し、パ
ターン記憶回路２の対応するアドレスに格納されたパタ
ーンをデバイス１３に入力するパターン発生回路で、デ
バイスが必要としているパターン数がパターン記憶回路
２の発生できるパターン数より少ない場合に、パターン
記憶回路２を複数の領域に分割し、マルチプレクサ３で
切り換えることにより、従来は使用されていないパター
ン記憶回路２の領域を使用する。

Description

【考案の詳細な説明】

【０００１】

【考案の技術分野】

この考案は、ＩＣ検査装置などで、デバイスに入力するパターンを発生するパ ターン発生器についてのものである。

【０００２】

【従来の技術】

ＩＣ検査装置の構成を図４に示す。図４の１０はパターン発生器、１１はフォ ーマット制御器、１２はドライバ回路、１３は測定されるデバイス、１４は比較 回路である。パターン発生器１０は、デバイス１３の各ピンに印加するパターン 信号を発生する。フォーマット制御器１１は、パターン発生器１０の出力を波形 成形する。フォーマット制御器１１の出力はドライバ回路１２で増幅されてデバ イス１３に加えられ、デバイス１３の出力を比較回路１４で比較し、再びフォー マット制御器１１により判定される。

【０００３】 次に、パターン発生器１０の構成を図３に示す。図３の１０Ａはアドレス発生 回路、１０Ｂはパターン記憶回路である。アドレス発生回路１０Ａはアドレスを 発生する。パターン記憶回路１０Ｂはアドレス発生器１０Ａの出力を入力し、デ バイス１３が必要とする数だけパターンを出力し、同時にアドレス発生回路１０ Ａに対して、次のアドレス発生のための命令を出力する。

【０００４】

【考案が解決しようとする課題】

従来のパターン発生器の構成では、パターン発生器１０のパターン記憶回路１ ０Ｂから出力されるパターンの数はつねに一定であるが、デバイスが必要として 各ピンに入力するパターンの数が、パターン発生器１０から出力されるパターン の数より少ない場合は、パターン記憶回路１０Ｂの一部は使用されず、不要とな る。この考案は、使用されていないパターン記憶回路の一部を有効に使用するこ とができるパターン発生器の提供を目的とする。

【０００５】

【課題を解決するための手段】

この目的を達成するために、この考案では、アドレスを発生するアドレス発生 回路１と、アドレス発生回路１の出力を入力とし、対応するアドレスにより、複 数のパターン信号を出力するパターン記憶回路２とを備えるパターン発生器にお いて、パターン記憶回路２を複数の領域に分割し、各領域の出力を入力とし、制 御信号４により出力を切り換える複数のマルチプレクサ３を備える。

【０００６】

【作用】

次に、この考案によるパターン発生器の構成を図１に示す。図１の１はアドレ ス発生回路、２はパターン記憶回路、３はマルチプレクサである。図１で、パタ ーン記憶回路２は、領域２Ａと領域２Ｂに分割されている。４はマルチプレクサ ３を制御する制御信号である。図１で、アドレス発生回路１はアドレスを発生し 、パターン記憶回路２に入力する。また、アドレス発生器１はマルチプレクサ３ に対して制御信号４を出力し、パターン記憶回路２の領域２Ａを使用するか領域 ２Ｂを使用するかを制御する。

【０００７】

【実施例】

次に、図１の実施例の構成を図２に示す。図２で、パターン記憶回路２の出力 数を２５６とし、それぞれピン１、ピン２と順に呼び、ピン２５６まであるとす る。また、デバイス１３が必要として、各ピンに入力するパターンの数を１２８ とする。この時、パターン記憶回路２の領域の分割は、例えば、回路構成の近い ピン１とピン２を組にし、同様にそれぞれ隣あったピンを組にし、ピン２５５と ピン２５６を組にする。ここで、奇数ピンを領域２Ａとし、偶数ピンを領域２Ｂ とする。

【０００８】 組にしたピンの出力は、それぞれマルチプレクサ３に入力し、アドレス発生回 路１より出力される制御信号４を制御することにより、マルチプレクサ３の出力 が奇数ピンと偶数ピンを切り換えられる。したがって、制御信号３Ｆにより２つ の領域を連続して切り換えることができ、２５６Ｋワード＋２５６Ｋワード＝５ １２Ｋワードとなり、パターン記憶回路２の容量が見かけ上倍になる。

【０００９】

【考案の効果】

この考案によれば、例えば、デバイスが必要として各ピンに入力するパターン の数が、パターン発生器から出力されるパターンの数の半分の場合、パターン記 憶回路の使用していないピンを、使用しているピンと組にしてそれぞれマルチプ レクサに入力する事によりパターン記憶回路を２つの領域に分割し、制御信号に より領域を切り換えることにより、パターン記憶回路の容量を２倍にして使用す ることができる。また、デバイスが必要としているパターンの数がパターン記憶 回路のピン数の４分の１、８分の１の時には、パターン記憶回路の領域を増やし 、マルチプレクサへの入力を増やすことにより、容量を４倍、８倍と増やして使 用することができ、従来の構成では使用されなかったパターン記憶回路のピンを 有効利用できる。

【図面の簡単な説明】

【図１】この考案によるパターン発生器の構成図であ
る。

【図２】この考案の実施例の構成図である。

【図３】従来技術によるパターン発生器の構成図であ
る。

【図４】ＩＣ検査装置の構成図である。

【符号の説明】

１ アドレス発生回路 ２ パターン記憶回路 ３ マルチプレクサ ４ 制御信号 １０ パターン発生器 １１ フォーマット制御器 １２ ドライバ回路 １３ デバイス １４ 比較回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 アドレスを発生するアドレス発生回路
   (1) と、アドレス発生回路(1) の出力を入力とし、対応
   するアドレスにより、複数のパターン信号を出力するパ
   ターン記憶回路(2) とを備えるパターン発生器におい
   て、 パターン記憶回路(2) を複数の領域に分割し、各領域の
   出力を入力とし、制御信号(4) により出力を切り換える
   複数のマルチプレクサ(3) を備えることを特徴とするパ
   ターン発生器。