JPS61126480A - デイジタルパタ−ンテスタ - Google Patents
デイジタルパタ−ンテスタInfo
- Publication number
- JPS61126480A JPS61126480A JP59248960A JP24896084A JPS61126480A JP S61126480 A JPS61126480 A JP S61126480A JP 59248960 A JP59248960 A JP 59248960A JP 24896084 A JP24896084 A JP 24896084A JP S61126480 A JPS61126480 A JP S61126480A
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- Japan
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- pattern
- circuit
- section
- digital
- control
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- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体隼積回路のテストに用いられるディジ
タルパターンテスタに関し、更に詳しくは、パターン発
生制御の高速化にＦｌｌする。
タルパターンテスタに関し、更に詳しくは、パターン発
生制御の高速化にＦｌｌする。
（従来の技術）
第２図は、従来のディジタルパターンテスタの一例を示
すブロック図である。第２図において、１０はパターン
制御部であって、被測定物３０をテストするための所定
のプログラムを実行し、所定のディジタルパターン信号
を発生ずるための設定条件データを出力するものであり
、パターン制御回路１１．カウンタフラグ回路１２等で
構成されている。２０はパターン発生部であり、パター
ン制御部１０から出力される設定条件データに従つで所
定のディジタルパターン信号を発生して被測定物３０に
加えると共に、該ディジタルパターン信号に応じて該被
測定物３０から出力されるディジタルパターン信号と予
め設定された期待パターンとを比較するものであって、
パターンメモリアドレス制御回路２１．ドライバ２２．
コンパレータ２３等で構成されている。３０は被測定物
である。
すブロック図である。第２図において、１０はパターン
制御部であって、被測定物３０をテストするための所定
のプログラムを実行し、所定のディジタルパターン信号
を発生ずるための設定条件データを出力するものであり
、パターン制御回路１１．カウンタフラグ回路１２等で
構成されている。２０はパターン発生部であり、パター
ン制御部１０から出力される設定条件データに従つで所
定のディジタルパターン信号を発生して被測定物３０に
加えると共に、該ディジタルパターン信号に応じて該被
測定物３０から出力されるディジタルパターン信号と予
め設定された期待パターンとを比較するものであって、
パターンメモリアドレス制御回路２１．ドライバ２２．
コンパレータ２３等で構成されている。３０は被測定物
である。
パターン制御部１０のパターン制御回路１１には外部条
件データやカウンタフラッグ回路１２の出力が加えられ
ると共にパターン発止部２０のパターンメモリアドレス
制御回路２１及びコンパレータ２３からも出力が加えら
れていて、これら各信号に従ってパターン発生部２０の
パターンメモリアドレス制御回路２１にパターンメモリ
のある区間を指定回数繰り返して所定のディジタルパタ
ーン信号を出力するための設定条件データを出力する。
件データやカウンタフラッグ回路１２の出力が加えられ
ると共にパターン発止部２０のパターンメモリアドレス
制御回路２１及びコンパレータ２３からも出力が加えら
れていて、これら各信号に従ってパターン発生部２０の
パターンメモリアドレス制御回路２１にパターンメモリ
のある区間を指定回数繰り返して所定のディジタルパタ
ーン信号を出力するための設定条件データを出力する。
パターンメモリアドレス制御回路２１は、ドライバ２２
に設けられているパターンメモリのアドレスを制御する
信号を該ドライバ２２に加えるとＪｌ：に、コンパレー
ク２３に設（づられているフェイルメモリ及びレコード
メモリのアドレスを制御する信号を該コンパレータ２３
に１１１１える。ドライバ２２は、パターンメモリアド
レス制御回路２１から加えられる信号に従って予め定義
された所定のディジタルパターン信号を被測定物３０に
加える。コンパレータ２３は、パターンメモリアドレス
制御回路２１から加えられる信号に従って、予め設定さ
れた期待パターン信号と被測定物３０から加えられるデ
ィジタルパターン信号とを比較し、比較結果のステータ
ス（パス或いは〕］、イル）出力をパターン制御部１０
のパターン制御回路１１に加える。
に設けられているパターンメモリのアドレスを制御する
信号を該ドライバ２２に加えるとＪｌ：に、コンパレー
ク２３に設（づられているフェイルメモリ及びレコード
メモリのアドレスを制御する信号を該コンパレータ２３
に１１１１える。ドライバ２２は、パターンメモリアド
レス制御回路２１から加えられる信号に従って予め定義
された所定のディジタルパターン信号を被測定物３０に
加える。コンパレータ２３は、パターンメモリアドレス
制御回路２１から加えられる信号に従って、予め設定さ
れた期待パターン信号と被測定物３０から加えられるデ
ィジタルパターン信号とを比較し、比較結果のステータ
ス（パス或いは〕］、イル）出力をパターン制御部１０
のパターン制御回路１１に加える。
（発明が解決しようとする問題点）
しかし、このにうな構成によれば、あるディジタルパタ
ーンＢＹから仙のディジタルパターン？！Ｙに切り換え
るのにあたっては、これらの切換条件判断をすべてパタ
ーン制御部１０が行うことになり、該パターン制御部１
ｏがパターン制御動作を実行する間はディジタルパター
ン信号の発生は停止し、３一 連続性がなくなる。即ち、ディジタルパターン信号の発
生とパターン制御動作とが直列的に交互に行われること
になり、パターン発生制御の高速化は困難である。
ーンＢＹから仙のディジタルパターン？！Ｙに切り換え
るのにあたっては、これらの切換条件判断をすべてパタ
ーン制御部１０が行うことになり、該パターン制御部１
ｏがパターン制御動作を実行する間はディジタルパター
ン信号の発生は停止し、３一 連続性がなくなる。即ち、ディジタルパターン信号の発
生とパターン制御動作とが直列的に交互に行われること
になり、パターン発生制御の高速化は困難である。
本発明は、上記の問題に鑑みてなされたもので、その目
的は、パターンの発生とパターンの制御とを並列処理す
ることによりパターン発生制御の高速化が図れるディジ
タルパターンテスタを実現することにある。
的は、パターンの発生とパターンの制御とを並列処理す
ることによりパターン発生制御の高速化が図れるディジ
タルパターンテスタを実現することにある。
（問題点を解決するための手段）
前記問題点を解決する本発明は、被測定物をテストする
ための所定のプログラムを実行し所定のディジタルパタ
ーン信号を発生するための設定条件データを出力するパ
ターン制御部と、該パターン制御部から出力される設定
条件データに従って所定のディジタルパターン信号を発
生して前記被測定物に加えると共に、該ディジタルパタ
ーン信号に応じて該被測定物から出力されるディジタル
パターン信号と予め設定された期待パターンとを比較す
るパターン発生部と、前記パターン制御部から出力され
る設定条件データを格納する？ｌｌｙ数の記憶手段及び
前記パターン発生部から出力されるパターン比較データ
に従って前記記憶手段に格納された所定の設定条件デー
タを前記パターン発生部に出力する手段を含み入力部と
出力部が前記パターン制御部と前記パターン発生部に相
補的に切換接続される第１及び第２の条件分岐手段とで
構成され、これら第１及び第２の条件分岐手段の切換接
続に応じて設定条件データの格納とディジタルパターン
信号の発生とを並列的に行うことを特徴とするものであ
る。
ための所定のプログラムを実行し所定のディジタルパタ
ーン信号を発生するための設定条件データを出力するパ
ターン制御部と、該パターン制御部から出力される設定
条件データに従って所定のディジタルパターン信号を発
生して前記被測定物に加えると共に、該ディジタルパタ
ーン信号に応じて該被測定物から出力されるディジタル
パターン信号と予め設定された期待パターンとを比較す
るパターン発生部と、前記パターン制御部から出力され
る設定条件データを格納する？ｌｌｙ数の記憶手段及び
前記パターン発生部から出力されるパターン比較データ
に従って前記記憶手段に格納された所定の設定条件デー
タを前記パターン発生部に出力する手段を含み入力部と
出力部が前記パターン制御部と前記パターン発生部に相
補的に切換接続される第１及び第２の条件分岐手段とで
構成され、これら第１及び第２の条件分岐手段の切換接
続に応じて設定条件データの格納とディジタルパターン
信号の発生とを並列的に行うことを特徴とするものであ
る。
（実施例）
以下、図面を参照し本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示すブロック図であり、第
２図と同一部分には同一符号を付けである。第１図にお
いて、４０及び５０は同一構成の条件分岐回路である。
２図と同一部分には同一符号を付けである。第１図にお
いて、４０及び５０は同一構成の条件分岐回路である。
例えば条件分岐回路４０について説明すると、該条件分
岐回路４０には少数の設定レジスタＡ１〜Ｄｉｒマルヂ
プレクサ４１゜条件判定回路４２及び複数のスイッチ５
Ｗ１ｔ〜Ｓ’Ａ’１３が設けられている。そして、各設
定レジスタＡ１〜Ｄ１の入力端及び条件判定回路４２の
一端はスイッチ５ＷＩＩを介してパターン制御回路１１
に接続され、各設定レジスタＡ１〜Ｄ１の出力端及び条
件判定回路４２の他端はマルチプレクサ４１に接続され
ている。該マルチプレクサ４１はスイッチ５Ｗ１２を介
してカウンタフラグ回路１２及びパターンメモリアドレ
ス制御回路２１に接続されている。又、条件判定回路４
２には、スイッチ５Ｗ１３を介してカウンタフラグ回路
１２の出力、パターンメモリアドレス制御回路２１の出
力及びコンパレータ２３のステータス出力が加えられて
いる。即ち、条件分岐回路４ｏは各スイッチ５Ｗｒｔ〜
５Ｗ１３を介してパターン制御部１ｏとパターン発生部
２０との間に接続されている。尚、条件分岐回路５０に
も条件分岐回路４０と同様に複数の設定レジスタＡ２〜
Ｄ ２１マルチプレクサ５１９条件判定回路５２及び複
数のスイッチ５Ｗｚｔ〜５Ｗ２３が設けられていて、各
スイッチＳＷｚ＋〜ＳＶ１’２３を介して条件分岐回路
４０と並列になるようにパターン制御部１０とパターン
発生部２０との間に接続されている。
岐回路４０には少数の設定レジスタＡ１〜Ｄｉｒマルヂ
プレクサ４１゜条件判定回路４２及び複数のスイッチ５
Ｗ１ｔ〜Ｓ’Ａ’１３が設けられている。そして、各設
定レジスタＡ１〜Ｄ１の入力端及び条件判定回路４２の
一端はスイッチ５ＷＩＩを介してパターン制御回路１１
に接続され、各設定レジスタＡ１〜Ｄ１の出力端及び条
件判定回路４２の他端はマルチプレクサ４１に接続され
ている。該マルチプレクサ４１はスイッチ５Ｗ１２を介
してカウンタフラグ回路１２及びパターンメモリアドレ
ス制御回路２１に接続されている。又、条件判定回路４
２には、スイッチ５Ｗ１３を介してカウンタフラグ回路
１２の出力、パターンメモリアドレス制御回路２１の出
力及びコンパレータ２３のステータス出力が加えられて
いる。即ち、条件分岐回路４ｏは各スイッチ５Ｗｒｔ〜
５Ｗ１３を介してパターン制御部１ｏとパターン発生部
２０との間に接続されている。尚、条件分岐回路５０に
も条件分岐回路４０と同様に複数の設定レジスタＡ２〜
Ｄ ２１マルチプレクサ５１９条件判定回路５２及び複
数のスイッチ５Ｗｚｔ〜５Ｗ２３が設けられていて、各
スイッチＳＷｚ＋〜ＳＶ１’２３を介して条件分岐回路
４０と並列になるようにパターン制御部１０とパターン
発生部２０との間に接続されている。
このまうに構成された装置の動作について説明する。
条イ′１分岐回路４０．５０は、スイッチ５Ｗ１１〜５
Ｗ１３．ＳＷ２□〜５Ｗ２３のオン、オフに応じて一方
がパターン制御部１０側に接続されると共に他方がパタ
ーン発生部２０側に接続される。
Ｗ１３．ＳＷ２□〜５Ｗ２３のオン、オフに応じて一方
がパターン制御部１０側に接続されると共に他方がパタ
ーン発生部２０側に接続される。
即ち、例えばスイッチＳＷｔ＋がオンでＳＷｔ？。
５Ｗ１３がオフになることにより条件分岐回路４０はパ
ターン制御部１０側に接続され、同時にスイッチ５Ｗ２
１がオフでＳＷ２２ 、ＳＷ２ ａがオンになることに
より条件分岐回ｊ’８５０はパターン発生部２０側に接
続される。このような状態において、条件分岐回路４０
の各設定レジスタΔｌ〜Ｄ１にはパターンメモリアドレ
ス回路２１やカウンタフラグ回路１２等に設定される条
件データがスイッチ５Ｗ１ｔを介してパターン制御回路
１１から格納されると共に、条（！１判定回路４２には
判７一 定条件のパラメータが同様にスイッチ５ＷＩＩを介して
パターン制御回路１１から格納される。この間に、条件
分岐回路５０は、各設定レジスタＡ２〜Ｄ２に格納され
ている設定条件データ及び条件判定回路５２に格納され
ている判定条件パラメータに従ってパターン発生部２０
を駆動し、被測 □宝物３０に対して所定のディジタル
パターン信号を加えて所定のテストを実行する。このよ
うにして条件分岐回路４０の各設定レジスタＡ１〜Ｄ１
及び条件判定回路４２へのデータの格納が終了して条件
分岐回路５０の各設定レジスタＡ・−ＬＤ２及び条件判
定回路５２に格納されたデータによるパターン発生部２
０の駆動が終了すると、スイッチＳＷ＋ ＋ 、ＳＷ２
２及び５Ｗ２３はオンからオフになり、スイッチ５Ｗ１
２．ＳＷｔ ｓ及びＳ Ｗ′２１はオフからオンになる
。これにより、条件分岐回路４０はパターン発生部２ｏ
側に接続されて条件分岐回路５０はパターン制御部１０
側に接続され、条件分岐回路４０は各設定レジスタＡｚ
〜Ｄ１に格納されている設定条件データ及び条件別８一 定回路４２に格納されている判定条件パラメータに従っ
てパターン発生部２０を駆動して被測定物３０に対する
所定のテストを実行し、条件分岐回路５０の各設定レジ
スタＡ２〜Ｄ２にはパターンメモリアドレス回路２１や
カウンタフラグ回路１２等に設定される条件データがス
イッチ５Ｗ２２を介してパターン制御回路１１から格納
されると共に、条件判定回路５２には判定条件のパラメ
ータが同様にスイッチ５Ｗ２２を介してパターン制御回
路１１６ｔら格納される。以下、同様に、条件、分岐回
路４０．５０の入力部と出力部はパターン制御部１０と
パターン発生部２０に相補的に切換接続されることにな
り、交代回路として動作することになる。
ターン制御部１０側に接続され、同時にスイッチ５Ｗ２
１がオフでＳＷ２２ 、ＳＷ２ ａがオンになることに
より条件分岐回ｊ’８５０はパターン発生部２０側に接
続される。このような状態において、条件分岐回路４０
の各設定レジスタΔｌ〜Ｄ１にはパターンメモリアドレ
ス回路２１やカウンタフラグ回路１２等に設定される条
件データがスイッチ５Ｗ１ｔを介してパターン制御回路
１１から格納されると共に、条（！１判定回路４２には
判７一 定条件のパラメータが同様にスイッチ５ＷＩＩを介して
パターン制御回路１１から格納される。この間に、条件
分岐回路５０は、各設定レジスタＡ２〜Ｄ２に格納され
ている設定条件データ及び条件判定回路５２に格納され
ている判定条件パラメータに従ってパターン発生部２０
を駆動し、被測 □宝物３０に対して所定のディジタル
パターン信号を加えて所定のテストを実行する。このよ
うにして条件分岐回路４０の各設定レジスタＡ１〜Ｄ１
及び条件判定回路４２へのデータの格納が終了して条件
分岐回路５０の各設定レジスタＡ・−ＬＤ２及び条件判
定回路５２に格納されたデータによるパターン発生部２
０の駆動が終了すると、スイッチＳＷ＋ ＋ 、ＳＷ２
２及び５Ｗ２３はオンからオフになり、スイッチ５Ｗ１
２．ＳＷｔ ｓ及びＳ Ｗ′２１はオフからオンになる
。これにより、条件分岐回路４０はパターン発生部２ｏ
側に接続されて条件分岐回路５０はパターン制御部１０
側に接続され、条件分岐回路４０は各設定レジスタＡｚ
〜Ｄ１に格納されている設定条件データ及び条件別８一 定回路４２に格納されている判定条件パラメータに従っ
てパターン発生部２０を駆動して被測定物３０に対する
所定のテストを実行し、条件分岐回路５０の各設定レジ
スタＡ２〜Ｄ２にはパターンメモリアドレス回路２１や
カウンタフラグ回路１２等に設定される条件データがス
イッチ５Ｗ２２を介してパターン制御回路１１から格納
されると共に、条件判定回路５２には判定条件のパラメ
ータが同様にスイッチ５Ｗ２２を介してパターン制御回
路１１６ｔら格納される。以下、同様に、条件、分岐回
路４０．５０の入力部と出力部はパターン制御部１０と
パターン発生部２０に相補的に切換接続されることにな
り、交代回路として動作することになる。
このように構成することにより、パターンの発生とパタ
ーンの制御とを並列的に処理することができ、従来のよ
うなパターン制御に伴う侍ら時間が不要になって連続パ
ターンの発生が可能になる。
ーンの制御とを並列的に処理することができ、従来のよ
うなパターン制御に伴う侍ら時間が不要になって連続パ
ターンの発生が可能になる。
但し、パターン発生時間が各設定レジスタ及び条件判定
回路にデータを格納するのに要する時間よりも短い場合
にはパターン停止時間が存在することになるが、その時
間は従来のパターン停止時間に比べて十分短いものであ
る。
回路にデータを格納するのに要する時間よりも短い場合
にはパターン停止時間が存在することになるが、その時
間は従来のパターン停止時間に比べて十分短いものであ
る。
（発明の効果）
以上説明したように、本発明によれば、パターンの発生
とパターンの制御とを並列処理することができ、パター
ン発生制御の高速化が図れるディジタルパターンテスタ
が実現できる。
とパターンの制御とを並列処理することができ、パター
ン発生制御の高速化が図れるディジタルパターンテスタ
が実現できる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の装置の一例を示すブロック図である。 １０・・・パターン制御部 １１・・・パターン制御回路 １２・・・カウンタフラグ回路 ２０・・・パターン発生部 ２１・・・パターンメモリアドレス制御回路２２・・・
ドライバ ２３・・・コンパレータ３０・・・被
測定物 ４０．５０・・・条件分岐回路 ４１．５１・・・マルチプレクサ ４２．５２・・・条件判定回路
従来の装置の一例を示すブロック図である。 １０・・・パターン制御部 １１・・・パターン制御回路 １２・・・カウンタフラグ回路 ２０・・・パターン発生部 ２１・・・パターンメモリアドレス制御回路２２・・・
ドライバ ２３・・・コンパレータ３０・・・被
測定物 ４０．５０・・・条件分岐回路 ４１．５１・・・マルチプレクサ ４２．５２・・・条件判定回路
Claims (1)
- 被測定物をテストするための所定のプログラムを実行し
所定のディジタルパターン信号を発生するための設定条
件データを出力するパターン制御部と、該パターン制御
部から出力される設定条件データに従って所定のディジ
タルパターン信号を発生して前記被測定物に加えると共
に、該ディジタルパターン信号に応じて該被測定物から
出力されるディジタルパターン信号と予め設定された期
待パターンとを比較するパターン発生部と、前記パター
ン制御部から出力される設定条件データを格納する複数
の記憶手段及び前記パターン発生部から出力されるパタ
ーン比較データに従って前記記憶手段に格納された所定
の設定条件データを前記パターン発生部に出力する手段
を含み入力部と出力部が前記パターン制御部と前記パタ
ーン発生部に相補的に切換接続される第１及び第２の条
件分岐手段とで構成され、これら第１及び第２の条件分
岐手段の切換接続に応じて設定条件データの格納とディ
ジタルパターン信号の発生とを並列的に行うことを特徴
とするディジタルパターンテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59248960A JPS61126480A (ja) | 1984-11-26 | 1984-11-26 | デイジタルパタ−ンテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59248960A JPS61126480A (ja) | 1984-11-26 | 1984-11-26 | デイジタルパタ−ンテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61126480A true JPS61126480A (ja) | 1986-06-13 |
Family
ID=17185957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59248960A Pending JPS61126480A (ja) | 1984-11-26 | 1984-11-26 | デイジタルパタ−ンテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126480A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0432292A1 (en) * | 1989-12-12 | 1991-06-19 | Advantest Corporation | Logic IC tester |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5875078A (ja) * | 1981-10-09 | 1983-05-06 | テラダイン・インコ−ポレ−テツド | Ｌｓｉデバイス試験用テスト・デ−タ供給装置 |
-
1984
- 1984-11-26 JP JP59248960A patent/JPS61126480A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5875078A (ja) * | 1981-10-09 | 1983-05-06 | テラダイン・インコ−ポレ−テツド | Ｌｓｉデバイス試験用テスト・デ−タ供給装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0432292A1 (en) * | 1989-12-12 | 1991-06-19 | Advantest Corporation | Logic IC tester |
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