JPS625407A - 高速プログラマブルコントロ−ル装置 - Google Patents
高速プログラマブルコントロ−ル装置Info
- Publication number
- JPS625407A JPS625407A JP60142549A JP14254985A JPS625407A JP S625407 A JPS625407 A JP S625407A JP 60142549 A JP60142549 A JP 60142549A JP 14254985 A JP14254985 A JP 14254985A JP S625407 A JPS625407 A JP S625407A
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- JP
- Japan
- Prior art keywords
- data
- main processor
- ram
- pla
- bit arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Microcomputers (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はメインプロセッサからのデータによりビット
演算処理を行なう高速プログラマブルコントロール装置
に係り、特にそのビット演算処理の高速化に関するもの
である。
演算処理を行なう高速プログラマブルコントロール装置
に係り、特にそのビット演算処理の高速化に関するもの
である。
従来、この種の高速プログラマブルコントロール装置の
構成として第３図のブロック図に示すものがあった。図
において、１はビット演算処理を行なうカスタムＬＳ
Ｉ （集積回路）であり、図示しないメインプロセッサ
からデータバス４、データバッファ３を介して処理デー
タを入力するとともに、アドレスバス５を介してアドレ
スを入力してビット演算処理を行なう。２はメインプロ
セッサからの処理データを一時的に格納するビット演算
用のデータＲＡＭであり、メインプロセッサからアドレ
スバス５を介してアドレスデータを受け。
構成として第３図のブロック図に示すものがあった。図
において、１はビット演算処理を行なうカスタムＬＳ
Ｉ （集積回路）であり、図示しないメインプロセッサ
からデータバス４、データバッファ３を介して処理デー
タを入力するとともに、アドレスバス５を介してアドレ
スを入力してビット演算処理を行なう。２はメインプロ
セッサからの処理データを一時的に格納するビット演算
用のデータＲＡＭであり、メインプロセッサからアドレ
スバス５を介してアドレスデータを受け。
データバス４からデータバッファ３を介して処理データ
を受は取り、これをＲＡＭに格納する。６はビット演算
開始のためのストローブ信号％ ９はカスタムＬＳ１１
及びデータＲＡＭ２夫々を制御する几めのコントロール
信号発生回路であり、メインプロセッサから信号を受け
ることによって夫々を駆動制御する。
を受は取り、これをＲＡＭに格納する。６はビット演算
開始のためのストローブ信号％ ９はカスタムＬＳ１１
及びデータＲＡＭ２夫々を制御する几めのコントロール
信号発生回路であり、メインプロセッサから信号を受け
ることによって夫々を駆動制御する。
次に上記従来装置の動作を説明する。まず、メインプロ
セッサ（図示せず〕からデータバス４にビット演算処理
するための処理データが送出されるとともに、アドレス
バス５にデータＲＡＭ２のアドレスデータが送出される
。これらによって上記処理データはデータＲＡＭ２に格
納され、次にメインプロセッサが特定命令を実行した時
、カスタムＬＳ１１がその処理データに対してピント演
算処理、すなわちシーケンスプログラム特有の命令に従
って例えばＡＮＤ（論理積）、ＯＲ（論理和）等−の論
理演算を行なう。ここで、これらの動作の具体例を示す
。第４図ａはあるシーケンス制御を行なう制御回路の一
例を示し、ｂはこれをシーケンスプログラムに置換えた
場合のプログラム図ｓ’ｅｄは第３図のデータＲＡＭの
データ格納内容を示す状態図である。第４図ａに示す制
御回路をシーケンスプログラムで実行しようとすると。
セッサ（図示せず〕からデータバス４にビット演算処理
するための処理データが送出されるとともに、アドレス
バス５にデータＲＡＭ２のアドレスデータが送出される
。これらによって上記処理データはデータＲＡＭ２に格
納され、次にメインプロセッサが特定命令を実行した時
、カスタムＬＳ１１がその処理データに対してピント演
算処理、すなわちシーケンスプログラム特有の命令に従
って例えばＡＮＤ（論理積）、ＯＲ（論理和）等−の論
理演算を行なう。ここで、これらの動作の具体例を示す
。第４図ａはあるシーケンス制御を行なう制御回路の一
例を示し、ｂはこれをシーケンスプログラムに置換えた
場合のプログラム図ｓ’ｅｄは第３図のデータＲＡＭの
データ格納内容を示す状態図である。第４図ａに示す制
御回路をシーケンスプログラムで実行しようとすると。
マスメインプロセッサからロード命令でＬＤ ＸＯを
出力することによってデータＲＡＭ Ｚ内のあるピン
トに例えば第４図Ｃに示されるようにＸＯがロードされ
る。次ＩＣ第４図すのＡＮＤＸＩの命令によって、カス
タムＬＳＩ １で第３図ＣのＸＯとＸｌとの論理積が
実行される。このことを示したものが第４図ｄであり、
実行結果がデータＲＡＭ２内のあるビットに格納される
。以降、第４図すに示すシーケンスプログラムに従って
論理演算され、その演算結果があるビットに格納される
と。
出力することによってデータＲＡＭ Ｚ内のあるピン
トに例えば第４図Ｃに示されるようにＸＯがロードされ
る。次ＩＣ第４図すのＡＮＤＸＩの命令によって、カス
タムＬＳＩ １で第３図ＣのＸＯとＸｌとの論理積が
実行される。このことを示したものが第４図ｄであり、
実行結果がデータＲＡＭ２内のあるビットに格納される
。以降、第４図すに示すシーケンスプログラムに従って
論理演算され、その演算結果があるビットに格納される
と。
メインプロセッサからの特定命令に工って演算結果がデ
ータＲＡＭ２から出力され、出力データとしてＹＩＯを
得ることができる。
ータＲＡＭ２から出力され、出力データとしてＹＩＯを
得ることができる。
従来の高速プログラマブルコントロール装置は以上のよ
うに構成されていたので、−命令ごとにビット演算処理
を行なわなければならず、処理スピードが遅いという間
窟点があった。
うに構成されていたので、−命令ごとにビット演算処理
を行なわなければならず、処理スピードが遅いという間
窟点があった。
この発明は上記のような問題点を解決するためになされ
念もので、同時に複数のビットを処理でき、高速にビッ
ト演算処理を実行できる高速プログラマブルコントロー
ル装置を得ることを目的とする。
念もので、同時に複数のビットを処理でき、高速にビッ
ト演算処理を実行できる高速プログラマブルコントロー
ル装置を得ることを目的とする。
この発明に係る高速プログラマブルコントロール装置は
、ビット演算を行なう集積回路に内部ＡＮＤゲートをＲ
ＡＭ化したＰＬＡ（プログラマプルロジンクアレイ）を
用いて、一度に複数のビット。
、ビット演算を行なう集積回路に内部ＡＮＤゲートをＲ
ＡＭ化したＰＬＡ（プログラマプルロジンクアレイ）を
用いて、一度に複数のビット。
演算処理を実行するようにし念ものである。
この発明に２ける集積回路として用いたＰＬＡはシーケ
ンス命令の数ステップ分を内部に構成し友内部論理で、
まとめて実行するので、高速なビット演算処理が行える
。
ンス命令の数ステップ分を内部に構成し友内部論理で、
まとめて実行するので、高速なビット演算処理が行える
。
以下、この発明の一実施例を図について説明する。図中
、２〜５は第３図の同一符号と同一のものであり、ここ
ではその説明を省略する。図において、１＆は内部アン
ドゲートをＲＡＭ化したプログラマブル・ロジック・ア
レイ（以下ＰＬＡと略す〕であり１例えばプログラムす
ることによって所望の論理が組めるＦＰＬＡ（Ｆｉｅｌ
ｄ ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｌｃ Ａｒｒａｙ
）等の集積回路である。１０はＰＬＡコントロール信号
発生回路であり、メインプロセッサからのデータを受け
てＰＬＡＩ ａ内の内部ＲＡＭｔＰＬＡ内部ＲＡＭコン
トロール信号１４によって制御するとともに、セレクタ
スイッチ１２を切換信号１５によって駆動し、アドレス
バス５からＰＬＡｌａへのバスをオン、あるいはデータ
ラッチ１３からＰＬＡｌａへのデータのバスをオンする
。上記データラッチ丁３はデータＲＡＭ２に格納され次
処理データを取り込み、ＰＬＡ １ａのビット演算処理
の１サイクルの間ラッチするものである。１１はデータ
ＲＡＭ２のタイミングを制、御するＲＡＭＲ／Ｗ タ
イミングコントロール回路テアり 、メインプロセッサ
からのデータを受けることによってデータＲＡＭ２を制
御するデータＲＡＭコントロール信号１７を出力する。
、２〜５は第３図の同一符号と同一のものであり、ここ
ではその説明を省略する。図において、１＆は内部アン
ドゲートをＲＡＭ化したプログラマブル・ロジック・ア
レイ（以下ＰＬＡと略す〕であり１例えばプログラムす
ることによって所望の論理が組めるＦＰＬＡ（Ｆｉｅｌ
ｄ ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｌｃ Ａｒｒａｙ
）等の集積回路である。１０はＰＬＡコントロール信号
発生回路であり、メインプロセッサからのデータを受け
てＰＬＡＩ ａ内の内部ＲＡＭｔＰＬＡ内部ＲＡＭコン
トロール信号１４によって制御するとともに、セレクタ
スイッチ１２を切換信号１５によって駆動し、アドレス
バス５からＰＬＡｌａへのバスをオン、あるいはデータ
ラッチ１３からＰＬＡｌａへのデータのバスをオンする
。上記データラッチ丁３はデータＲＡＭ２に格納され次
処理データを取り込み、ＰＬＡ １ａのビット演算処理
の１サイクルの間ラッチするものである。１１はデータ
ＲＡＭ２のタイミングを制、御するＲＡＭＲ／Ｗ タ
イミングコントロール回路テアり 、メインプロセッサ
からのデータを受けることによってデータＲＡＭ２を制
御するデータＲＡＭコントロール信号１７を出力する。
次に動作について説明する。
まず、メインプロセッサ（図示せず）からビット演算処
理を行なうための処理データ、すなわち実際のビット演
算処理対象となる接点入力データ等’ｉＲＡＭ２に書き
込む。次にＰＬＡｌａの内部ＲＡＭに、所望のビット演
算を内部で行えるようＡＮＤアレイ、ＯＲゲート、Ｄク
リップフロンプを接続するためのデータパターンをセッ
トする。
理を行なうための処理データ、すなわち実際のビット演
算処理対象となる接点入力データ等’ｉＲＡＭ２に書き
込む。次にＰＬＡｌａの内部ＲＡＭに、所望のビット演
算を内部で行えるようＡＮＤアレイ、ＯＲゲート、Ｄク
リップフロンプを接続するためのデータパターンをセッ
トする。
このセットは、メインプロセッサからＰＬＡコントロー
ル信号発生回路１０によりセレクタースイッチ１２を駆
動し、メインプロセッサからアドレスバス５を介して入
力するアドレス入力信号１８を通過させるようにし、ア
ドレスが入力され念とき、ＰＬＡｌａはデータバス４か
らのデータパターンを取り込むことによってセットされ
る。このようにしてセットが終了されると、メインプロ
セッサはＰＬＡコントロール信号発生回路１０からセレ
クタスイッチ１２を駆動し、前述で書き込まれ次データ
ＲＡＭ２の内容をデータラッチ１３でラッチ後、Ｐ、Ｌ
Ａｌａに取込ませるｏＰＬＡｌａにてビット演算処理が
行なわれた後は、その出力データを再度データＲＡＭ２
に書き込み、ここでピント演算処理が終了する。処理終
了後にメインプロセッサがデータＲＡＭ２から出力デー
タをリードすることによって演算結果を入手することが
可能となる。このような動作によってシーケンス命令の
数ステップ分をまとめて実行できることになる。具体的
には第３図すに示す従来のシーケンスプログラムを、第
２図に示すようにＰＬＡｌａ内で内部論理を構成し、一
度に処理することが可能となる。この場合％ＰＬＡ１ａ
に入力されるデータがＸＯ、ＸＩ 、Ｘ２ 、ＹＩＯ，
Ｙｌｌであり出力データがＹＩＯである。
ル信号発生回路１０によりセレクタースイッチ１２を駆
動し、メインプロセッサからアドレスバス５を介して入
力するアドレス入力信号１８を通過させるようにし、ア
ドレスが入力され念とき、ＰＬＡｌａはデータバス４か
らのデータパターンを取り込むことによってセットされ
る。このようにしてセットが終了されると、メインプロ
セッサはＰＬＡコントロール信号発生回路１０からセレ
クタスイッチ１２を駆動し、前述で書き込まれ次データ
ＲＡＭ２の内容をデータラッチ１３でラッチ後、Ｐ、Ｌ
Ａｌａに取込ませるｏＰＬＡｌａにてビット演算処理が
行なわれた後は、その出力データを再度データＲＡＭ２
に書き込み、ここでピント演算処理が終了する。処理終
了後にメインプロセッサがデータＲＡＭ２から出力デー
タをリードすることによって演算結果を入手することが
可能となる。このような動作によってシーケンス命令の
数ステップ分をまとめて実行できることになる。具体的
には第３図すに示す従来のシーケンスプログラムを、第
２図に示すようにＰＬＡｌａ内で内部論理を構成し、一
度に処理することが可能となる。この場合％ＰＬＡ１ａ
に入力されるデータがＸＯ、ＸＩ 、Ｘ２ 、ＹＩＯ，
Ｙｌｌであり出力データがＹＩＯである。
以上のように、この発明によればＲＡＭを有するＰＬＡ
を用いてビット演算処理を行なうよう構成し九ので、ビ
ット演算処理に融通性があり、かつ同時に複数のピント
が処理できるため非常に高速にビット演算処理が行える
という効果がある。
を用いてビット演算処理を行なうよう構成し九ので、ビ
ット演算処理に融通性があり、かつ同時に複数のピント
が処理できるため非常に高速にビット演算処理が行える
という効果がある。
第１図はこの発明の一実施例による高速プログラマブル
コントロール装置を示すブロック図、第２図は第１図の
ＰＬＡ１内部に構成し念内部論理の一例を示す論理回路
図、第３図は従来の高速プログラマブルコントロー／Ｉ
／装置を示すブロック図、第４図は第３図のシーケンス
制御内容を説明する几めの説明図である。 図において、１ａはＰＬＡ（集積回路）、２はデータＲ
ＡＭである。 特許出願人 三菱電機株式会社 代理人 弁理士 １） 澤 博 昭（外２名） 第１図 第２図 第３図 第４図 ＬＤＸＯ（ロード） ｏｕＴＹｌｏ（′ｆ、力）
コントロール装置を示すブロック図、第２図は第１図の
ＰＬＡ１内部に構成し念内部論理の一例を示す論理回路
図、第３図は従来の高速プログラマブルコントロー／Ｉ
／装置を示すブロック図、第４図は第３図のシーケンス
制御内容を説明する几めの説明図である。 図において、１ａはＰＬＡ（集積回路）、２はデータＲ
ＡＭである。 特許出願人 三菱電機株式会社 代理人 弁理士 １） 澤 博 昭（外２名） 第１図 第２図 第３図 第４図 ＬＤＸＯ（ロード） ｏｕＴＹｌｏ（′ｆ、力）
Claims (1)
- メインプロセッサからの処理データを格納するデータＲ
ＡＭと、前記処理データをビット演算処理する集積回路
とを有する高速プログラマブルコントロール装置におい
て、前記集積回路は内部ＡＮＤゲートをＲＡＭ化したプ
ログラマブルロジックアレイを用い、前記処理データを
該プログラマブルロジックアレイの内部論理でビット演
算処理するようにしたことを特徴とする高速プログラマ
ブルコントロール装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142549A JPS625407A (ja) | 1985-07-01 | 1985-07-01 | 高速プログラマブルコントロ−ル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142549A JPS625407A (ja) | 1985-07-01 | 1985-07-01 | 高速プログラマブルコントロ−ル装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625407A true JPS625407A (ja) | 1987-01-12 |
Family
ID=15317930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60142549A Pending JPS625407A (ja) | 1985-07-01 | 1985-07-01 | 高速プログラマブルコントロ−ル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625407A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006307873A (ja) * | 2005-04-26 | 2006-11-09 | Ashimori Ind Co Ltd | ベルト締具 |
| JP2009127795A (ja) * | 2007-11-27 | 2009-06-11 | Victor Co Of Japan Ltd | 部材連結構造及び天井取付器具 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111905A (en) * | 1980-02-07 | 1981-09-04 | Mitsubishi Electric Corp | Programmable sequence controller |
| JPS57161904A (en) * | 1981-03-31 | 1982-10-05 | Nec Corp | Programmable logic array |
| JPS5965310A (ja) * | 1982-10-06 | 1984-04-13 | Mitsubishi Electric Corp | プログラマブルコントロ−ラの演算処理装置 |
| JPS59142612A (ja) * | 1983-01-28 | 1984-08-15 | シ−メンス，アクチエンゲゼルシヤフト | ストア−ド・プログラム式制御装置 |
-
1985
- 1985-07-01 JP JP60142549A patent/JPS625407A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111905A (en) * | 1980-02-07 | 1981-09-04 | Mitsubishi Electric Corp | Programmable sequence controller |
| JPS57161904A (en) * | 1981-03-31 | 1982-10-05 | Nec Corp | Programmable logic array |
| JPS5965310A (ja) * | 1982-10-06 | 1984-04-13 | Mitsubishi Electric Corp | プログラマブルコントロ−ラの演算処理装置 |
| JPS59142612A (ja) * | 1983-01-28 | 1984-08-15 | シ−メンス，アクチエンゲゼルシヤフト | ストア−ド・プログラム式制御装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006307873A (ja) * | 2005-04-26 | 2006-11-09 | Ashimori Ind Co Ltd | ベルト締具 |
| JP2009127795A (ja) * | 2007-11-27 | 2009-06-11 | Victor Co Of Japan Ltd | 部材連結構造及び天井取付器具 |
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