JPS59142612A - ストア−ド・プログラム式制御装置 - Google Patents

ストア−ド・プログラム式制御装置

Info

Publication number
JPS59142612A
JPS59142612A JP59013219A JP1321984A JPS59142612A JP S59142612 A JPS59142612 A JP S59142612A JP 59013219 A JP59013219 A JP 59013219A JP 1321984 A JP1321984 A JP 1321984A JP S59142612 A JPS59142612 A JP S59142612A
Authority
JP
Japan
Prior art keywords
word
processor
program
memory
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59013219A
Other languages
English (en)
Inventor
ペーター・ニンネマン
デイーター・ウオルシヤイト
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Schuckertwerke AG
Siemens AG
Original Assignee
Siemens Schuckertwerke AG
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Schuckertwerke AG, Siemens AG filed Critical Siemens Schuckertwerke AG
Publication of JPS59142612A publication Critical patent/JPS59142612A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/052—Linking several PLC's

Landscapes

  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Physics & Mathematics (AREA)
  • Programmable Controllers (AREA)
  • Communication Control (AREA)
  • Multi Processors (AREA)
  • Transceivers (AREA)
  • Executing Machine-Instructions (AREA)
  • Debugging And Monitoring (AREA)
  • Stored Programmes (AREA)
  • Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
  • Circuits Of Receivers In General (AREA)
  • Advance Control (AREA)
  • Devices For Executing Special Programs (AREA)
  • Electrophonic Musical Instruments (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の嘱する技術分野〕 本発明は、サイクリックに走るプログラムを有するスト
アード・プログラム式制御装置であって。
少なくとも ａ）オペレーティング・システムおよびワード命令を処
理するためのワードプロセッサと。
ｂ）　　２値論理結合命令を処理するためのビットプロ
セッサと。
Ｃ】　ユーザープログラム・メモリ、オペレーティング
・システム・メモリおよび２値プロセス写像を有するデ
ータ・メモリと に関する。
〔従来技術とその間碩点〕
ストアード・プログラム式制御装置はたとえば雑誌Ｓｉ
ｅｍｅｎｓ　Ｚｅｉｔｓｃｈｒｉｆｔ　”　Ｅｎｅｒｇ
ｉｅｔｅｃｈｎ−ｉｋ　’”　１９７９年、第２号、第
４３〜４７頁または第４号、第１３６〜１３９頁または
ヨーロッパ特許明細書第１０１７０号明細書および米国
特許第３９２１１４６号または第３０４２１５８号明細
書に詳細に記載されている。
以下にワードプロセッサと呼ばれる現在広く用いられて
いるマイクロプロセッサには一般に広い応用分野に対す
る命令セットすなわち汎用の命令セットが用意されてい
る。開発の進行に伴い命令セットの種類および能力は増
大し続ける。この開発の際に特徴的なことは、ますます
多数の情報キャリア（ビット）が一括されかつ並列に処
理されることである。
しかし、かなりの割合でビット幅の情報が処理の場合、
たとえば１つのビットは他のビットと無関係に、たとえ
ばスイッチが“オン″か“オフ”か、入力条件が満たさ
れているかいないかというような周辺状、鴫に関する情
報をになっている。
冒頭に記載した種類の便利なストアード・プログラム式
制御装置は１ビット幅のデータの論理結合を実行するこ
ともワード幅のデータを有する複雑な機能、たとえば算
術機能、データ転送、時間形成などを実行することも可
能でなければならない。
従って、ストアード・プログラム式制御装置の枠内にマ
ルチプロセッサ・システムを用い、２値命令の実行は別
の高速のビットプロセッサに委ねられ、それに対して比
較的低速のワードプロセッサは複雑な機能を実行し得る
ようにすることは有利である（たとえば雑誌Ｓｉｅｍｅ
ｎｓ　−Ｚｅｉｔｓｃｈｒｉ　−ｆｔ　　”　Ｅｎｅｒ
ｇｉｅｔｅｃｈｎｉｋ”　１９８０年、第９号、第３６
１頁参照）。
データのワード幅およびピット幅の処理が混合されてか
つ現在は互いに無関係に行なわれるので。
プロセッサの結合および同期化のための特別な方法が必
要とされる。さらに、その際、ワードプロセッサにより
、特定の間隔でも固有のプログラム進行（ビットおよび
ワードオペレーション）に対して完全に非同期でも、迫
加的に特殊なルーテンが処理されなければならないこと
が考慮されなければならない。ビットおよびワードごと
のデータ処理による固有のプログラム進行はこのルーチ
ン（二よりできるかぎりわずかに負荷され、ただし最低
の優先性を有するべきである。ｒなわち、これらの特殊
なルーチンの１つの処理が生ずれば直ちに、これが直ち
にかつ無条件に行なわれなければならない。
〔発明の目的〕
本発明の目的は、ワードプロセッサの種類とほぼ無関係
に両プロセッサの簡単な結合および同期化を可能Ｃ二Ｔ
ることである。
〔発明の要点〕
この目的は本発明によれば、冒頭に記載した種類のスト
アード・プログラム式制御装置において。
ｄ）ユーザープログラム・メモリを順次に読むピットプ
ロセッサが１つのワード命令の認識時に停止し、かつワ
ード命令を示す情報を提供し、ｅ】　ワードプロセッサ
が前記情報によりワード命令に相当するプログラムルー
チンの入口点を指定されて、そのプログラムルーチンを
実行することを特徴とするストアード・プログラム式制
御装置により達成される。
本発明の１つの特に有利な実施態様は。
ａ）ピットプロセッサに、ワードプロセッサの実行すべ
きプログラムルーチンを指定する命令アドレスを有する
１つのマツピング・メモリが対応づけられており。
ｂ）ピットプロセッサがユーザープログラム・メモリの
１つの２値論理結合命令の読取りおよび処理の際に、ワ
ードプロセッサの１つのプロゲラ続問合せのために記憶
されている（ポール・ループ）マツピング・メモリの１
つのアドレスを選択し、 Ｃ）　ビット・プロセッサがユーザープログラム・メモ
リ内の１つのワード命令の読取り時に、このワード命令
に相当するワードプロセッサに対する命令ルーチンの開
始アドレスが記憶されているマツピング・メモリ内のア
ドレスを選択し、かつそのプログラムルーチンの完了ま
で停止状態に入り、またワードプロセッサがアドレスの
間合せ後にこの命令アドレスにジャンプすることを特徴
とする。
また、ピットプロセッサが１つの停止点への到達時に、
ワードプロセッサのオペレーティング・システム内の停
止点の処理のための１つのルーチンが開始するアドレス
が記憶されているマツピング・メモリ内のアドレスを選
択することは有利である。
内のワードオペレーションの固定の命令コードにおいて
、対応づけられるプログラム部分の入口点が可変に保た
れ得るようにすることができる。
〔発明の実施例〕
以下、図面により本発明を一層詳細に説明する。
第１図に原理的構成を示されているマルチプロセッサ・
システムでは、２値命令の実行は別の高速のビットプロ
セッサ３に委ねられ、それに対して比較的低速のワード
プロセッサ２は複雑な機能を実行する。ワードプロセッ
サ２は周辺バス２１を介してプロセスに対する入出カモ
ジュール１に接続されており、さらに内部システムバス
２２を介してオペレーティング・システム・メモリ４に
。
またデータセレクタ８を介してユーザープログラム・メ
モリ５およびプロセス写像を有するデータ・メモリ６に
接続可能である。同一のバス２２にビットプロセッサ３
も接続されており、ビットプロセッサ３は固有のバス３
１および３２とデータメモリ５およびプロセス写像を有
するデータ・メモリ６にアクセスする。周辺との通信は
常にワードプロセッサ２’ｉ介して行なわれ、ワードプ
ロセッサ２がす・ｆクル境界においてプロセスからの−
「べての入力情報の状態を内部のデータ・メモリ６に格
納ＩＪｍ　また論理、詰合から得られたデータ・メモリ
６内の出力信号をサイクル終端においてプロセス周辺に
伝達する。こうして、プログラムの進行中は、プロセス
周辺の固有の信号により直接に作動するのではなく、デ
ータ・メモリ６内のプロセス写像により作動する（たと
えばローロツパ特許第１０１７０号明細書参照）。
ビットオペレーションまたはワードオペレーションに関
する命令は特殊なプログラム言語にエンコードされて、
ユーザープログラム・メモリ５のなかに格納されている
。これらの命令はビットプロセッサ３により直接に、ま
たワードプロセッサ２により特定のルーチン内で処理さ
れる。これらセレクタ８とを介して専らユーザープログ
ラム・αυ ングφシステム・ルーテンはワードプロセッサ２のオペ
レーティング・システム・メモリ４のなかに、使用され
るマイクロプロセッサの言語で固定的に格納されている
。
以下には、前記の要求（すなわちワードプロセッサおよ
びビットプロセッサによる１つの特殊なプログラム言語
の共通処理を可能にするという要求）を満足し、かつビ
ットプロセッサ３の汎用的設計すなわち結合されるワー
ドプロセッサ２の形式と無関係な設計を可能にする結合
方法について説明する。
システム全体の特徴として、基本的に、標準マイクロプ
ロセッサとしてのワードプロセッサ２とビットプロセッ
サ３とはそれぞれ固有のプログラム・カウンタを有して
おり、また先ず互いに完全に無関係かつ非同期で作動し
得る。
ビットプロセッサ３自体はワードプロセッサ２に対して
１つのメモリのように、または１つのインテリジェント
周辺モジュールのように挙動する。
のプログラム部分ならびにその他のオペレーテイ１２１ 一ドプロセツサ２はいつでもたとえば”ラン°”または
”ストップ″のような瞬時状態を吹出し得る。
さら（二、これらのレジスタの１つへの書込みアクセス
によりビットプロセッサ３はいつでもワードプロセッサ
２によりスタートまたはストップされ得る。
ユーザープログラムを処理するためのプログラム・カウ
ンタはビットプロセッサ３の構成部分である。これは、
スタートされた後に、プログラム・メモリ５から命令り
を取出し、かつその命令がワードオペレーションである
かビットオペレーションであるかを判別する。ビットオ
ペレーションの認識後にはビットプロセッサはそれを自
から直ちに実行する。他方、ワードオペレーションが認
識されれば、ビットプロセッサはその実行をワードプロ
セッサ２に委ねて、自らは自動的に状態６ストツプ”に
整行する。
ビットプロセッサ３自体はワードプロセッサ２ない。ビ
ットプロセッサ３は単にその内部レジスタのなかにワー
ドプロセッサ２に対する情報を用意している。従って、
システム全体の制御はワードプロセッサ２から発しなけ
ればならない。この原即により、ビットプロセッサが１
つの特殊なワードプロセッサの形式に束縛されずに、そ
のインタフェイスに汎用性を有し任意の標準マイクロプ
ロセッサにより１つのメモリまたは１つのインテリジェ
ント周辺モｉンユールのように取扱われ得るようにする
ことができる。
第２図かられかるように、ビットプロセッサ３のｆｆＪ
Ｎは、そのプログラム・カウンタのアドレスＡのもとに
ユーザープログラム・メモリ５から命令りを取出し、命
令の種類（ワードオペレーションまたはビットオペレー
ション）を認識し、その後に相応に反応することである
。これは、ピットオペレーンヨンの認識時には、そ−れ
がビットプロセッサにより実行され、他方ワードオペレ
ージ、１．７ハ）ヨ刃を込Ｏｂｒ＋＋謙　　　−ハ）中
り；ユて。　　　　４．１．。　ｌ−−＋＋　　＋□２
に委ねられ、ビットプロセッサは停止してワードプロセ
ッサによる新たなスタートを待つことを意味する。ワー
ドプロセッサ２の課題は、非同期でまたは時間的に制御
されて生ずる特定のルーチンを処理すること、さらに、
ビットプロセッサにより認識されたワードオペレーショ
ンを特殊なプログラム部分内で処理するビットプロセッ
サ３を制御することである。
各ワードオペレーションはワードプロセッサ２からの１
つのプログラム部分にエリ解釈される。
１つの特定のオペレーションに対応づけられているプロ
グラム部分に対する入口点をワードプロセッサ２はユー
ザープログラム・メモリ５内のワードオペレ−ションの
コードを介して直接に受ケルのではなく、中間接続され
たマツピング・メモリ９を介して受ける。ワードオペレ
ーションのコードは、データとして相応のプログラム部
分の入口点が書込まれているメモリ９の１つの特定のメ
モＩＩＩ＋Ｉ１．　Ｉ＋　、シ→−ｔＸ　　？　　Ｌｌ
’　　＋／　−７ｆｙ引３　ａ：　ｉ　Ｘ　　　　ｒ　
　ｔ１’＋　−ｆ　ｒ−ｒ　　）ｆづ／ＶノＦｍ　ｐ璃
ｌ’寸−ＶｃＬｓ　て（１）　大１Ｊ　／ノ１ソーｒノ
ーｔノア（１５１ ラム部分の処理においては、ワードプロセッサはニーツ
ープログラム・メモリ内の他のデータにもアクセスする
ことができる。このようにして、ワードオペレーション
の固定的な命令コードにおいて、対応づけられているプ
ログラム部分内の入口点が可変に保たれ得るようにする
ことができる。
前記のように、ワードプロセッサとビットプロセッサと
の間の同期化はビットプロセッサの制御ゞ゛ホルト／ス
タートによりワードプロセッサ２の側から行なわれる。
ビットプロセッサ３のプログラム・カウンタはワードプ
ロセッサ２により読出しおよび書込みをされ得る。プロ
グラム・カウンタがワードプロセッサにより１つの定義
された値で予め占められていれば、ビットプロセッサ３
がスタートされる。ビットプロセッサ３は自由に始動し
、前記の課題を引受ける。その間にワードプロセッサ２
は、ビットプロセッサ３．に対して並列に生ずるルーチ
ンを処理するか、１つのノンアリャルしメ１り’ＤＩｒ
Ｖ、Ａτ月２ｇ）ｔ、りＱ（、しリノＵ）（１６１ いずれかである。後者の場合には、ワードプロセッサ２
は単にビットプロセッサ３の２つの相続く８ビツト・レ
ジスタ３１をアドレス指定し、それに基づいてビットプ
ロセッサ３のこれらのレジスタ３１がマツピング・メモ
リ９・？、ワードオペレーンヨンの種類に相当するデー
９ＤＩＹデーダパス上に与えるよう（二選択、すなわち
アドレス指定する。これらのデータは１６ピツト・アド
レスＡ２として解釈され、このアドレスにいまやワード
プロセッサ３が分岐する。このアドレスＡ２はワードオ
ペレーションに対するプログラム部分の１つに対Ｔる入
口点もしくはこのノンアクンヨン・ループ自体の開始で
ある。
ビットプロセッサ３によりワードオペレーションが認識
されないかぎり、これらのレジスタ３１はアドレス指定
の際にマツピング・メモリ９の基本アドレスＡＯ１すな
わちポール・ループの入口点または開始アドレスを供給
する。ピットプロつのワードオペレーションを認識する
と、ビットプロセッサ３は相応に変更されたレジスタ３
１を介してマツピング・メモリ９にワードオペレーショ
ンのコードをアドレスＡ１として与え、またワードプロ
セッサはそのループ内で上記レジスタのアドレスのもと
こ、ビットプロセッサ３によりアドレス指定されたマツ
ピング・メモリ９のメモリセルのデータＤ１１すなわち
メモリ４内のこのワードオペレーションに対するプログ
ラム部分Ｄ２内への入口点Ａ２を読む。すなわち、ワー
ドプロセッサ２は常に、ビットプロセッサ内のアドレス
が上記レジスタ３１内を指すところ、Ｔなわちループの
開始またはプログラム部分の１つに向かって分岐する。
１つのワードオペレーションの認識後にビットプロセッ
サ３は停止し、またそのワードオペレーションに対する
ワードプロセッサの相応のプログラム部分の終端におい
て再びスタートされなけれカウンタは１つの命令の各完
全取出し後にインクレメントされるので、プログラム・
カウンタは既にユーザープログラム・メモリ５内のその
後の読みに対する正しい継続アドレスを受ける。ワード
オペレーションが１つのジャンプ命令であったならば、
ワードプロセッサはビットプロセッサ３の新たなスター
トの簡にそのプログラム・カウンタをブランチ・デステ
ィネーションに変更ロードしなければならない。
ワードプロセッサ２の°′ポール・ループ°′は。
現在広く用いられているマイクロプロセッサでは。
ビットプロセッサのレジスタをアドレス指定しかつメモ
リ９から読まれたアドレスにジャンプする約２ないし４
命令から成っている。それにより、非常に短い反応時間
がワードオペレーションの認識の際にも達成される。
追加的に、マツピング・メモリ９によりリストを介して
のソフトウェア的な分岐が不要になり。
を工なりｌよい。じンｉノロてソｙｎリノロノフＡ０ａ
（ト） ピット・オペレーションの処理の間にワードプロセッサ
２はそのボール・ループからの“インクラブドパを介し
て冒頭に記載した非同期または時間制御のルーチンζニ
ジタンプし、これカー第３図からもわかるように、ビッ
トプロセッサの動作に対して平行に動作する。ビットプ
ロセッサ３が次いで１つのワードオペレーションを認識
すると。
固有のプログラム進行は、ワードプロセッサ２がそのポ
ール・ループ内に復帰してワードオペレーションを処理
し得る状態になるまでの間のみ持続する。
反応時間が短いこととならんで、この結合の主要な利点
は、ワードプロセッサとビットプロセッサとの間の同期
化が簡単に可能であること、両プロセッサの平行動作が
可能であること、またビットプロセッサの選定力（ワー
ドプロセッサの種類と無関係に可能であることである。
ビットプロセッサへのインタフェイスはメモリ・インタ
フェイスそれ（二よっても時間が節減される。
（２０１ としない。しかし、それよりも能力は若干低いが費用が
少なくてすむ下記の構成も可能でちる。メモリ９は省略
される。ワード命令の種類を特定する番号をワード命令
のプログラム部分への入口点に変換するメモリ内容は、
この場合、１つの一定データ領域内のメモリ４のなかに
位置している。
ワードプロセッサ２はピットプロセッサ内で、１つのワ
ード命令が生じているか否か、どのワード命令が存在し
ているか、また１つの停止点が到達されたかを指示する
情報のみを読む。必要な入口点はいまプログラムによっ
てテーブル丁なわちデータ領域へのアクセスにより求め
られる。
メモリによる情報のコード変換を省略し、ワードプロセ
ッサ２がビットプロセッサ３からの情報を直接に入口点
として利用し、またはここから論理的または算術的オペ
レーション（マスキング。
シフト、加算）を有するこれらのアドレスを形成するこ
とも可能である。
第１図は本発明によるストアード・プログラム式制御装
置の構造を示す接続図、第２図はそのワードプロセッサ
とビットプロセッサとの間の結合の構造を示す図、第３
図はワードプロセッサ内の命令進行を示す図、第４図は
ピットプロセッサ内の命令進行を示す図である。
１　・・・入出カモジュール、　　２・・・ワードプロ
セッサ、　　３・・・　ビットプロセッサ、　　４・・
・オペレーティング・システム・メモリ　、　　５　・
・・ユーザープログラム・メモリ、　６・・・データ・
）モリ、　　　８　・・・データ・セレクタ、２１，２
２、３１．　３２　　・・・　バス。

Claims (1)

  1. 【特許請求の範囲】 １）す・ｆクリック（＝走るプログラムを有するストア
    ード・プログラム式制御装置であって。 少なくとも ａ〕　オペレーティング・システムおよびワード命令を
    処理するためのワードプロセッサと。 ｂ）　　２値論理時合命令を処理するためのビットプロ
    セッサと。 Ｃ）　ユーザープログラム・メモリ、オペレーティング
    ・システム・メモリおよび２値プロセス写増ヒ有するデ
    ータ・メモリと を含むものにおいて。 ｄ）　ユーザープログラム・メモリを順次に絖むビット
    プロセッサが１つのワード命令の認識時に停止し、かつ
    ワード命令を示す清報を提供し。 ｅ）　ワードプロセッサが前記情報によりワード命令に
    相当”するプログラムルーチンの入口点を指定されて、
    そのプログラムルーチンを実行する ことを特徴とするストアード・プログラム式２、特許請
    求の範囲第１項記載のストアード・プログラム式制御装
    置において。 ａ）　ビットプロセッサに、ワードプロセッサの実行す
    べきプログラムル−チンを指定する命令アドレスを有す
    る１つのマツピング・メモリが対応づけられており。 ｂ）　ビットプロセッサがユーザープログラム・メモリ
    の１つの２値論理時合命令の読取りおよび処理の際に、
    ワードプロセッサの１つのプログラムルーチンのアドレ
    スがマツピング・メモリの継続問合わせのために記憶さ
    れている（ポール・ループ〕マツピング・メモリの１つ
    のアドレスを選択し。 Ｃ）　ビットプロセッサがユーザープログラム・メモリ
    内の１つのワード命令の読取り時に、このワード命令に
    相当するワードプロセッサに対する命令ルーチンの開始
    アドレスが記憶されているマツピング・メモリ内のアド
    レスを選択し、かつそのプログラムルーチンの完了まで
    停止状態に入り、またワードプロセッサがアドレスの間
    合せ後にこの命令アドレスにジャンプする ことを特徴とするストアード・プログラム式３）特許請
    求の範囲第１項記載のストアード・プログラム式制御装
    置において、ビットプロセッサが１つの停止点への到達
    時に、ワードプロセッサのオペレーティング・システム
    内の停止点の処理のための１つのルーテンが開始するア
    ドレスが記憶されているマツピング・メモリ内のアドレ
    スを選択し、またワードプロセッサが続いてこのアドレ
    スにジャンプすることを特徴とするストアード・プログ
    ラム式制御装置。 ４）特許請求の範囲第１項記載のストアード・プログラ
    ム式制作装置において、 ａ）　ワードプロセッサがビットプロセッサにより選択
    されたレジスタへの読取りアクセスの際に、ビットプロ
    セッサが１つの２値命令を実行するか否か、ワード命令
    がビットプロセッサを停止させているか否か、それはど
    のワード命令か、かつ（または）１つの停止点が到達さ
    れているか否かを富識し。 ｂ〕　ワードプロセッサがこの清報からオペレーティン
    グ・システム・メモリ内の１つのデータ範囲の読出しに
    より１つのアドレスを求め、続いてこのアドレスにジャ
    ンプする ことを特徴とするストアード・プログラム式５）　特許
    請求の範囲第１項記載のストアード・プログラム式制御
    装置において、ワードプロセッサがビットプロセッサか
    ら伝達された情報を直接にジャンプ・アドレスとして解
    釈し。 または算術または論理演算によりジャンプ・アドレスを
    求めることを特徴とするストアード・プログラム式制御
    装置。
JP59013219A 1983-01-28 1984-01-27 ストア−ド・プログラム式制御装置 Pending JPS59142612A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19833302940 DE3302940A1 (de) 1983-01-28 1983-01-28 Speicherprogrammierbare steuerung mit wort- und bitprozessor

Publications (1)

Publication Number Publication Date
JPS59142612A true JPS59142612A (ja) 1984-08-15

Family

ID=6189497

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59013219A Pending JPS59142612A (ja) 1983-01-28 1984-01-27 ストア−ド・プログラム式制御装置

Country Status (7)

Country Link
US (1) US4627025A (ja)
EP (1) EP0120194B1 (ja)
JP (1) JPS59142612A (ja)
AT (1) ATE34856T1 (ja)
DE (2) DE3302940A1 (ja)
ES (1) ES529242A0 (ja)
NO (1) NO167112B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS625407A (ja) * 1985-07-01 1987-01-12 Mitsubishi Electric Corp 高速プログラマブルコントロ−ル装置
JPH02502678A (ja) * 1987-02-06 1990-08-23 アメリカン　テレフォン　アンド　テレグラフ　カムパニー 多重処理を行なう方法および構成

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3508984A1 (de) * 1985-03-13 1986-09-18 Siemens AG, 1000 Berlin und 8000 München Verarbeitungseinheit fuer befehle, bestehend aus ausfuehrungseinheit und zusatzausfuehrungseinheit
US4755967A (en) * 1986-03-21 1988-07-05 Monolithic Memories, Inc. Programmable synchronous sequential state machine or sequencer having decision variable input mapping circuit responsive to feedback signals
US5068821A (en) * 1989-03-27 1991-11-26 Ge Fanuc Automation North America, Inc. Bit processor with powers flow register switches control a function block processor for execution of the current command
GB2232514B (en) * 1989-04-24 1993-09-01 Yokogawa Electric Corp Programmable controller
US5586275A (en) * 1989-05-04 1996-12-17 Texas Instruments Incorporated Devices and systems with parallel logic unit operable on data memory locations, and methods
US5142684A (en) * 1989-06-23 1992-08-25 Hand Held Products, Inc. Power conservation in microprocessor controlled devices
US5225974A (en) * 1990-10-30 1993-07-06 Allen-Bradley Company, Inc. Programmable controller processor with an intelligent functional module interface
JP2848060B2 (ja) * 1991-10-24 1999-01-20 株式会社日立製作所 プログラマブルコントローラおよびシーケンス制御方法
FR2695739B1 (fr) * 1992-09-15 1994-11-18 April Automates Sa Procédé de traitement de données booléennes dans une unité centrale d'automate programmable et coprocesseur booléen pour la mise en Óoeuvre de ce procédé.
ES2125353T3 (es) * 1992-10-19 1999-03-01 Siemens Energy & Automat Controlador logico programable de alta velocidad.
JPH07319512A (ja) * 1994-05-26 1995-12-08 Fanuc Ltd プログラマブル・ロジック・コントローラ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5227337A (en) * 1975-08-27 1977-03-01 Hitachi Ltd Programable logic controller featuring numerical operation function
JPS54114687A (en) * 1978-02-27 1979-09-06 Toyoda Mach Works Ltd Sequence controller

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3921146A (en) * 1973-01-05 1975-11-18 Gen Electric Programmable data processor and controller system
US3942158A (en) * 1974-05-24 1976-03-02 Allen-Bradley Company Programmable logic controller
US4212076A (en) * 1976-09-24 1980-07-08 Giddings & Lewis, Inc. Digital computer structure providing arithmetic and boolean logic operations, the latter controlling the former
CA1103364A (en) * 1977-04-25 1981-06-16 Raymond A. Grudowski Programmable controller with integral microprocessor
US4165534A (en) * 1977-04-25 1979-08-21 Allen-Bradley Company Digital control system with Boolean processor
US4172289A (en) * 1977-10-05 1979-10-23 Allen-Bradley Company Programmable controller with programmable I/O scan rate
US4215399A (en) * 1978-08-24 1980-07-29 Texas Instruments Incorporated Special function control system for a dual microprocessor programmable process control system
CA1119307A (en) * 1978-12-15 1982-03-02 Guenther K. Machol Microcomputer having separate bit and word accumulators and separate bit and word instruction sets
US4251883A (en) * 1979-04-16 1981-02-17 Allen-Bradley Company Fault detection apparatus for a programmable controller
JPS573139A (en) * 1980-06-06 1982-01-08 Mitsubishi Electric Corp Operation processor
DE3101270C2 (de) * 1981-01-16 1985-07-25 Christian Dipl.-Ing. 8000 München Nitschke Rechneranordnung zur Wortverarbeitung mit einer Einrichtung zur Funktionserweiterung

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5227337A (en) * 1975-08-27 1977-03-01 Hitachi Ltd Programable logic controller featuring numerical operation function
JPS54114687A (en) * 1978-02-27 1979-09-06 Toyoda Mach Works Ltd Sequence controller

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS625407A (ja) * 1985-07-01 1987-01-12 Mitsubishi Electric Corp 高速プログラマブルコントロ−ル装置
JPH02502678A (ja) * 1987-02-06 1990-08-23 アメリカン　テレフォン　アンド　テレグラフ　カムパニー 多重処理を行なう方法および構成

Also Published As

Publication number Publication date
EP0120194A2 (de) 1984-10-03
NO167112B (no) 1991-06-24
ES8500476A1 (es) 1984-10-01
EP0120194B1 (de) 1988-06-01
DE3302940A1 (de) 1984-08-02
DE3471777D1 (en) 1988-07-07
US4627025A (en) 1986-12-02
EP0120194A3 (en) 1985-07-10
NO834726L (no) 1984-07-30
ATE34856T1 (de) 1988-06-15
ES529242A0 (es) 1984-10-01

Similar Documents

Publication Publication Date Title
US4181942A (en) Program branching method and apparatus
JPS59142612A (ja) ストア−ド・プログラム式制御装置
US5051897A (en) Single-chip microcomputer with memory patching capability
US4648068A (en) Memory-programmable controller
JPH03500701A (ja) 多重プロセッサ通信装置
JPS5849881B2 (ja) デ−タシヨリソウチ
US4592010A (en) Memory-programmable controller
JPS61204758A (ja) コ・プロセツサ制御方式
CA1323703C (en) Programmable logic controller including a function block processor and a bit processor
US5301338A (en) System including central processing unit
EP0240606B1 (en) Pipe-line processing system and microprocessor using the system
JPS59142610A (ja) ストア−ド・プログラム式制御装置
JP2619425B2 (ja) シーケンスコントローラ
JPS6310445B2 (ja)
JPH0330917Y2 (ja)
JPS6015970B2 (ja) マイクロプロセツサにおける割込処理装置
JPS62120542A (ja) 情報処理装置
JPH07109589B2 (ja) 命令処理方式
KR920003747B1 (ko) Plc형 입출력 접점을 갖는 nc 제어방법
Bourret LIL8/V2: a list interpretive language for the MCS-8 microcomputer
JPS6371704A (ja) プログラマブルコントロ−ラ
JPH02263256A (ja) マイクロコンピュータ及びコントローラ
KR20010011683A (ko) 중앙연산처리장치
JPH02159605A (ja) 数値制御装置
JPS625439A (ja) 命令コ−ド拡張方式