JP2002168918A - 半導体試験装置の履歴情報記録装置 - Google Patents

Abstract

(57)【要約】 【課題】 低速のメモリでインターリーブ方式により高
速の履歴情報を記録し、被測定半導体の不良原因を解析
できるようにする。 【解決手段】 カウンタ手段は、判定手段からの不良を
示す信号をカウントする。複数のメモリ手段は、判定手
段が被測定半導体を不良と判定したときに、カウンタ手
段のカウント値とそのときの試験の履歴情報とを一緒に
記憶する。試験終了後に読み出したカウント値から、イ
ンターリーブ方式で複数のメモリ手段に記憶された履歴
情報の発生順序が解る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置で
被測定半導体を不良と判定したときに試験の履歴情報を
記録する履歴情報記録装置に係り、特に高速で試験を行
う半導体試験装置において被測定半導体の不良原因を解
析するのに好適な半導体試験装置の履歴情報記録装置に
関する。

【０００２】

【従来の技術】性能や品質の保証された半導体集積回路
を最終製品として出荷するためには、製造部門、検査部
門の各工程で半導体集積回路の全部又は一部を抜き取
り、その電気的特性を検査する必要がある。半導体試験
装置は、このような電気的特性を検査する装置である。
半導体試験装置における試験は、直流試験（ＤＣ測定試
験）とファンクション試験（ＦＣ測定試験）とに大別さ
れる。直流試験は、被測定半導体へ所定の電圧又は電流
を印加することにより、被測定半導体の基本的動作に不
良が無いかどうかを検査するものである。一方、ファン
クション試験は、被測定半導体へ所定の試験用パターン
データを与え、それによる被測定半導体の出力データを
読み取り、予め用意した期待値データと比較することに
よって、被測定半導体の基本的動作及び機能に問題が無
いかどうかを検査するものである。

【０００３】ファンクション試験で被測定半導体を不良
と判定した場合、被測定半導体の不良箇所等を記録する
ためには、フェイルメモリと呼ばれる記録手段が用いら
れる。フェイルメモリには、試験用パターンデータ発生
手段からのアドレス信号に対応したアドレス位置に不良
発生を示すデータが記憶され、試験終了後に記憶された
データを読み出して被測定半導体の不良箇所等の解析が
行われる。一方、被測定半導体の不良原因を解析するた
めには、不良発生時の試験用パターンデータや期待値デ
ータ等の試験の履歴情報を記録しておき、試験終了後に
この履歴情報を読み出して解析する必要がある。従来、
このような履歴情報を記録するものとして、特開平９−
３０４４８６号公報に記載のものがあった。

【０００４】

【発明が解決しようとする課題】近年、半導体集積回路
の高性能化に伴い、半導体試験装置は試験速度の高速化
が要求され、試験の履歴情報を高速で記録する必要が生
じてきた。履歴情報を高速に記録するには高速のメモリ
が必要であるが、高速のメモリは高価で入手が困難であ
り、また制御回路等のハード面の確立が必要となる。高
速メモリの使用を避けるためには、複数の低速のメモリ
を並列に並べてインターリーブ方式で記憶する方法が考
えられる。しかしながら、半導体試験装置で判定された
被測定半導体の不良はランダムに発生するため、不良発
生時の履歴情報をそのままインターリーブ方式で記憶す
ると、記録されたデータの発生順序がわからなくなって
しまい、被測定半導体の不良原因を解析することができ
なかった。

【０００５】本発明は、低速のメモリでインターリーブ
方式により履歴情報を記録し、被測定半導体の不良原因
を解析できるようにすることを目的とする。本発明はま
た、安価な構成で高速に履歴情報を記録することのでき
る半導体試験装置の履歴情報記録装置を提供することを
目的とする。

【０００６】

【課題を解決するための手段】本発明の履歴情報記録装
置は、被測定半導体へ供給する試験用のパターンデータ
を発生するパターン発生手段と、被測定半導体の出力の
期待値を示す期待値データを発生する期待値発生手段
と、被測定半導体の出力と期待値発生手段からの期待値
データとを比較して被測定半導体の良否を判定し、判定
結果を示す信号を出力する判定手段とを備えた半導体試
験装置において、判定手段からの判定結果を示す信号の
うちの不良を示す信号をカウントするカウンタ手段と、
カウンタ手段が出力するカウント値と試験の履歴情報と
を一緒にインターリーブ方式で記憶する複数のメモリ手
段とを備えたものである。なお、メモリ手段は、試験の
履歴情報として、パターン発生手段が発生するパターン
データと期待値発生手段が発生する期待値データのいず
れか又は両方を記憶する。カウンタ手段のカウント値
は、判定手段が判定した不良の発生順序を示すシーケン
スデータとなる。複数のメモリ手段は、判定手段が被測
定半導体を不良と判定したときに、カウンタ手段のカウ
ント値とそのときの試験の履歴情報とを一緒に記憶す
る。従って、試験終了後に読み出したカウント値から、
インターリーブ方式で複数のメモリ手段に記憶された履
歴情報の発生順序が解る。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面に従って説明する。図３は半導体試験装置の全体構
成の概略を示すブロック図である。半導体試験装置は大
別して、テスタ部５０と半導体取付装置７０とから構成
される。テスタ部５０は、制御手段５１、ＤＣ測定手段
５２、タイミング発生手段５３、パターン発生手段５
４、ピン制御手段５５、ピンエレクトロニクス５６、フ
ェイルメモリ５７及び入出力切替手段５８から構成され
る。テスタ部５０はこの他にも種々の構成部品を有する
が、本明細書中では必要な部分のみが示されている。

【０００８】制御手段５１は、半導体試験装置全体の制
御、運用及び管理等を行うものであり、マイクロプロセ
ッサ構成になっている。従って、図示していないが、制
御手段５１は、システムプログラムを格納するＲＯＭや
各種データ等を格納するＲＡＭ等を含んで構成される。
制御手段５１は、ＤＣ測定手段５２、タイミング発生手
段５３、パターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７に対して、テスタバス（データバ
ス、アドレスバス、制御バス）６９を介して接続されて
いる。制御手段５１は、直流試験用のデータをＤＣ測定
手段５２に、ファンクション試験開始用のタイミングデ
ータをタイミング発生手段５３に、テストパターン発生
に必要なプログラムや各種データ等をパターン発生手段
５４に出力する。この他にも制御手段５１は、各種のデ
ータをテスタバス６９を介してそれぞれの構成部品に出
力している。また、制御手段５１は、ＤＣ測定手段５２
内の内部レジスタ（図示せず）、フェイルメモリ５７や
ピン制御手段５５内のパス／フェイル（ＰＡＳＳ／ＦＡ
ＩＬ）レジスタ６３から試験結果を示すデータ（直流デ
ータやパス／フェイルデータＰＦＤ）を読み出し、読み
出されたデータを解析し、被測定半導体７１の良否を判
定する。

【０００９】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいて半導体取付
装置７０に搭載された被測定半導体７１に対して直流試
験を行う。ＤＣ測定手段５２は、制御手段５１から測定
開始信号を入力することによって直流試験を開始し、そ
の試験結果を示すデータを内部レジスタへ書込む。ＤＣ
測定手段５２は、試験結果データの書込みを終了する
と、エンド信号を制御手段５１に出力する。内部レジス
タに書き込まれたデータは、テスタバス６９を介して制
御手段５１に読み取られ、そこで解析される。このよう
にして直流試験は行われる。また、ＤＣ測定手段５２
は、ピンエレクトロニクス５６のドライバ６４及びコン
パレータ６５に対して、基準電圧ＶＩＨ，ＶＩＬ，ＶＯ
Ｈ，ＶＯＬを供給する。

【００１０】タイミング発生手段５３は、制御手段５１
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７に高速の動作クロックＣＬＫを出力
すると共に、データの書込及び読出のタイミング信号Ｐ
Ｈをピン制御手段５５やフェイルメモリ５７に出力す
る。従って、パターン発生手段５４、ピン制御手段５５
及びフェイルメモリ５７の動作速度は、この高速動作ク
ロックＣＬＫによって決定し、被測定半導体７１に対す
るデータ書込及び読出のタイミングは、このタイミング
信号ＰＨによって決定する。また、フェイルメモリ５７
に対するパス／フェイルデータＰＦＤの書込タイミング
も、このタイミング信号ＰＨによって決定する。従っ
て、フォーマッタ６０からピンエレクトロニクス５６に
出力される試験信号Ｐ２や、Ｉ／Ｏフォーマッタ６１か
ら入出力切替手段５８に出力される切替信号Ｐ６の出力
タイミングは、タイミング発生手段５３からのタイミン
グ信号ＰＨに応じて制御される。また、タイミング発生
手段５３は、パターン発生手段５４からのタイミング切
替用制御信号ＣＨを入力し、それに基づいて動作周期や
位相等を適宜切り替えるようになっている。

【００１１】パターン発生手段５４は、制御手段５１か
らのパターン作成用のパターンプログラム（マイクロプ
ログラム又はパターンデータ）を入力し、それに基づい
たパターンデータＰＤをピン制御手段５５のデータセレ
クタ５９に出力する。即ち、パターン発生手段５４は、
マイクロプログラム方式に応じた種々の演算処理によっ
て規則的な試験用パターンデータを出力するプログラム
方式と、被測定半導体に書き込まれるデータと同じデー
タを内部メモリ（パターンメモリと称する）に予め書き
込んでおき、それを被測定半導体と同じアドレスで読み
出すことによって不規則（ランダム）なパターンデータ
（期待値データ）を出力するメモリストアド方式とで動
作する。メモリ混在型の半導体デバイスのメモリ部分の
試験はプログラム方式によって実行され、ロジック部分
の試験はメモリストアド方式によって実行される。

【００１２】ピン制御手段５５は、データセレクタ５
９、フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コン
パレータロジック回路６２及びパス／フェイル（ＰＡＳ
Ｓ／ＦＡＬＩ）レジスタ６３から構成される。データセ
レクタ５９は、各種の試験信号作成データ（アドレスデ
ータ・書込データ）Ｐ１、切替信号作成データＰ５及び
期待値データＰ４を記憶したメモリで構成されており、
パターン発生手段５４からのパターンデータをアドレス
として入力し、そのアドレスに応じた試験信号作成デー
タＰ１及び切替信号作成データＰ５をフォーマッタ６０
及びＩ／Ｏフォーマッタ６１に、期待値データＰ４をコ
ンパレータロジック回路６２にそれぞれ出力する。フォ
ーマッタ６０は、フリップフロップ回路及び論理回路が
多段構成されたものであり、データセレクタ５９からの
試験信号作成データ（アドレスデータ・書込データ）Ｐ
１をタイミング発生手段５３からのタイミング信号ＰＨ
に同期したタイミングで加工して所定の印加波形を作成
し、それを試験信号Ｐ２としてピンエレクトロニクス５
６のドライバ６４に出力する。Ｉ／Ｏフォーマッタ６１
は、フォーマッタ６０と同様にフリップフロップ回路及
び論理回路の多段構成されたものであり、データセレク
タ５９からの切替信号作成データＰ５をタイミング発生
手段５３からのタイミング信号ＰＨに同期したタイミン
グで加工して所定の印加波形を作成し、それを切替信号
Ｐ６としてタイミング発生手段５３からのタイミング信
号ＰＨに同期したタイミングで入出力切替手段５８に出
力する。

【００１３】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のコンパレータ６５からのデジタル
の読出データＰ３と、データセレクタ５９からの期待値
データＰ４とをタイミング発生手段５３からのタイミン
グで比較判定し、その判定結果を示すパス／フェイルデ
ータＰＦＤをパス／フェイルレジスタ６３及びフェイル
メモリ５７に出力する。パス／フェイルレジスタ６３
は、ファンクション試験においてコンパレータロジック
回路６２によってフェイル（ＦＡＩＬ）と判定されたか
どうかを記憶するレジスタであり、半導体取付装置７０
に搭載可能な被測定半導体７１の個数に対応したビット
数で構成されている。即ち、被測定半導体７１が半導体
取付装置７０に最大４個搭載可能な場合には、パス／フ
ェイルレジスタ６３は４ビット構成となる。例えば、こ
のパス／フェイルレジスタ６３の対応するビットがハイ
レベル「１」のパス（ＰＡＳＳ）の場合には、その被測
定半導体７１は良品であると判定され、ローレベル
「０」のフェイル（ＦＡＩＬ）の場合には、その被測定
半導体７１には何らかの欠陥があり、不良品であると判
定される。従って、その不良箇所を詳細に解析する場合
には、フェイルメモリ５７を解析する必要がある。

【００１４】ピンエレクトロニクス５６は、複数のドラ
イバ６４及びコンパレータ６５から構成される。ドライ
バ６４及びコンパレータ６５は、半導体取付装置７０の
それぞれの入出力端子に対して１個ずつ設けられてお
り、入出力切替手段５８を介してドライバ６４とコンパ
レータ６５のいずれか一方が接続されるようになってい
る。入出力切替手段５８は、Ｉ／Ｏフォーマッタ６１か
らの切替信号Ｐ６に応じてドライバ６４及びコンパレー
タ６５のいずれか一方と、半導体取付装置７０の入出力
端子との間の接続状態を切り替えるものである。即ち、
半導体取付装置７０の入出力端子の数がｍ個の場合、ド
ライバ６４、コンパレータ６５及び入出力切替手段５８
はそれぞれｍ個で構成される。

【００１５】ドライバ６４は、半導体取付装置７０の入
出力端子、即ち被測定半導体７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたハイレベル「１」又はローレベル「０」の信
号を印加し、所望のテストパターンを被測定半導体７１
に書き込む。コンパレータ６５は、被測定半導体７１の
データ出力端子から入出力切替手段５８を介して出力さ
れる信号を入力し、それをタイミング発生手段５３から
のストローブ信号（図示せず）のタイミングで基準電圧
ＶＯＨ，ＶＯＬと比較し、その比較結果を、例えば、ハ
イレベル「パス（ＰＡＳＳ）」又はローレベル「フェイ
ル（ＦＡＩＬ）」のデジタルの読出データＰ３としてコ
ンパレータロジック回路６２に出力する。通常、コンパ
レータ６５は基準電圧ＶＯＨ用と基準電圧ＶＯＬ用の２
つのコンパレータから構成されるが、図では省略してあ
る。

【００１６】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるパス／フェイルデータＰＦ
Ｄを、パターン発生手段５４からのアドレス信号ＡＤに
対応したアドレス位置に、タイミング発生手段５３から
の高速動作クロックＣＬＫのタイミングで記憶するもの
である。フェイルメモリ５７は、被測定半導体７１と同
程度の記憶容量を有する随時読み書き可能なＣＭＯＳの
ＳＲＡＭで構成されており、被測定半導体７１が不良だ
と判定された場合にその不良箇所などを詳細に解析する
場合に用いられるものである。従って、通常の簡単な良
否判定においては、このフェイルメモリ５７は使用され
ることはない。このフェイルメモリ５７に記憶されたパ
ス／フェイルデータＰＦＤは制御手段５１によって読み
出され、図示していないデータ処理用の装置に転送さ
れ、解析される。

【００１７】図１は、本発明の一実施の形態による半導
体試験装置の履歴情報記録装置の構成を示すブロック図
である。また、図２は、本発明の一実施の形態による半
導体試験装置の履歴情報記録装置の動作を説明するタイ
ミングチャートである。本実施の形態は、履歴情報を記
憶する低速のメモリ手段を２つ備え、２ウエイ・インタ
ーリーブ動作を行う履歴情報記録装置の例を示してい
る。履歴情報記録装置は、図３に示した半導体試験装置
のテスタ部５０内に、フェイルメモリ５７とは別個に設
けられる。

【００１８】図１において、履歴情報記録装置１０は、
低速のメモリ１１，１２と、カウンタ１３とから構成さ
れる。カウンタ１３は、図３のコンパレータロジック回
路６２が出力するパス／フェイルデータＰＦＤの反転信
号を入力する。パス／フェイルデータＰＦＤは、コンパ
レータロジック回路６２による被測定半導体７１の良否
判定の結果を示す信号であって、例えば、図２のタイム
チャートに示す例では、反転信号がハイレベル「１」の
ときに不良を示す。カウンタ１３は、このパス／フェイ
ルデータＰＦＤの反転信号をカウントして、カウント値
ＣＴをメモリ１１，１２へ出力する。カウント値ＣＴ
は、パス／フェイルデータＰＦＤの反転信号がハイレベ
ル「１」のときにカウントアップし、ローレベル「０」
のときは前の値を維持する。図２のタイムチャートで
は、パス／フェイルデータＰＦＤの反転信号がハイレベ
ル「１」になると、カウント値ＣＴが「Ｎ」，「Ｎ＋
１」，「Ｎ＋２」とカウントアップしていることを示し
ている。

【００１９】メモリ１１，１２は、図３のコンパレータ
ロジック回路６２が出力するパス／フェイルデータＰＦ
Ｄの反転信号をライトイネーブル（ＷＥ）端子に入力
し、カウンタ１３が出力するカウント値ＣＴ及びパター
ン発生手段５４が発生するパターンデータＰＤを入力端
子に入力する。ここで、カウント値ＣＴ及びパターンデ
ータＰＤの取り込みは、２ウエイ・インターリーブ動作
により、テストレート毎にメモリ１１，１２へ交互に割
り当てられる。メモリ１１，１２はそれぞれ、ライトイ
ネーブル（ＷＥ）端子に入力したパス／フェイルデータ
ＰＦＤの反転信号がハイレベル「１」のときに、割り当
てられたカウント値ＣＴ及びパターンデータＰＤを一緒
に記憶する。図２のタイムチャートにおいて、パターン
データＰＤ及びカウント値ＣＴの上の「（Ｍ１１）」
は、パターンデータＰＤ及びカウント値ＣＴがメモリ１
１に割り当てられていることを示し、同様に「（Ｍ１
２）」は、パターンデータＰＤ及びカウント値ＣＴがメ
モリ１２に割り当てられていることを示す。従って、図
２に示したタイムチャートの例では、カウント値「Ｎ」
とこのときのパターンデータ「ＰＤ２」、及びカウント
値「Ｎ＋１」とこのときのパターンデータ「ＰＤ４」が
メモリ１２に取り込まれ、カウント値「Ｎ＋２」とこの
ときのパターンデータ「ＰＤ５」がメモリ１１に取り込
まれる。

【００２０】履歴情報記録装置１０は、テスタバス（デ
ータバス、アドレスバス、制御バス）６９を介して制御
手段５１と接続されている。試験終了後、不良原因の解
析が必要な場合、履歴情報記録装置１０に記憶されたカ
ウント値と履歴情報は制御手段５１によって読み出さ
れ、図示していないデータ処理用の装置に転送され、解
析される。このとき、履歴情報と一緒に読み出されたカ
ウント値から履歴情報の発生順序が解るので、不良原因
の解析を行うことができる。

【００２１】以上説明した実施の形態において、履歴情
報記録装置１０のメモリ１１，１２は、試験の履歴情報
としてパターン発生手段５４が発生するパターンデータ
ＰＤを記憶したが、試験の履歴情報としてパターン発生
手段５４が発生するパターンデータＰＤとデータセレク
タ５９が発生する期待値データＰ４のいずれか又は両方
を記憶してもよい。以上説明した実施の形態は、メモリ
手段を２つ備えて２ウエイ・インターリーブ動作を行う
履歴情報記録装置であったが、本発明はこれに限らず、
メモリ手段を３つ以上備えてインターリーブを行うもの
であってもよい。

【００２２】

【発明の効果】本発明の半導体試験装置の履歴情報記録
装置によれば、試験終了後に読み出したカウント値から
履歴情報の発生順序が解るため、低速のメモリでインタ
ーリーブ方式により履歴情報を記録して被測定半導体の
不良原因を解析することができる。また、本発明の半導
体試験装置の履歴情報記録装置によれば、安価な低速の
メモリを複数用いるため、安価な構成で高速に履歴情報
を記録することができる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態による半導体試験装置
の履歴情報記録装置の構成を示すブロック図である。

【図２】 本発明の一実施の形態による半導体試験装置
の履歴情報記録装置の動作を説明するタイミングチャー
トである。

【図３】 半導体試験装置の全体構成の概略を示すブロ
ック図である。

【符号の説明】

１０…履歴情報記録装置、１１，１２…メモリ、１３…
カウンタ、５０…テスタ部、７０…半導体取付装置、７
１…被測定半導体

Claims (4)

【特許請求の範囲】
1. 【請求項１】 被測定半導体へ供給する試験用のパター
   ンデータを発生するパターン発生手段と、被測定半導体
   の出力の期待値を示す期待値データを発生する期待値発
   生手段と、被測定半導体の出力と前記期待値発生手段か
   らの期待値データとを比較して被測定半導体の良否を判
   定し、判定結果を示す信号を出力する判定手段とを備え
   た半導体試験装置において、 前記判定手段からの判定結果を示す信号のうちの不良を
   示す信号をカウントするカウンタ手段と、 前記カウンタ手段が出力するカウント値と試験の履歴情
   報とを一緒にインターリーブ方式で記憶する複数のメモ
   リ手段とを備えたことを特徴とする半導体試験装置の履
   歴情報記録装置。
2. 【請求項２】 前記メモリ手段は、試験の履歴情報とし
   て前記パターン発生手段が発生するパターンデータを記
   憶することを特徴とする請求項１に記載の半導体試験装
   置の履歴情報記録装置。
3. 【請求項３】 前記メモリ手段は、試験の履歴情報とし
   て前記期待値発生手段が発生する期待値データを記憶す
   ることを特徴とする請求項１に記載の半導体試験装置の
   履歴情報記録装置。
4. 【請求項４】 前記メモリ手段は、試験の履歴情報とし
   て前記パターン発生手段が発生するパターンデータ及び
   前記期待値発生手段が発生する期待値データを記憶する
   ことを特徴とする請求項１に記載の半導体試験装置の履
   歴情報記録装置。