JP2001108730A

JP2001108730A - 半導体試験装置のパターン発生装置

Info

Publication number: JP2001108730A
Application number: JP28895599A
Authority: JP
Inventors: Kiyonobu Katabuchi; 清伸片渕; Yoshio Ouchida; 嘉穂大内田
Original assignee: Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi High Tech Corp
Priority date: 1999-10-12
Filing date: 1999-10-12
Publication date: 2001-04-20

Abstract

(57)【要約】【目的】メモリ混在型半導体デバイスを試験する場合
にハードウェアを意識することなく容易にパターンプロ
グラムを作成できるようにする。【構成】コントロールパターン記憶手段１３はプログ
ラムカウント値がロジック試験用パターン及びメモリ試
験用パターンのいずれに関するものであるのかを示すパ
ターン切換信号ＣＳを出力する。マルチプレクサ１９は
このパターン切換信号ＣＳに応じてロジック試験用パタ
ーン記憶手段１１及びメモリ試験用パターン記憶手段１
２のいずれか一方のパターンデータを選択的に出力す
る。メモリ試験用パターン記憶手段１２に供給されるべ
きプログラムカウント値の下位数ビットを、第１及び第
２のオフセット値記憶手段１７，１８のオフセット値に
基づいて演算手段１４，１５で求めるようにした。これ
によって、パターンプログラムを作成する際に、メモリ
試験用パターン記憶手段に記憶されているメモリ試験用
パターンのアドレスを考慮する必要がないので、プログ
ラミングが容易になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
電気的特性を検査するための試験信号を発生する半導体
試験装置のパターン発生装置に係り、特にロジック試験
用のランダムパターンとメモリ試験用のアルゴリズミッ
クパターンの両方を発生することのできる半導体試験装
置のパターン発生装置に関する。

【０００２】

【従来の技術】性能や品質の保証された半導体デバイス
を最終製品として出荷するためには、製造部門、検査部
門の各工程で半導体デバイスの全部又は一部を抜き取
り、その電気的特性を検査する必要がある。半導体試験
装置はこのような電気的特性を検査する装置である。半
導体試験装置は、被測定半導体に所定の試験用パターン
データを与え、それによる被測定半導体の出力データを
読み取り、被測定半導体の基本的動作及び機能に問題が
無いかどうかを被測定半導体の出力データから不良情報
を解析し、電気的特性を検査している。

【０００３】半導体試験装置における試験は直流試験
（ＤＣ測定試験）とファンクション試験（ＦＣ測定試
験）とに大別される。直流試験は被測定半導体の入出力
端子にＤＣ測定手段から所定の電圧又は電流を印加する
ことにより、被測定半導体の基本的動作に不良が無いか
どうかを検査するものである。一方、ファンクション試
験は被測定半導体の入力端子にパターン発生手段から所
定の試験用パターンデータを与え、それによる被測定半
導体の出力データを読み取り、被測定半導体の基本的動
作及び機能に問題が無いかどうかを検査するものであ
る。すなわち、ファンクション試験は、アドレス、デー
タ、書込みイネーブル信号、チップセレクト信号などの
被測定半導体の各入力信号の入力タイミングや振幅など
の入力条件などを変化させて、その出力タイミングや出
力振幅などを試験したりするものである。

【０００４】従来の半導体試験装置のパターン発生手段
は、被測定半導体の種類や形式に対応した試験用パター
ンデータを発生するために、それぞれの被測定半導体の
種類や形式に対応した試験用パターンデータを数百種類
程度記憶したパターンメモリを内蔵している。パターン
発生手段は、このパターンメモリに記憶されている複数
の試験用パターンデータの中から被測定半導体の種類や
形式に応じたものを選択的に読み出すことによって、所
望の試験用パターンデータを発生している。パターンメ
モリには、被測定半導体の試験条件に応じた試験用パタ
ーンデータが格納されており、試験条件に応じて随時読
み出されるようになっている。

【０００５】

【発明が解決しようとする課題】このような半導体試験
装置を用いてメモリ混在型の半導体デバイスを試験する
ためには、パターン発生手段がロジック試験用のランダ
ムパターンとメモリ試験用のアルゴリズミックパターン
の両方の試験信号を発生しなければならない。図６は、
両方のパターンを発生することのできる従来のパターン
発生手段の概略構成を示す図である。図６に示すよう
に、パターン発生手段は、プログラムカウント（ＰＣ）
値を出力するシーケンシャルパターンジェネレータ（Ｓ
ＱＰＧ）１０と、「０」〜「ｎ」番地のプログラムカウ
ント値に対応する大容量のランダムパターンを記憶した
ランダムパターンメモリ（ＲＰＭ）１１と、このランダ
ムパターンメモリ１１よりも小さな「０」〜「ｍ」番地
（ｍ＜＜ｎ）の容量のプログラムカウント値に対応する
アルゴリズミックパターンを記憶したアルゴリズミック
パターンメモリ（ＡＬＰＧ）１２を含んで構成される。

【０００６】ロジック試験用のランダムパターンは、Ｌ
ＳＩ設計時にＣＡＤデータとして作成されるため比較的
容量は大きい。これに対して、メモリ試験用のアルゴリ
ズミックパターンはある特定の規則性のある出力（演算
式）で構成されているため容量は小さい。従って、ラン
ダムパターンメモリ１１はシーケンシャルパターンジェ
ネレータ１０から出力される全ｎビットのプログラムカ
ウント値ＲＰＭ＿ＰＣによって読み出し制御され、アル
ゴリズミックパターンメモリ１２はシーケンシャルパタ
ーンジェネレータ１０から出力されるｎビット中の下位
ｍビットのプログラムカウント値ＡＬＰＧ＿ＰＣによっ
て読み出し制御されている。

【０００７】このように、従来は、ハードウェアによっ
てロジック試験用のランダムパターンを「０」〜「ｎ」
番地に、メモリ試験用のアルゴリズミックパターンを
「０」〜「ｍ」番地に配置しているため、「０」〜
「ｍ」番地の範囲ではロジック試験用のランダムパター
ンとメモリ試験用のアルゴリズミックパターンのいずれ
か一方を発生できるが、「ｍ」〜「ｎ」番地の範囲では
ロジック試験用のランダムパターンしか発生できなかっ
た。従って、メモリ試験用のアルゴリズミックパターン
を発生するためには、シーケンシャルパターンジェネレ
ータ１０から出力されるプログラムカウント値が必ず
「０」〜「ｍ」番地の範囲内に存在しなければならなか
ったため、プログラム記述においてジャンプ命令やサブ
ルーチン命令を使用して、その範囲内にプログラムカウ
ント値がくるように考慮したプログラミングを行う必要
があった。

【０００８】本発明は上述の点に鑑みてなされたもので
あり、メモリ混在型半導体デバイスを試験する場合に、
ハードウェアを意識することなく容易にパターンプログ
ラムを作成することのできる半導体試験装置のパターン
発生装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】請求項１に記載された本
発明の半導体試験装置のパターン発生装置は、ロジック
試験用パターン及びメモリ試験用パターンの発生に関す
るパターンプログラムに応じたプログラムカウント値を
出力するカウンタ手段と、前記プログラムカウント値が
ロジック試験用パターン及びメモリ試験用パターンのい
ずれに関するものであるのかを示すパターン切換信号を
出力するコントロールパターン記憶手段と、ロジック試
験用パターンを１又は複数格納しており、前記プログラ
ムカウント値をアドレスとして入力し、このアドレスに
対応するものを出力するロジック試験用パターン記憶手
段と、メモリ試験用パターンを１又は複数格納してお
り、前記プログラムカウント値の下位数ビットをアドレ
スとして入力し、このアドレスに対応するものを出力す
るメモリ試験用パターン記憶手段と、前記メモリ試験用
パターンの発生に関するパターンプログラムの開始位置
に対応するプログラムカウント値を第１のオフセット値
として記憶する第１のオフセット値記憶手段と、前記メ
モリ試験用パターン記憶手段に格納されている前記メモ
リ試験用パターンの開始位置に対応するプログラムカウ
ント値を第２のオフセット値として記憶する第２のオフ
セット値記憶器手段と、前記カウンタ手段から出力され
る前記プログラムカウント値に対して、前記第１のオフ
セット値を減算し、前記第２のオフセット値を加算し、
その演算結果をプログラムカウント値の下位数ビットと
して前記メモリ試験用パターン記憶手段に供給する演算
手段と、前記パターン切換信号が前記ロジック試験用パ
ターンに関するものである場合には、前記ロジック試験
用パターン記憶手段から出力されるロジック試験用パタ
ーンを出力し、前記パターン切換信号が前記メモリ試験
用パターンに関するものである場合には、前記メモリ試
験用パターン記憶手段から出力されるメモリ試験用パタ
ーンを出力する切換手段とを備えたものである。

【００１０】パターン発生手段は、基本的にはパターン
プログラムに応じてカウンタ手段を動作させて、プログ
ラムカウント値をロジック試験用パターン記憶手段やメ
モリ試験用パターン記憶手段に出力して、そのプログラ
ムカウント値に対応したアドレスから所定のパターンデ
ータを出力するものである。この発明では、プログラム
カウント値がロジック試験用パターン及びメモリ試験用
パターンのいずれに関するものであるのかを示すパター
ン切換信号を出力するコントロールパターン記憶手段を
設け、このパターン切換信号に応じてロジック試験用パ
ターン記憶手段及びメモリ試験用パターン記憶手段のい
ずれか一方のパターンデータを選択的に出力するように
した。このとき、メモリ試験用パターン記憶手段に供給
されるべきプログラムカウント値の下位数ビットを、第
１及び第２のオフセット値記憶手段のオフセット値に基
づいて演算手段で求めるようにした。これによって、パ
ターンプログラムを作成する際に、メモリ試験用パター
ン記憶手段に記憶されているメモリ試験用パターンのア
ドレスを考慮する必要がないので、プログラミングが容
易になる。

【００１１】請求項２に記載された本発明の半導体試験
装置のパターン発生装置は、前記第１及び第２のオフセ
ット値記憶手段を、複数のオフセット値を記憶してお
り、前記コントロールパターン記憶手段から出力される
前記パターン切換信号に応じて順番にオフセット値を出
力するように構成したものである。

【００１２】

【発明の実施の形態】以下、本発明の一実施の形態を添
付図面に従って説明する。図２は半導体試験装置の全体
構成の概略を示すブロック図である。半導体試験装置は
大別してテスタ部５０と半導体取付装置７０とから構成
される。テスタ部５０は制御手段５１、ＤＣ測定手段５
２、タイミング発生手段５３、パターン発生手段５４、
ピン制御手段５５、ピンエレクトロニクス５６、フェイ
ルメモリ５７及び入出力切替手段５８から構成される。
テスタ部５０はこの他にも種々の構成部品を有するが、
本明細書中では必要な部分のみが示されている。

【００１３】テスタ部５０と半導体取付装置７０との間
は、半導体取付装置７０の全入出力端子数（ａ個）に対
応する複数本（ａ本）の同軸ケーブル等から成る信号線
によって接続され、端子と同軸ケーブルとの間の接続関
係は図示していないリレーマトリックスによって対応付
けられており、各種信号の伝送が所定の端子と同軸ケー
ブルとの間で行なわれるように構成されている。なお、
この信号線は、物理的には半導体取付装置７０の全入出
力端子数ａと同じ数だけ存在する。半導体取付装置７０
は、複数個の被測定半導体７１をソケットに搭載できる
ように構成されている。被測定半導体７１の入出力端子
と半導体取付装置７０の入出力端子とはそれぞれ１対１
に対応付けられて接続されている。例えば、入出力端子
数１２０個の被測定半導体７１を４個搭載可能な半導体
取付装置７０の場合は、全体で４８０個の入出力端子を
有することになる。

【００１４】制御手段５１は半導体試験装置全体の制
御、運用及び管理等を行うものであり、マイクロプロセ
ッサ構成になっている。従って、図示していないが、制
御手段５１はシステムプログラムを格納するＲＯＭや各
種データ等を格納するＲＡＭ等を含んで構成される。制
御手段５１は、ＤＣ測定手段５２、タイミング発生手段
５３、パターン発生手段５４、ピン制御手段５５及びフ
ェイルメモリ５７にテスタバス（データバス、アドレス
バス、制御バス）６９を介して接続されている。制御手
段５１は、直流試験用のデータをＤＣ測定手段５２に、
ファンクション試験開始用のタイミングデータをタイミ
ング発生手段５３に、テストパターン発生に必要なプロ
グラムや各種データ等をパターン発生手段５４に、期待
値データ等をピン制御手段５５に、それぞれ出力する。
この他にも制御手段５１は各種のデータをテスタバス６
９を介してそれぞれの構成部品に出力している。また、
制御手段５１は、ＤＣ測定手段５２内の内部レジスタ、
フェイルメモリ５７及びピン制御手段５５内のパス／フ
ェイル（ＰＡＳＳ／ＦＡＩＬ）レジスタ６３から試験結
果を示すデータ（直流データやパス／フェイルデータＰ
ＦＤ）を読み出して、それらを解析し、被測定半導体７
１の良否を判定する。

【００１５】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいて半導体取付
装置７０の被測定半導体７１に対して直流試験を行う。
ＤＣ測定手段５２は制御手段５１から測定開始信号を入
力することによって、直流試験を開始し、その試験結果
を示すデータを内部レジスタへ書込む。ＤＣ測定手段５
２は試験結果データの書込みを終了するとエンド信号を
制御手段５１に出力する。内部レジスタに書き込まれた
データはテスタバス６９を介して制御手段５１に読み取
られ、そこで解析される。このようにして直流試験は行
われる。また、ＤＣ測定手段５２はピンエレクトロニク
ス５６のドライバ６４及びアナログコンパレータ６５に
対して基準電圧ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬを供給
する。

【００１６】タイミング発生手段５３は、制御手段５１
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７に高速の動作クロックＣＬＫを出力
すると共にデータの書込及び読出のタイミング信号ＰＨ
をピン制御手段５５やフェイルメモリ５７に出力する。
従って、パターン発生手段５４及びピン制御手段５５の
動作速度は、この高速動作クロックＣＬＫによって決定
し、被測定半導体７１に対するデータ書込及び読出のタ
イミングはこのタイミング信号ＰＨによって決定する。
また、フェイルメモリ５７に対するパス／フェイルデー
タＰＦＤの書込タイミングもこのタイミング信号ＰＨに
よって決定する。従って、フォーマッタ６０からピンエ
レクトロニクス５６に出力される試験信号Ｐ２、及びＩ
／Ｏフォーマッタ６１から入出力切替手段５８に出力さ
れる切替信号Ｐ６の出力タイミングもタイミング発生手
段５３からの高速動作クロックＣＬＫ及びタイミング信
号ＰＨに応じて制御される。また、タイミング発生手段
５３は、パターン発生手段５４からのタイミング切替用
制御信号ＣＨを入力し、それに基づいて動作周期や位相
等を適宜切り替えるようになっている。

【００１７】パターン発生手段５４は、制御手段５１か
らのパターン作成用のパターンプログラム（マイクロプ
ログラム及びパターンデータ）を入力し、それに基づい
たパターンデータＰＤをピン制御手段５５のデータセレ
クタ５９に出力する。すなわち、パターン発生手段５４
はマイクロプログラム方式に応じた種々の演算処理によ
って規則的な試験パターンデータを出力するプログラム
方式と、被測定ＩＣ７１に書き込まれるデータと同じデ
ータを内部メモリ（ランダムパターンメモリ）に予め書
き込んでおき、それを被測定半導体と同じアドレスで読
み出すことによって不規則（ランダム）なパターンデー
タ（期待値データ）を出力するメモリストアド方式とで
動作する。メモリ混在型の半導体デバイスのメモリ部分
の試験はプログラム方式によって実行され、ロジック部
分の試験はメモリストアド方式によって実行される。

【００１８】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＩＬ）レジスタ６３Ｐから構成される。データセレ
クタ５９は、各種の試験信号作成データ（アドレスデー
タ・書込データ）Ｐ１、切替信号作成データＰ５及び期
待値データＰ４を記憶したメモリで構成されており、パ
ターン発生手段５４からのパターンデータをアドレスと
して入力し、そのアドレスに応じた試験信号作成データ
Ｐ１及び切替信号作成データＰ５をフォーマッタ６０及
びＩ／Ｏフォーマッタ６１に、期待値データＰ４をコン
パレータロジック回路６２にそれぞれ出力する。フォー
マッタ６０は、フリップフロップ回路及び論理回路が多
段構成されたものであり、データセレクタ５９からの試
験信号作成データ（アドレスデータ・書込データ）Ｐ１
を加工して所定の印加波形を作成し、それを試験信号Ｐ
２としてタイミング発生手段５３からのタイミング信号
ＰＨに同期したタイミングでピンエレクトロニクス５６
のドライバ６４に出力する。Ｉ／Ｏフォーマッタ６１も
フォーマッタ６０と同様にフリップフロップ回路及び論
理回路の多段構成されたものであり、データセレクタ５
９からの切替信号作成データＰ５を加工して所定の印加
波形を作成し、それを切替信号Ｐ６としてタイミング発
生手段５３からのタイミング信号ＰＨに同期したタイミ
ングで入出力切替手段５８に出力する。

【００１９】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
デジタルの読出データＰ３と、データセレクタ５９から
の期待値データＰ４とを比較判定し、その判定結果を示
すパス／フェイルデータＰＦＤをパス／フェイルレジス
タ６３Ｐ及びフェイルメモリ５７に出力する。パス／フ
ェイルレジスタ６３Ｐは、ファンクション試験において
コンパレータロジック回路６２によってフェイル（ＦＡ
ＩＬ）と判定されたかどうかを記憶するレジスタであ
り、半導体取付装置７０に搭載可能な被測定半導体７１
の個数に対応したビット数で構成されている。すなわ
ち、被測定半導体７１が半導体取付装置７０に最大４個
搭載可能な場合には、パス／フェイルレジスタ６３Ｐは
４ビット構成となる。このパス／フェイルレジスタ６３
Ｐの対応するビットがハイレベル“１”のパス（ＰＡＳ
Ｓ）の場合にはその被測定半導体７１は良品であると判
定され、ローレベル“０”のフェイル（ＦＡＩＬ）の場
合にはその被測定半導体７１には何らかの欠陥があり、
不良品であると判定される。従って、その不良箇所を詳
細に解析する場合にはフェイルメモリ５７を用いる必要
がある。

【００２０】ピンエレクトロニクス５６は、複数のドラ
イバ６４及びアナログコンパレータ６５から構成され
る。ドライバ６４及びアナログコンパレータ６５は半導
体取付装置７０のそれぞれの入出力端子に対して１個ず
つ設けられており、入出力切替手段５８を介していずれ
か一方が接続されるようになっている。入出力切替手段
５８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ６に
応じてドライバ６４及びアナログコンパレータ６５のい
ずれか一方と、半導体取付装置７０の入出力端子との間
の接続状態を切り替えるものである。すなわち、半導体
取付装置７０の入出力端子の数がｍ個の場合、ドライバ
６４、アナログコンパレータ６５及び入出力切替手段５
８はそれぞれｍ個で構成される。

【００２１】ドライバ６４は、半導体取付装置７０の入
出力端子、すなわち被測定半導体７１のアドレス端子、
データ入力端子、チップセレクト端子、ライトイネーブ
ル端子等の信号入力端子に、入出力切替手段５８を介し
て、ピン制御手段５５のフォーマッタ６０からの試験信
号Ｐ２に応じたハイレベル“Ｈ”又はローレベル“Ｌ”
の信号を印加し、所望のテストパターンを被測定半導体
７１に書き込む。アナログコンパレータ６５は、被測定
半導体７１のデータ出力端子から入出力切替手段５８を
介して出力される信号を入力し、それをタイミング発生
手段５３からのストローブ信号（図示せず）のタイミン
グで基準電圧ＶＯＨ，ＶＯＬと比較し、その比較結果を
ハイレベル“ＰＡＳＳ”又はローレベル“ＦＡＩＬ”の
デジタルの読出データＰ３としてコンパレータロジック
回路６２に出力する。通常、アナログコンパレータ６５
は基準電圧ＶＯＨ用と基準電圧ＶＯＬ用の２つのコンパ
レータから構成されるが、図では省略してある。

【００２２】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるパス／フェイルデータＰＦ
Ｄをパターン発生手段からのアドレス信号ＡＤに対応し
たアドレス位置にタイミング発生手段５３からのタイミ
ング信号ＰＨの入力タイミングで記憶するものである。
フェイルメモリ５７は被測定半導体７１と同程度の記憶
容量を有する随時読み書き可能なＣＭＯＳのＳＲＡＭで
構成されており、被測定半導体７１が不良だと判定され
た場合にその不良箇所などを詳細に解析する場合に用い
られるものである。従って、通常の簡単な良否判定にお
いては、このフェイルメモリ５７は使用されることはな
い。

【００２３】図１は、本発明の実施の形態に係る半導体
試験装置のパターン発生装置の概略構成を示す図であ
る。シーケンシャルパターンジェネレータ（ＳＱＰＧ）
１０は、ｎビット構成のプログラムカウント値ＲＰＭ＿
ＰＣを減算器１４、ランダムパターンメモリ（ＲＰＭ）
１１及びコントロールパターンメモリ（ＣＰＭ）１３に
出力する。ランダムパターンメモリ１１は、各アドレス
「０」〜「ｎ」番地にランダムなロジック用パターンを
記憶しており、シーケンシャルパターンジェネレータ１
０から出力されるｎビット構成のプログラムカウント値
ＲＰＭ＿ＰＣに対応したロジック用パターンを出力す
る。アルゴリズミックパターンメモリ１２は、各アドレ
ス「０」〜「ｍ」番地にアルゴリズミックなメモリ用パ
ターンの複数本を記憶しており、加算器１５から出力さ
れるｍビット構成のプログラムカウント値ＡＬＰＧ＿Ｐ
Ｃに対応したメモリ用パターンを出力するように構成さ
れている。

【００２４】コントロールパターンメモリ１３は、シー
ケンシャルパターンジェネレータ１０から出力されるプ
ログラムカウント値ＲＰＭ＿ＰＣを入力し、これに対応
したパターン切換信号ＣＳをマルチプレクサ１９及びセ
レクタ２０，２１に出力する。マルチプレクサ１９は、
コントロールパターンメモリ１３から出力される切換信
号ＣＳが『０』の場合にはランダムパターンメモリ１１
から出力されるロジック用パターンを選択し、『１』の
場合にはアルゴリズミックパターンメモリ１２から出力
されるメモリ用パターンを選択して、ピン制御手段５５
内のコンパレータロジック回路６２及び被測定ＩＣ７１
に出力する。なお、マルチプレクサ１９から被測定ＩＣ
７１に出力されるパターンは、図２に示すピン制御手段
５５、ピンエレクトロニクス５６及び入出力切替手段５
８を介して実際は供給されるが図１では省略して示して
ある。

【００２５】オフセットレジスタ１７は、シーケンシャ
ルパターンジェネレータ１０から出力されるプログラム
カウント値ＲＰＭ＿ＰＣの任意の番地でアルゴリズミッ
クパターンメモリ１２のメモリ用パターンの出力に関す
る記述が実行された場合であっても、メモリ用パターン
を出力することができるようにするためのオフセットレ
ジスタであり、パターンプログラムの中でメモリ試験用
パターンの発生に関するプログラム開始位置に対応する
プログラムカウント値を、ｎビット構成のオフセット値
ＯＳＲ１−１〜ＯＳＲ１−Ｋとしてｋ個記憶しており、
その中のいずれか一つをセレクタ２０を介して減算器１
４に出力する。

【００２６】オフセットレジスタ１８は、アルゴリズミ
ックパターンメモリ１２に格納されている複数のメモリ
用パターンの中からどのパターンを出力するのかを指定
するためのオフセットレジスタであり、アルゴリズミッ
クパターンメモリ１２に格納されているメモリ試験用パ
ターンの開始位置に対応するプログラムカウント値を、
ｍビット構成のオフセット値ＯＳＲ２−１〜ＯＳＲ２−
Ｋとしてｋ個記憶しており、その中のいずれか一つをセ
レクタ２１を介して加算器１５に出力する。

【００２７】オフセットレジスタ１７に記憶されている
ｋ個のオフセット値ＯＳＲ１−１〜ＯＳＲ１−Ｋは、コ
ントロールパターンメモリ１３から出力されるパターン
切換信号ＣＳの入力に応じて順番にセレクタ２０によっ
て選択され、減算器１４のＢ端子に出力されるようにな
っている。オフセットレジスタ１８に記憶されているｋ
個のオフセット値ＯＳＲ２−１〜ＯＳＲ２−Ｋは、コン
トロールパターンメモリ１３から出力されるパターン切
換信号ＣＳの入力に応じて順番にセレクタ２１によって
選択され、加算器１５のＢ端子に出力されるようになっ
ている。すなわち、セレクタ２０，２１は、パターン切
換信号をカウントし、そのカウント値に応じたオフセッ
ト値ＯＳＲ１−１〜ＯＳＲ１−Ｋ，ＯＳＲ２−１〜ＯＳ
Ｒ２−Ｋを順番に出力する。

【００２８】減算器１４は、Ａ端子の入力値からＢ端子
の入力値を減算し、その減算値を加算器１５に出力す
る。すなわち、減算器１４は、プログラムカウント値Ｒ
ＰＭ＿ＰＣからオフセット値ＯＳＲ２−１〜ＯＳＲ２−
Ｋを減算し、その減算結果であるｍビット構成のプログ
ラムカウント値を加算器１５のＡ端子に出力する。加算
器１５は、Ａ端子の入力値とＢ端子の入力値を加算し、
その加算値を下位ｍビットのプログラムカウント値ＡＬ
ＰＧ＿ＰＣとしてアルゴリズミックパターンメモリ１２
に出力する。すなわち、加算器１５は、減算器１４から
出力されるｍビット構成のプログラムカウント値とオフ
セット値ＯＳＲ２−１〜ＯＳＲ２−Ｋを加算し、その加
算値をアルゴリズミックパターンメモリ１２に出力して
いる。従って、シーケンシャルパターンジェネレータ１
０から出力されるプログラムカウント値がアルゴリズミ
ックパターンメモリ１２の番地「０」〜「ｍ」の範囲外
「ｍ」〜「ｎ」であっても、ジャンプ命令やサブルーチ
ン命令を使用しなくてもメモリ用パターンを出力するよ
うなパターンプログラムを容易に作成することができ
る。

【００２９】次に、図１のパターン発生装置がどのよう
にしてロジック用パターンとメモリ用パターンを出力す
るのか、その動作を説明する。図３は、パターン発生用
のパターンプログラムの一例を示す図である。図におい
て、パターンプログラムは、プログラムカウント値の
「０」〜「ＦＦＦ」番地でロジックパターンＬ１を出力
し、被測定ＩＣ７１を初期化し、被測定ＩＣ７１の内部
メモリへのアクセスを可能とし、「１０００」〜「１０
５０」番地でメモリパターンＭ１を出力し、被測定ＩＣ
７１の内部メモリの測定を行うように構成されている。
同様に、パターンプログラムは、「１０５１」〜「ＦＦ
ＦＦ」番地でロジックパターンＬ２を出力し、「１００
００」〜「１００６０」番地でメモリパターンＭ２を出
力し、「１００６１」〜「１００００Ｆ」番地でロジッ
クパターンＬ３を出力し、「１０００１０」〜「１００
１００」番地でメモリパターンＭ３を出力するように構
成されている。

【００３０】図４は、図３のパターンプログラムに従っ
てシーケンシャルパターンジェネレータ１０から出力さ
れるプログラムカウント値ＲＰＭ＿ＰＣと、コントロー
ルパターンメモリ１３から出力される切換信号ＣＳと、
オフセットレジスタ１７から出力されるオフセット値Ｏ
ＳＲ１と、オフセットレジスタ１８から出力されるオフ
セット値ＯＳＲ２との関係をそれぞれ示すデータであ
る。図５は、図１のパターン発生手段５４の動作の概念
を示す図である。

【００３１】プログラムカウント値ＲＰＭ＿ＰＣは、
「０」番地から「１００１００」番地まで順番にインク
リメントする。これに応じて、コントロールパターンメ
モリ１３は、プログラムカウント値ＲＰＭ＿ＰＣが
「０」〜「ＦＦＦ」，「１０５１」〜「ＦＦＦＦ」，
「１００６１」〜「１００００Ｆ」の時に切換信号ＣＳ
として「０」を出力し、「１０００」〜「１０５０」，
「１００００」〜「１００６０」，「１０００１０」〜
「１００１００」の時に切換信号ＣＳとして「１」をマ
ルチプレクサ１９及びセレクタ２０，２１に出力する。

【００３２】オフセットレジスタ１７は全部でｋ個存在
し、その第１番目（ｋ＝１）にはオフセット値ＯＳＲ１
−１として図３のパターンプログラムのメモリパターン
Ｍ１の開始位置に対応するプログラムカウント値「１０
００」が、第２番目（ｋ＝２）にはオフセット値ＯＳＲ
１−２としてメモリパターンＭ２の開始位置に対応する
プログラムカウント値「１００００」が、第３番目（ｋ
＝３）にはオフセット値ＯＳＲ１−３としてメモリパタ
ーンＭ３の開始位置に対応するプログラムカウント値
「１０００１０」がそれぞれ格納されている。

【００３３】同様に、オフセットレジスタ１８もｋ個存
在し、その第１番目（ｋ＝１）にはオフセット値ＯＳＲ
２−１として、アルゴリズミックパターンメモリ１２の
メモリパターンＭ１の開始位置に対応するプログラムカ
ウント値「０」が、第２番目（ｋ＝２）にはオフセット
値ＯＳＲ２−２としてメモリパターンＭ２の開始位置に
対応するプログラムカウント値「５１」が、第３番目
（ｋ＝３）にはオフセット値ＯＳＲ２−３としてメモリ
パターンＭ３の開始位置に対応するプログラムカウント
値「Ａ２」がそれぞれ格納されている。

【００３４】セレクタ２０，２１は初期状態でオフセッ
ト値ＯＳＲ１−１を減算器１４に出力し、セレクタ２１
はオフセット値ＯＳＲ２−１を加算器１５にそれぞれ出
力するようになっている。そして、プログラムカウント
値ＲＰＭ＿ＰＣが「１０５１」になると、コントロール
パターンメモリ１３から出力される切換信号ＣＳが
「１」から「０」に変化する。この切換信号ＣＳが
「１」から「０」に変化した時点で、セレクタ２０はオ
フセット値ＯＳＲ１−２を減算器１４に出力し、セレク
タ２１はオフセット値ＯＳＲ２−２を加算器１５にそれ
ぞれ出力するようになる。同様にして、プログラムカウ
ント値ＲＰＭ＿ＰＣが「１００６１」になると、切換信
号ＣＳが「１」から「０」に変化するので、セレクタ２
０はオフセット値ＯＳＲ１−３を減算器１４に、セレク
タ２１はオフセット値ＯＳＲ２−３を加算器１５に出力
するようになる。

【００３５】従って、プログラムカウント値ＲＰＭ＿Ｐ
Ｃが「０」〜「ＦＦＦ」，「１０５１」〜「ＦＦＦ
Ｆ」，「１００６１」〜「１００００Ｆ」の時には、こ
れらのカウント値がそのままランダムパターンメモリ１
１に供給され、それに応じたランダムなロジック用パタ
ーンがマルチプレクサ１９を介して出力される。一方、
プログラムカウント値ＲＰＭ＿ＰＣが「１０００」〜
「１０５０」の場合には、減算器１４でオフセット値Ｏ
ＳＲ１−１の「１０００」が減算され、加算器１５でそ
の減算値にオフセット値ＯＳＲ２−１の「０」が加算さ
れる。その結果、アルゴリズミックパターンメモリ１２
にはプログラムカウント値ＡＬＰＧ＿ＰＣとして「０」
〜「５０」が供給され、それに応じたアルゴリズミック
なメモリ用パターンがマルチプレクサ１９を介して出力
される。同様にして、プログラムカウント値ＲＰＭ＿Ｐ
Ｃが「１００００」〜「１００６０」の場合には、減算
器１４でオフセット値ＯＳＲ１−２の「１００００」が
減算され、加算器１５でその減算値にオフセット値ＯＳ
Ｒ２−１の「５１」が加算され、プログラムカウント値
ＡＬＰＧ＿ＰＣとして「５１」〜「Ａ１」が供給され、
それに応じたアルゴリズミックなメモリ用パターンがマ
ルチプレクサ１９を介して出力される。プログラムカウ
ント値ＲＰＭ＿ＰＣが「１０００１０」〜「１００１０
０」の場合には、減算器１４でオフセット値ＯＳＲ１−
２の「１０００１０」が減算され、加算器１５でその減
算値にオフセット値ＯＳＲ２−１の「Ａ１」が加算さ
れ、アルゴリズミックパターンメモリ１２にはプログラ
ムカウント値ＡＬＰＧ＿ＰＣとして「Ａ２」〜「１Ａ
２」が供給され、それに応じたアルゴリズミックなメモ
リ用パターンがマルチプレクサ１９を介して出力され
る。

【００３６】なお、オフセットレジスタ１７，１８のオ
フセット値は、パターンコンパイル時に予めデータを作
成しておき、実行前に設定することとする。また、オフ
セットレジスタ１８のオフセット値に同じ値を設定する
ことによって、同一メモリパターンを同じファンクショ
ンパターン中で複数回繰り返して実行することができ
る。

【００３７】なお、上述の実施の形態では、切換信号Ｃ
Ｓが「１」から「０」に変化する時点でセレクタ２０，
２１がオフセットレジスタ１７，１８のオフセット値Ｏ
ＳＲ１−１〜ＯＳＲ１−ｋ，ＯＳＲ２−１〜ＯＳＲ２−
ｋをインクリメントする場合について説明したが、切換
信号ＣＳが「１」から「０」に変化する時点でインクリ
メントするようにしてもよい。また、コントロールパタ
ーンメモリ１３は「０」又は「１」の切換信号ＣＳを出
力する場合について説明したが、セレクタ２０，２１に
対して、所望のオフセット値ＯＳＲ１−１〜ＯＳＲ１−
ｋ，ＯＳＲ２−１〜ＯＳＲ２−ｋを選択可能な選択信号
を出力するようにしてもよい。

【００３８】

【発明の効果】本発明によれば、メモリ混在型半導体デ
バイスを試験する場合であっても、パターンプログラム
をハードウェアを意識することなく作成することができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体試験装置の
パターン発生装置の概略構成を示す図である。

【図２】半導体試験装置の全体構成の概略を示すブロ
ック図である。

【図３】パターン発生用のパターンプログラムの一例
を示す図である。

【図４】図１の各デバイスの出力値を示す図である。

【図５】この実施の形態に係る半導体試験装置のパタ
ーン発生装置の動作の概念を示す図である。

【図６】ロジック試験用のランダムパターンとメモリ
試験用のアルゴリズミックパターンの両方の試験信号を
発生することのできる従来のパターン発生手段の概略構
成を示す図である。

【符号の説明】

１０…シーケンシャルパターンジェネレータ１１…ランダムパターンメモリ１２…アルゴリズミックパターンメモリ１３…コントロールパターンメモリ１４…減算器１５…加算器１７，１８…オフセットレジスタ１９…マルチプレクサ２０，２１…セレクタ

Claims

【特許請求の範囲】

【請求項１】ロジック試験用パターン及びメモリ試験
用パターンの発生に関するパターンプログラムに応じた
プログラムカウント値を出力するカウンタ手段と、前記プログラムカウント値がロジック試験用パターン及
びメモリ試験用パターンのいずれに関するものであるの
かを示すパターン切換信号を出力するコントロールパタ
ーン記憶手段と、ロジック試験用パターンを１又は複数格納しており、前
記プログラムカウント値をアドレスとして入力し、この
アドレスに対応するものを出力するロジック試験用パタ
ーン記憶手段と、メモリ試験用パターンを１又は複数格納しており、前記
プログラムカウント値の下位数ビットをアドレスとして
入力し、このアドレスに対応するものを出力するメモリ
試験用パターン記憶手段と、前記メモリ試験用パターンの発生に関するパターンプロ
グラムの開始位置に対応するプログラムカウント値を第
１のオフセット値として記憶する第１のオフセット値記
憶手段と、前記メモリ試験用パターン記憶手段に格納されている前
記メモリ試験用パターンの開始位置に対応するプログラ
ムカウント値を第２のオフセット値として記憶する第２
のオフセット値記憶器手段と、前記カウンタ手段から出力される前記プログラムカウン
ト値に対して、前記第１のオフセット値を減算し、前記
第２のオフセット値を加算し、その演算結果をプログラ
ムカウント値の下位数ビットとして前記メモリ試験用パ
ターン記憶手段に供給する演算手段と、前記パターン切換信号が前記ロジック試験用パターンに
関するものである場合には、前記ロジック試験用パター
ン記憶手段から出力されるロジック試験用パターンを出
力し、前記パターン切換信号が前記メモリ試験用パター
ンに関するものである場合には、前記メモリ試験用パタ
ーン記憶手段から出力されるメモリ試験用パターンを出
力する切換手段とを備えたことを特徴とする半導体試験
装置のパターン発生装置。
【請求項２】前記第１及び第２のオフセット値記憶手
段は、複数のオフセット値を記憶しており、前記コント
ロールパターン記憶手段から出力される前記パターン切
換信号に応じて順番にオフセット値を出力することを特
徴とする請求項１に記載の半導体試験装置のパターン発
生装置。