JP2002022812A - 半導体試験装置のパターン発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ試験専用の半導体試験装置であって
も、ロジック試験用のランダムパターンを発生できるよ
うにし、ランダムパターンを圧縮してパターンデータ容
量を小さくできるようにする。 【構成】 ロジック試験用のランダムパターンは、テス
トシーケンスが進行してもデータの変化しない定型パタ
ーンとテストシーケンスの進行に応じてランダムに変化
する変化パターンとの組み合わせによって構成されてい
る。この発明では、定型パターン３１，３２の複数をア
ルゴリズミックパターンメモリ手段３０に記憶し、変化
パターン２６〜２８を変化パターン記憶手段２５に記憶
し、通常のメモリ試験装置が行っている処理によって順
次同じ定型パターン３１，３２を読み出し、変化パター
ン２６〜２８だけをプログラムカウント値に応じて順次
変化する第２のアドレスに基づいて読み出す。読み出さ
れた定型パターン３１，３２と変化パターン２６〜２８
をパターン合成手段４０で合成するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
電気的特性を検査するための試験信号を発生する半導体
試験装置のパターン発生装置に関する。

【０００２】

【従来の技術】性能や品質の保証された半導体デバイス
を最終製品として出荷するためには、製造部門、検査部
門の各工程で半導体デバイスの全部又は一部を抜き取
り、その電気的特性を検査する必要がある。半導体試験
装置はこのような電気的特性を検査する装置である。半
導体試験装置は、被測定半導体に所定の試験用パターン
データを与え、それによる被測定半導体の出力データを
読み取り、被測定半導体の基本的動作及び機能に問題が
無いかどうかを被測定半導体の出力データから不良情報
を解析し、電気的特性を検査している。

【０００３】半導体試験装置における試験は直流試験
（ＤＣ測定試験）とファンクション試験（ＦＣ測定試
験）とに大別される。直流試験は被測定半導体の入出力
端子にＤＣ測定手段から所定の電圧又は電流を印加する
ことにより、被測定半導体の基本的動作に不良が無いか
どうかを検査するものである。一方、ファンクション試
験は被測定半導体の入力端子にパターン発生装置から所
定の試験用パターンデータを与え、それによる被測定半
導体の出力データを読み取り、被測定半導体の基本的動
作及び機能に問題が無いかどうかを検査するものであ
る。すなわち、ファンクション試験は、アドレス、デー
タ、書込みイネーブル信号、チップセレクト信号などの
被測定半導体の各入力信号の入力タイミングや振幅など
の入力条件などを変化させて、その出力タイミングや出
力振幅などを試験したりするものである。

【０００４】従来の半導体試験装置のパターン発生装置
は、被測定半導体の種類や形式に対応した試験用パター
ンデータを発生するために、それぞれの被測定半導体の
種類や形式に対応した試験用パターンデータを数百種類
程度記憶したパターンメモリを内蔵している。パターン
発生装置は、このパターンメモリに記憶されている複数
の試験用パターンデータの中から被測定半導体の種類や
形式に応じたものを選択的に読み出すことによって、所
望の試験用パターンデータを発生している。パターンメ
モリには、被測定半導体の試験条件に応じた試験用パタ
ーンデータが格納されており、試験条件に応じて随時読
み出されるようになっている。

【０００５】

【発明が解決しようとする課題】このような半導体試験
装置のパターン発生装置は、半導体デバイスの種類に応
じてロジック試験用のランダムパターンを発生するもの
やメモリ試験用のアルゴリズミックパターンを発生する
ものがある。図１は、両方のパターンを発生することの
できるパターン発生装置の概略構成を示す図である。図
に示すように、パターン発生装置はプログラムカウント
（ＰＣ）値を出力するシーケンシャルパターンジェネレ
ータ（ＳＱＰＧ）１０と、「０」〜「ｎ」番地のプログ
ラムカウント値に対応する大容量のランダムパターンを
記憶したランダムパターンメモリ（ＲＰＭ）２０と、こ
のランダムパターンメモリ２０よりも十分に小さな
「０」〜「ｍ」番地（ｍ＜＜ｎ）のプログラムカウント
値に対応した小容量のアルゴリズミックパターンを記憶
したアルゴリズミックパターンメモリ（ＡＬＰＧ）３０
を含んで構成される。

【０００６】ロジック試験用のランダムパターンは、Ｌ
ＳＩ設計時にＣＡＤデータとして作成されるため比較的
容量は大きい。これに対して、メモリ試験用のアルゴリ
ズミックパターンはある特定の規則性のある出力（演算
式）で構成されているため容量は小さい。ランダムパタ
ーンメモリ２０はシーケンシャルパターンジェネレータ
１０から出力される全ｎビットのプログラムカウント値
ＲＰＭ＿ＰＣによって読み出し制御され、アルゴリズミ
ックパターンメモリ３０はシーケンシャルパターンジェ
ネレータ１０から出力されるｎビット中の下位ｍビット
のプログラムカウント値ＡＬＰＧ＿ＰＣによって読み出
し制御されている。

【０００７】ロジック試験用のランダムパターンは、図
１のランダムパターンメモリ２０内のテストパターンの
ように、「０」及び「１」のパターンデータのランダム
な組み合わせによって構成されている。図１では、ラン
ダムパターンとして、それぞれ４ステップのテストシー
ケンスで構成された第１〜第３テスト２１〜２３の三種
類のテストパターンが示されている。ランダムパターン
の左側のパターンデータが第１ピンに対応し、右側のパ
ターンデータが第１２ピンに対応するようになってい
る。従って、第１テスト２１では、シーケンシャルパタ
ーンジェネレータ１０から「０」〜「４」番地のプログ
ラムカウント値ＲＰＭ＿ＰＣが順番にランダムパターン
メモリ２０に出力される。これに応じてランダムパター
ンメモリ２０からは、 「１１１１１１１００１１１」 「１１１０１１１００１１１」 「１１０１１１１００１１１」 「１１００１１１００１１１」 のパターンデータが順次出力される。

【０００８】第２テスト２２では、シーケンシャルパタ
ーンジェネレータ１０から「４」〜「７」番地のプログ
ラムカウント値ＲＰＭ＿ＰＣが順番にランダムパターン
メモリ２０に出力され、これに応じてランダムパターン
メモリ２０からは、 「１１００１０１００１１１」 「１１００００１００１１１」 「１１０００１１００１１１」 「１１００１１１００１１１」 のパターンデータが順次出力される。

【０００９】第３テスト２３では、シーケンシャルパタ
ーンジェネレータ１０から「８」〜「１１」番地のプロ
グラムカウント値ＲＰＭ＿ＰＣが順番にランダムパター
ンメモリ２０に出力され、これに応じてランダムパター
ンメモリ２０からは、第１テスト２１と同じ 「１１１１１１１００１１１」 「１１１０１１１００１１１」 「１１０１１１１００１１１」 「１１００１１１００１１１」 のパターンデータが順次出力される。

【００１０】第１テスト２１及び第３テスト２３のラン
ダムパターンにおいては、第３ピン及び第４ピンに対応
するパターンデータ（下線部分）が「１１」，「１
０」，「０１」，「００」のようにランダムに変化して
おり、その他のピンに対応するパターンデータは「１１
１１１００１１１」のままであって変化しない。同
様に、第２テスト２２のランダムパターンにおいては、
第５ピン及び第６ピンに対応するパターンデータ（下線
部分）が「１０」，「００」，「０１」，「１１」のよ
うにランダムに変化しているだけであり、その他のピン
に対応するパターンデータは「１１００ １００１１
１」のままであって変化しない。

【００１１】通常、ロジック試験用のランダムパターン
はこのように一部のピンに対応するパターンデータだけ
がランダムに変化するので、この部分をアルゴリズムで
表現することができない。従って、上述のように全ての
パターンデータをランダムパターンメモリ２０に記憶
し、それをシーケンシャルパターンジェネレータ１０か
ら出力されるプログラムカウント値ＲＰＭ＿ＰＣに基づ
いてシーケンシャルに読み出すことによって、ランダム
パターンを発生していた。

【００１２】従って、ロジック試験用のランダムパター
ンを記憶可能な大容量のランダムパターンメモリを備え
ていない半導体試験装置、すなわちメモリ試験専用の半
導体試験装置では、被測定半導体に対してロジック試験
を行うことができなかった。また、ロジック試験用のラ
ンダムパターンを記憶可能な大容量のランダムパターン
メモリを備えた半導体試験装置、すなわちロジック試験
専用の半導体試験装置であっても、テスト項目の増加や
テスト仕様によってパターンデータの容量が大幅に増加
し、通常の大きさのランダムパターンメモリでは記憶す
ることができず、ランダムパターンメモリを大容量のも
のに交換しなければならず、それに伴って半導体試験装
置が大型化し、コストが上昇するという問題があった。

【００１３】本発明は上述の点に鑑みてなされたもので
あり、メモリ試験専用の半導体試験装置であっても、ロ
ジック試験用のランダムパターンを発生することのでき
る半導体試験装置のパターン発生装置を提供することを
目的とする。

【００１４】また、本発明は、ランダムパターンを圧縮
してパターンデータ容量を小さくすることのできる半導
体試験装置のパターン発生装置を提供することを目的と
する。

【００１５】

【課題を解決するための手段】請求項１に記載の半導体
試験装置のパターン発生装置は、パターンプログラムに
応じたプログラムカウント値を出力するカウンタ手段
と、ロジック試験用パターンの中でテストシーケンスが
進行してもデータの変化しない部分の１シーケンス当り
のデータを定型パターンとして複数記憶し、前記プログ
ラムカウント値に対応する第１のアドレスから前記定型
パターンを出力するアルゴリズミックパターンメモリ手
段と、ロジック試験用パターンの中でテストシーケンス
の進行に応じてランダムに変化する部分のパターンデー
タを変化パターンとして記憶し、前記プログラムカウン
ト値に応じて順次変化する第２のアドレスから前記変化
パターンを出力する変化パターン記憶手段と、前記アル
ゴリズミックパターンメモリ手段から出力される前記定
型パターンと前記変化パターン記憶手段から出力される
前記変化パターンデータとを合成することによって前記
ロジック試験用パターンを生成するパターン合成手段と
を備えたものである。

【００１６】ロジック試験用のランダムパターンは、前
述のようにテストシーケンスが進行してもデータの変化
しない定型パターンとテストシーケンスの進行に応じて
ランダムに変化する変化パターンとの組み合わせによっ
て構成されている。そこで、この発明では、定型パター
ンの複数をアルゴリズミックパターンメモリ手段に記憶
し、変化パターンを変化パターン記憶手段に記憶し、通
常のメモリ試験装置が行っている処理によって順次同じ
定型パターンを読み出し、変化パターンだけをプログラ
ムカウント値に応じて順次変化する第２のアドレスに基
づいて読み出す。読み出された定型パターンと変化パタ
ーンをパターン合成手段で合成するようにした。これに
よって、メモリ試験専用の半導体試験装置を用いてロジ
ック試験用のランダムパターンを発生することができ
る。また、ロジック試験用のランダムパターンの大部分
を定型パターンに圧縮することができるので、パターン
データ容量を大幅に小さくすることができる。

【００１７】請求項２に記載の半導体試験装置のパター
ン発生装置は、請求項１において、前記アルゴリズミッ
クパターンメモリ手段を、前記定型パターンを出力する
と共に前記プログラムカウント値に応じて順次変化する
第２のアドレスを生成し、前記変化パターン記憶手段に
出力するように構成したものである。アルゴリズミック
パターンメモリ手段は、内部に種々のレジスタ群を有す
るので、このレジスタを用いて、第２のアドレスを生成
するようにした。このレジスタはプログラムカウント値
に同期して動作するので、第１のアドレスと第２のアド
レスによって出力される定型パターンと変化パターンの
タイミング調整が容易になる。

【００１８】

【発明の実施の形態】以下、本発明の一実施の形態を添
付図面に従って説明する。図２は半導体試験装置の全体
構成の概略を示すブロック図である。半導体試験装置は
大別してテスタ部５０と半導体取付装置７０とから構成
される。テスタ部５０は制御手段５１、ＤＣ測定手段５
２、タイミング発生手段５３、パターン発生装置５４、
ピン制御手段５５、ピンエレクトロニクス５６、フェイ
ルメモリ５７及び入出力切替手段５８から構成される。
テスタ部５０はこの他にも種々の構成部品を有するが、
本明細書中では必要な部分のみが示されている。

【００１９】テスタ部５０と半導体取付装置７０との間
は、半導体取付装置７０の全入出力端子数（ａ個）に対
応する複数本（ａ本）の同軸ケーブル等から成る信号線
によって接続され、端子と同軸ケーブルとの間の接続関
係は図示していないリレーマトリックスによって対応付
けられており、各種信号の伝送が所定の端子と同軸ケー
ブルとの間で行なわれるように構成されている。なお、
この信号線は、物理的には半導体取付装置７０の全入出
力端子数ａと同じ数だけ存在する。半導体取付装置７０
は、複数個の被測定半導体７１をソケットに搭載できる
ように構成されている。被測定半導体７１の入出力端子
と半導体取付装置７０の入出力端子とはそれぞれ１対１
に対応付けられて接続されている。例えば、入出力端子
数１２０個の被測定半導体７１を４個搭載可能な半導体
取付装置７０の場合は、全体で４８０個の入出力端子を
有することになる。

【００２０】制御手段５１は半導体試験装置全体の制
御、運用及び管理等を行うものであり、マイクロプロセ
ッサ構成になっている。従って、図示していないが、制
御手段５１はシステムプログラムを格納するＲＯＭや各
種データ等を格納するＲＡＭ等を含んで構成される。制
御手段５１は、ＤＣ測定手段５２、タイミング発生手段
５３、パターン発生装置５４、ピン制御手段５５及びフ
ェイルメモリ５７にテスタバス（データバス、アドレス
バス、制御バス）６９を介して接続されている。制御手
段５１は、直流試験用のデータをＤＣ測定手段５２に、
ファンクション試験開始用のタイミングデータをタイミ
ング発生手段５３に、テストパターン発生に必要なプロ
グラムや各種データ等をパターン発生装置５４に、期待
値データ等をピン制御手段５５に、それぞれ出力する。
この他にも制御手段５１は各種のデータをテスタバス６
９を介してそれぞれの構成部品に出力している。また、
制御手段５１は、ＤＣ測定手段５２内の内部レジスタ、
フェイルメモリ５７及びピン制御手段５５内のパス／フ
ェイル（ＰＡＳＳ／ＦＡＩＬ）レジスタ６３から試験結
果を示すデータ（直流データやパス／フェイルデータＰ
ＦＤ）を読み出して、それらを解析し、被測定半導体７
１の良否を判定する。

【００２１】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいて半導体取付
装置７０の被測定半導体７１に対して直流試験を行う。
ＤＣ測定手段５２は制御手段５１から測定開始信号を入
力することによって、直流試験を開始し、その試験結果
を示すデータを内部レジスタへ書込む。ＤＣ測定手段５
２は試験結果データの書込みを終了するとエンド信号を
制御手段５１に出力する。内部レジスタに書き込まれた
データはテスタバス６９を介して制御手段５１に読み取
られ、そこで解析される。このようにして直流試験は行
われる。また、ＤＣ測定手段５２はピンエレクトロニク
ス５６のドライバ６４及びアナログコンパレータ６５に
対して基準電圧ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬを供給
する。

【００２２】タイミング発生手段５３は、制御手段５１
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生装置５４、ピン制御手段５５及び
フェイルメモリ５７に高速の動作クロックＣＬＫを出力
すると共にデータの書込及び読出のタイミング信号ＰＨ
をピン制御手段５５やフェイルメモリ５７に出力する。
従って、パターン発生装置５４及びピン制御手段５５の
動作速度は、この高速動作クロックＣＬＫによって決定
し、被測定半導体７１に対するデータ書込及び読出のタ
イミングはこのタイミング信号ＰＨによって決定する。
また、フェイルメモリ５７に対するパス／フェイルデー
タＰＦＤの書込タイミングもこのタイミング信号ＰＨに
よって決定する。従って、フォーマッタ６０からピンエ
レクトロニクス５６に出力される試験信号Ｐ２、及びＩ
／Ｏフォーマッタ６１から入出力切替手段５８に出力さ
れる切替信号Ｐ６の出力タイミングもタイミング発生手
段５３からの高速動作クロックＣＬＫ及びタイミング信
号ＰＨに応じて制御される。また、タイミング発生手段
５３は、パターン発生装置５４からのタイミング切替用
制御信号ＣＨを入力し、それに基づいて動作周期や位相
等を適宜切り替えるようになっている。

【００２３】パターン発生装置５４は、制御手段５１か
らのパターン作成用のパターンプログラム（マイクロプ
ログラム及びパターンデータ）を入力し、それに基づい
たパターンデータＰＤをピン制御手段５５のデータセレ
クタ５９に出力する。すなわち、パターン発生装置５４
はマイクロプログラム方式に応じた種々の演算処理によ
って規則的な試験パターンデータを出力するプログラム
方式と、被測定ＩＣ７１に書き込まれるデータと同じデ
ータを内部メモリ（ランダムパターンメモリ）に予め書
き込んでおき、それを被測定半導体と同じアドレスで読
み出すことによって不規則（ランダム）なパターンデー
タ（期待値データ）を出力するメモリストアド方式とで
動作する。メモリ混在型の半導体デバイスのメモリ部分
の試験はプログラム方式によって実行され、ロジック部
分の試験はメモリストアド方式によって実行される。

【００２４】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＩＬ）レジスタ６３Ｐから構成される。データセレ
クタ５９は、各種の試験信号作成データ（アドレスデー
タ・書込データ）Ｐ１、切替信号作成データＰ５及び期
待値データＰ４を記憶したメモリで構成されており、パ
ターン発生装置５４からのパターンデータをアドレスと
して入力し、そのアドレスに応じた試験信号作成データ
Ｐ１及び切替信号作成データＰ５をフォーマッタ６０及
びＩ／Ｏフォーマッタ６１に、期待値データＰ４をコン
パレータロジック回路６２にそれぞれ出力する。フォー
マッタ６０は、フリップフロップ回路及び論理回路が多
段構成されたものであり、データセレクタ５９からの試
験信号作成データ（アドレスデータ・書込データ）Ｐ１
を加工して所定の印加波形を作成し、それを試験信号Ｐ
２としてタイミング発生手段５３からのタイミング信号
ＰＨに同期したタイミングでピンエレクトロニクス５６
のドライバ６４に出力する。Ｉ／Ｏフォーマッタ６１も
フォーマッタ６０と同様にフリップフロップ回路及び論
理回路の多段構成されたものであり、データセレクタ５
９からの切替信号作成データＰ５を加工して所定の印加
波形を作成し、それを切替信号Ｐ６としてタイミング発
生手段５３からのタイミング信号ＰＨに同期したタイミ
ングで入出力切替手段５８に出力する。

【００２５】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
デジタルの読出データＰ３と、データセレクタ５９から
の期待値データＰ４とを比較判定し、その判定結果を示
すパス／フェイルデータＰＦＤをパス／フェイルレジス
タ６３Ｐ及びフェイルメモリ５７に出力する。パス／フ
ェイルレジスタ６３Ｐは、ファンクション試験において
コンパレータロジック回路６２によってフェイル（ＦＡ
ＩＬ）と判定されたかどうかを記憶するレジスタであ
り、半導体取付装置７０に搭載可能な被測定半導体７１
の個数に対応したビット数で構成されている。すなわ
ち、被測定半導体７１が半導体取付装置７０に最大４個
搭載可能な場合には、パス／フェイルレジスタ６３Ｐは
４ビット構成となる。このパス／フェイルレジスタ６３
Ｐの対応するビットがハイレベル“１”のパス（ＰＡＳ
Ｓ）の場合にはその被測定半導体７１は良品であると判
定され、ローレベル“０”のフェイル（ＦＡＩＬ）の場
合にはその被測定半導体７１には何らかの欠陥があり、
不良品であると判定される。従って、その不良箇所を詳
細に解析する場合にはフェイルメモリ５７を用いる必要
がある。

【００２６】ピンエレクトロニクス５６は、複数のドラ
イバ６４及びアナログコンパレータ６５から構成され
る。ドライバ６４及びアナログコンパレータ６５は半導
体取付装置７０のそれぞれの入出力端子に対して１個ず
つ設けられており、入出力切替手段５８を介していずれ
か一方が接続されるようになっている。入出力切替手段
５８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ６に
応じてドライバ６４及びアナログコンパレータ６５のい
ずれか一方と、半導体取付装置７０の入出力端子との間
の接続状態を切り替えるものである。すなわち、半導体
取付装置７０の入出力端子の数がｍ個の場合、ドライバ
６４、アナログコンパレータ６５及び入出力切替手段５
８はそれぞれｍ個で構成される。但し、メモリ半導体等
を測定する場合には、アドレス端子やチップセレクト端
子等に対してはアナログコンパレータは必要ないので、
アナログコンパレータ及び入出力切替手段の数が少ない
場合もある。

【００２７】ドライバ６４は、半導体取付装置７０の入
出力端子、すなわち被測定半導体７１のアドレス端子、
データ入力端子、チップセレクト端子、ライトイネーブ
ル端子等の信号入力端子に、入出力切替手段５８を介し
て、ピン制御手段５５のフォーマッタ６０からの試験信
号Ｐ２に応じたハイレベル“Ｈ”又はローレベル“Ｌ”
の信号を印加し、所望のテストパターンを被測定半導体
７１に書き込む。アナログコンパレータ６５は、被測定
半導体７１のデータ出力端子から入出力切替手段５８を
介して出力される信号を入力し、それをタイミング発生
手段５３からのストローブ信号（図示せず）のタイミン
グで基準電圧ＶＯＨ，ＶＯＬと比較し、その比較結果を
ハイレベル“ＰＡＳＳ”又はローレベル“ＦＡＩＬ”の
デジタルの読出データＰ３としてコンパレータロジック
回路６２に出力する。通常、アナログコンパレータ６５
は基準電圧ＶＯＨ用と基準電圧ＶＯＬ用の２つのコンパ
レータから構成されるが、図では省略してある。

【００２８】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるパス／フェイルデータＰＦ
Ｄをパターン発生装置からのアドレス信号ＡＤに対応し
たアドレス位置にタイミング発生手段５３からのタイミ
ング信号ＰＨの入力タイミングで記憶するものである。
フェイルメモリ５７は被測定半導体７１と同程度の記憶
容量を有する随時読み書き可能なＣＭＯＳのＳＲＡＭで
構成されており、被測定半導体７１が不良だと判定され
た場合にその不良箇所などを詳細に解析する場合に用い
られるものである。従って、通常の簡単な良否判定にお
いては、このフェイルメモリ５７は使用されることはな
い。

【００２９】図３は、本発明の実施の形態に係る半導体
試験装置のパターン発生装置の概略構成を示す図であ
る。このパターン発生装置は、シーケンシャルパターン
ジェネレータ（ＳＱＰＧ）１５、アルゴリズミックパタ
ーンメモリ３０及び変化パターンメモリ２５を含んで構
成される。シーケンシャルパターンジェネレータ１５
は、パターンプログラムに応じて動作し、ｍビット構成
のプログラムカウント値ＡＬＰＧ＿ＰＣをアルゴリズミ
ックパターンメモリ３０に出力するものである。このシ
ーケンシャルパターンジェネレータ１５は、図１のシー
ケンシャルパターンジェネレータ１０に比べてビット構
成が大幅に縮小されている。なお、このシーケンシャル
パターンジェネレータ１５は、メモリ試験専用の半導体
試験装置のパターン発生装置に通常内蔵されているもの
である。アルゴリズミックパターンメモリ３０は、各ア
ドレス「０」〜「ｍ」番地にアルゴリズミックなメモリ
用パターンの複数本を記憶しており、シーケンシャルパ
ターンジェネレータ１５から出力されるｍビット構成の
プログラムカウント値ＡＬＰＧ＿ＰＣに対応したパター
ンデータを出力すると共に所定の命令に従ってＸアドレ
スのインクリメント処理を行い、そのＸアドレスを変化
パターンメモリ２５に出力する。変化パターンメモリ２
５は、ロジック用パターンの中でランダムに変化するパ
ターンデータを各Ｘアドレスの「０」〜「ｎ」番地に記
憶している。パターン合成部４０は、ピン制御手段５５
によって構成されるものであり、アルゴリズミックパタ
ーンメモリ３０及び変化パターンメモリ２５から出力さ
れるパターンデータを合成して、所定のロジック試験用
のランダムパターンを作成するものである。

【００３０】次に、図３のパターン発生装置がどのよう
にしてロジック用パターンを出力するのか、その動作を
説明する。ここでは、図１のランダムパターンメモリ２
０内のテストパターンと同じものを出力する場合につい
て説明する。図３に示すように、アルゴリズミックパタ
ーンメモリ３０は、第１テスト２１及び第３テスト２３
のランダムパターンの中でテストシーケンスが進行して
もデータの変化しない定型パターン「１１ １１１０
０１１１」をアルゴリズミックパターンデータ３１とし
て「０」番地に記憶し、第２テスト２２のランダムパタ
ーンの中でテストシーケンスが進行してもデータの変化
しない定型パターン「１１００ １００１１１」をア
ルゴリズミックパターンデータ３２として「１」番地に
記憶する。一方、変化パターンメモリ２５は、第１テス
ト２１及び第３テスト２３のランダムパターンの中でテ
ストシーケンスの進行に応じてランダムに変化する第３
ピン及び第４ピンに対応する変化パターン「１１」，
「１０」，「０１」，「００」をＸアドレスの「０」〜
「３」番地及び「８」〜「１１」番地に第１テスト２６
及び第３テスト２８のデータとしてそれぞれ記憶し、第
２テスト２２のランダムパターンの中でテストシーケン
スの進行に応じてランダムに変化する第５ピン及び第６
ピンに対応する変化パターン「１０」，「００」，「０
１」，「１１」をＸアドレスの「４」〜「７」番地に第
２テスト２７のデータとしてそれぞれ記憶する。

【００３１】まず、シーケンシャルパターンジェネレー
タ１５は、アルゴリズミックパターンメモリ３０に対し
て「０」番地のプログラムカウント値ＡＬＰＧ＿ＰＣを
４回連続で出力する。これによって、アルゴリズミック
パターンメモリ３０からは「０」番地のプログラムカウ
ント値ＡＬＰＧ＿ＰＣに対応したアルゴリズミックパタ
ーンデータ３１として定型パターン「１１ １１１０
０１１１」が４回連続で出力されると共にインクリメン
ト処理されたＸアドレス「０」〜「３」が順番に変化パ
ターンメモリ２５に出力される。変化パターンメモリ２
５からはＸアドレス「０」〜「３」番地に対応した第１
テスト２６の変化パターン「１１」，「１０」，「０
１」，「００」が順番に出力される。パターン合成部４
０は、アルゴリズミックパターンメモリ３０から出力さ
れる定型パターン「１１ １１１００１１１」と、変
化パターンメモリ２５から出力される変化パターン「１
１」，「１０」，「０１」，「００」とを順番に合成し
て、図１の第１テスト２１と同じランダムパターン 「１１１１１１１００１１１」 「１１１０１１１００１１１」 「１１０１１１１００１１１」 「１１００１１１００１１１」 を出力することができるようになる。

【００３２】次に、シーケンシャルパターンジェネレー
タ１５は、アルゴリズミックパターンメモリ３０に対し
て「１」番地のプログラムカウント値ＡＬＰＧ＿ＰＣを
４回連続で出力する。これによって、アルゴリズミック
パターンメモリ３０からは「１」番地のプログラムカウ
ント値ＡＬＰＧ＿ＰＣに対応したパターンデータ３２と
して定型パターン「１１００ １００１１１」が４回
連続で出力されると共にインクリメント処理されたＸア
ドレス「４」〜「７」が順番に変化パターンメモリ２５
に出力される。変化パターンメモリ２５からはＸアドレ
ス「４」〜「７」番地に対応した第２テスト２７の変化
パターン「１０」，「００」，「０１」，「１１」が順
番に出力される。パターン合成部４０は、アルゴリズミ
ックパターンメモリ３０から出力される定型パターン
「１１００ １００１１１」と、変化パターンメモリ
２５から出力される変化パターン「１０」，「００」，
「０１」，「１１」とを順番に合成して、図１の第２テ
スト２２と同じランダムパターン 「１１００１０１００１１１」 「１１００００１００１１１」 「１１０００１１００１１１」 「１１００１１１００１１１」 を出力することができるようになる。

【００３３】さらに、シーケンシャルパターンジェネレ
ータ１５は、アルゴリズミックパターンメモリ３０に対
して「０」番地のプログラムカウント値ＡＬＰＧ＿ＰＣ
を４回連続で出力する。これによって、アルゴリズミッ
クパターンメモリ３０からは「０」番地のプログラムカ
ウント値ＡＬＰＧ＿ＰＣに対応したパターンデータ３１
として定型パターン「１１ １１１００１１１」が４
回連続で出力されると共にインクリメント処理されたＸ
アドレス「８」〜「１１」が順番に変化パターンメモリ
２５に出力される。変化パターンメモリ２５からはＸア
ドレス「８」〜「１１」番地に対応した第３テスト２８
の変化パターン「１１」，「１０」，「０１」，「０
０」が順番に出力される。パターン合成部４０は、アル
ゴリズミックパターンメモリ３０から出力される定型パ
ターン「１１ １１１００１１１」と、変化パターン
メモリ２５から出力される変化パターン「１１」，「１
０」，「０１」，「００」とを順番に合成して、図１の
第３テスト２３と同じランダムパターン 「１１１１１１１００１１１」 「１１１０１１１００１１１」 「１１０１１１１００１１１」 「１１００１１１００１１１」 を出力することができるようになる。

【００３４】以上のように、この実施の形態に係るパタ
ーン発生装置によれば、ランダムパターンの中の変化し
ないパターンデータについてはアルゴリズミックパター
ンメモリを用いて連続的に発生し、ランダムパターンの
中のランダムに変化するパターンデータについては変化
パターンメモリから順番に読み出して発生し、両者を合
成することによって、所望のランダムパターンを発生す
ることができるので、従来のような大容量のランダムパ
ターンメモリは不要となり、メモリ試験専用の半導体試
験装置であってもロジック試験用のランダムパターンを
発生することができるようになる。また、この実施の形
態に係るパターン発生装置によれば、ランダムパターン
を実質的に圧縮して全体的なパターンデータ容量を大幅
に小さくすることができる。

【００３５】なお、上述の実施の形態では、アルゴリズ
ミックパターンメモリ３０がＸアドレスを出力する場合
について説明したが、シーケンシャルパターンジェネレ
ータ１５から出力されるプログラムカウント値ＡＬＰＧ
＿ＰＣに応じて変化するようなＸアドレスを順次出力す
るようなものであれば、これ以外の手段で構成してもよ
いことは言うまでもない。また、Ｘアドレス以外でも可
能であり、変化パターンのアドレスを指定できるもので
もよい。例えば、シーケンシャルパターンジェネレータ
１５とは別個のシーケンシャルパターンジェネレータを
設け、それから順次Ｘアドレスを出力するようにしても
よい。また、上述の実施の形態では、第１テスト２６と
第３テスト２８のように変化パターンを別々に記憶する
場合について説明したが、同じ変化パターンの場合に
は、第１テスト２６のみを記憶し、それを第３テストの
時にも使用するようにしてもよい。さらに、上述の実施
の形態では、変化パターンメモリ２５をアルゴリズミッ
クパターンメモリ３０とは別個に設ける場合について説
明したが、メモリ試験専用の半導体試験装置の場合、変
化パターンメモリ２５を別途設けなくても、ＡＦＭやＲ
ＯＭＰＧと呼ばれるような代用可能なメモリ装置を用い
てもよい。

【００３６】

【発明の効果】本発明によれば、メモリ試験専用の半導
体試験装置であっても、ロジック試験用のランダムパタ
ーンを発生することができるという効果がある。また、
本発明によれば、ランダムパターンを圧縮してパターン
データ容量を小さくすることができるという効果があ
る。

【図面の簡単な説明】

【図１】 ロジック試験用のランダムパターンとメモリ
試験用のアルゴリズミックパターンの両方のパターンを
発生することのできる従来のパターン発生装置の概略構
成を示す図

【図２】 半導体試験装置の全体構成の概略を示すブロ
ック図

【図３】 本発明の実施の形態に係る半導体試験装置の
パターン発生装置の概略構成を示す図である。

【符号の説明】

１０，１５…シーケンシャルパターンジェネレータ ２０…ランダムパターンメモリ ２５…変化パターンメモリ ３０…アルゴリズミックパターンメモリ ４０…パターン合成部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 パターンプログラムに応じたプログラム
   カウント値を出力するカウンタ手段と、 ロジック試験用パターンの中でテストシーケンスが進行
   してもデータの変化しない部分の１シーケンス当りのデ
   ータを定型パターンとして複数記憶し、前記プログラム
   カウント値に対応する第１のアドレスから前記定型パタ
   ーンを出力するアルゴリズミックパターンメモリ手段
   と、 ロジック試験用パターンの中でテストシーケンスの進行
   に応じてランダムに変化する部分のパターンデータを変
   化パターンとして記憶し、前記プログラムカウント値に
   応じて順次変化する第２のアドレスから前記変化パター
   ンを出力する変化パターン記憶手段と、 前記アルゴリズミックパターンメモリ手段から出力され
   る前記定型パターンと前記変化パターン記憶手段から出
   力される前記変化パターンデータとを合成することによ
   って前記ロジック試験用パターンを生成するパターン合
   成手段とを備えたことを特徴とする半導体試験装置のパ
   ターン発生装置。
2. 【請求項２】 請求項１において、 前記アルゴリズミックパターンメモリ手段は、前記定型
   パターンを出力すると共に前記プログラムカウント値に
   応じて順次変化する第２のアドレスを生成し、前記変化
   パターン記憶手段に出力することを特徴とする半導体試
   験装置のパターン発生装置。