JPH05144295A - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JPH05144295A JPH05144295A JP3335617A JP33561791A JPH05144295A JP H05144295 A JPH05144295 A JP H05144295A JP 3335617 A JP3335617 A JP 3335617A JP 33561791 A JP33561791 A JP 33561791A JP H05144295 A JPH05144295 A JP H05144295A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 メモリ試験装置の動作速度でメモリ回路６が
ＭＵＴ（試験されるメモリ）２の不良データを記憶する
と同時に、その記憶データを読み出す。 【構成】 パターン発生回路１の検査用パターン１Ｂ
をＭＵＴ２に加え、ＭＵＴ２の出力２Ａを判定回路３で
判定する。判定回路３の出力３ＡはＦＩＦＯメモリ回路
４に加えられ、メモリ回路６の読み出しが一時中断した
ときに選択回路５がＦＩＦＯメモリ回路４の出力４Ａを
選択し、そのＦＩＦＯメモリ回路４からメモリ回路６へ
書き込むべきアドレスデータを読み出して、ＭＵＴ２の
不良アドレスに対応したメモリ回路６のアドレスへ論理
値「１」を書き込むことにより、ＭＵＴ２を検査中にメ
モリ回路６の内容を読み出す。
ＭＵＴ（試験されるメモリ）２の不良データを記憶する
と同時に、その記憶データを読み出す。 【構成】 パターン発生回路１の検査用パターン１Ｂ
をＭＵＴ２に加え、ＭＵＴ２の出力２Ａを判定回路３で
判定する。判定回路３の出力３ＡはＦＩＦＯメモリ回路
４に加えられ、メモリ回路６の読み出しが一時中断した
ときに選択回路５がＦＩＦＯメモリ回路４の出力４Ａを
選択し、そのＦＩＦＯメモリ回路４からメモリ回路６へ
書き込むべきアドレスデータを読み出して、ＭＵＴ２の
不良アドレスに対応したメモリ回路６のアドレスへ論理
値「１」を書き込むことにより、ＭＵＴ２を検査中にメ
モリ回路６の内容を読み出す。
Description
【０００１】
【産業上の利用分野】この発明は、メモリＩＣの不良セ
ルを検出し記憶するメモリ試験装置において、メモリＩ
Ｃに試験パターンを加えているときに、メモリＩＣの不
良セルの検出結果の記憶と記憶内容の読み出しができる
メモリ試験装置についてのものである。
ルを検出し記憶するメモリ試験装置において、メモリＩ
Ｃに試験パターンを加えているときに、メモリＩＣの不
良セルの検出結果の記憶と記憶内容の読み出しができる
メモリ試験装置についてのものである。
【０００２】
【従来の技術】次に、従来技術によるメモリ試験装置の
構成を図７により説明する。図７の１はパターン発生回
路、２は試験されるメモリ（以下、ＭＵＴという。）、
３は判定回路、６はメモリ回路、９は出力端子である。
構成を図７により説明する。図７の１はパターン発生回
路、２は試験されるメモリ（以下、ＭＵＴという。）、
３は判定回路、６はメモリ回路、９は出力端子である。
【０００３】パターン発生回路１は、ＭＵＴ２の検査用
パターン１Ｂを発生する。検査用パターン１ＢはＭＵＴ
２の検査アドレス信号、書き込み命令信号、書き込みデ
ータなどを含む。また、パターン発生回路１は、ＭＵＴ
２に加えたアドレス信号により読み出されるデータに対
し、比較される期待データ１Ａと、ＭＵＴ２に加えたア
ドレス信号と同じ検査アドレス情報１Ｃを発生する。検
査用パターン１Ｂが加えられたＭＵＴ２は、出力データ
２Ａを出力し、判定回路３に入力する。
パターン１Ｂを発生する。検査用パターン１ＢはＭＵＴ
２の検査アドレス信号、書き込み命令信号、書き込みデ
ータなどを含む。また、パターン発生回路１は、ＭＵＴ
２に加えたアドレス信号により読み出されるデータに対
し、比較される期待データ１Ａと、ＭＵＴ２に加えたア
ドレス信号と同じ検査アドレス情報１Ｃを発生する。検
査用パターン１Ｂが加えられたＭＵＴ２は、出力データ
２Ａを出力し、判定回路３に入力する。
【０００４】判定回路３は出力データ２Ａと期待データ
１Ａを比較し、不一致の場合はＭＵＴ２が不良データを
出力したと判定し、不良信号３Ａを出力する。不良信号
３ＡはＭＵＴ２の内部メモリセルの不良によって生じ
る。メモリ回路６は、検査アドレス情報１Ｃと不良信号
３Ａを入力とし、メモリ回路６内に検査アドレス情報１
Ｃと同じアドレスを選択して論理値「１」を書き込む。
１Ａを比較し、不一致の場合はＭＵＴ２が不良データを
出力したと判定し、不良信号３Ａを出力する。不良信号
３ＡはＭＵＴ２の内部メモリセルの不良によって生じ
る。メモリ回路６は、検査アドレス情報１Ｃと不良信号
３Ａを入力とし、メモリ回路６内に検査アドレス情報１
Ｃと同じアドレスを選択して論理値「１」を書き込む。
【０００５】次に、図７のタイムチャートを図８に示
し、図７のメモリ回路６のメモリ内容のイメージを図９
に示す。図８アは検査アドレス情報１Ｃの例であり、
（１，０）は２次元イメージでアドレスを数値表現した
ものである。図８イは不良信号３Ａの例であり、この例
ではアドレス（１，１）、（１，２）、（２，１）のと
きにＭＵＴ２が不良データを出力する。図８に対してメ
モリ回路６は、図９に示すように２次元イメージアドレ
ス（１，１）、（１，２）、（２，１）に「１」を記憶
する。したがって、図９はＭＵＴ２の内部不良メモリセ
ルイメージに一致する。
し、図７のメモリ回路６のメモリ内容のイメージを図９
に示す。図８アは検査アドレス情報１Ｃの例であり、
（１，０）は２次元イメージでアドレスを数値表現した
ものである。図８イは不良信号３Ａの例であり、この例
ではアドレス（１，１）、（１，２）、（２，１）のと
きにＭＵＴ２が不良データを出力する。図８に対してメ
モリ回路６は、図９に示すように２次元イメージアドレ
ス（１，１）、（１，２）、（２，１）に「１」を記憶
する。したがって、図９はＭＵＴ２の内部不良メモリセ
ルイメージに一致する。
【０００６】メモリ回路６の内容は、通常ＭＵＴ２の検
査が終了した後に出力端子９へアドレス（０，０）から
（３，３）まで順次出力され、ＭＵＴ２の評価データと
して使用される。また、ＭＵＴ２の検査中にメモリ回路
６の内容を出力する場合は、アドレス信号１ＣをＭＵＴ
２の検査アドレスと内容読出アドレスに交互に切り換え
て、メモリ回路６を書き込みと読み出しに時系列にコン
トロールすることができる。
査が終了した後に出力端子９へアドレス（０，０）から
（３，３）まで順次出力され、ＭＵＴ２の評価データと
して使用される。また、ＭＵＴ２の検査中にメモリ回路
６の内容を出力する場合は、アドレス信号１ＣをＭＵＴ
２の検査アドレスと内容読出アドレスに交互に切り換え
て、メモリ回路６を書き込みと読み出しに時系列にコン
トロールすることができる。
【０００７】
【発明が解決しようとする課題】図７では、ＭＵＴ２の
検査終了後、不良メモリセルイメージデータを出力する
か、またはＭＵＴ２の検査中にはメモリ回路６を書き込
み、読み出しに交互に切り換えて不良メモリセルイメー
ジデータを出力する。このため、前者ではＭＵＴ２の検
査中には不良メモリセルイメージデータは出力できず、
また、後者ではメモリ回路６の動作周波数がＭＵＴ２の
検査周波数の２倍必要になる。
検査終了後、不良メモリセルイメージデータを出力する
か、またはＭＵＴ２の検査中にはメモリ回路６を書き込
み、読み出しに交互に切り換えて不良メモリセルイメー
ジデータを出力する。このため、前者ではＭＵＴ２の検
査中には不良メモリセルイメージデータは出力できず、
また、後者ではメモリ回路６の動作周波数がＭＵＴ２の
検査周波数の２倍必要になる。
【０００８】この発明は、図７の判定回路３とメモリ回
路６の間にファーストイン・ファーストアウトメモリ回
路（以下、ＦＩＦＯメモリ回路という。）と、ＦＩＦＯ
メモリ回路の出力データ（不良アドレス）とメモリ回路
６の内容を読み出すアドレス信号のどちらかを選択する
選択回路５を追加し、メモリ試験装置の動作速度でメモ
リ回路６がＭＵＴ２の不良データを記憶すると同時に、
その記憶データを読み出すことができるメモリ試験装置
を提供することを目的とする。
路６の間にファーストイン・ファーストアウトメモリ回
路（以下、ＦＩＦＯメモリ回路という。）と、ＦＩＦＯ
メモリ回路の出力データ（不良アドレス）とメモリ回路
６の内容を読み出すアドレス信号のどちらかを選択する
選択回路５を追加し、メモリ試験装置の動作速度でメモ
リ回路６がＭＵＴ２の不良データを記憶すると同時に、
その記憶データを読み出すことができるメモリ試験装置
を提供することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成すため、
この発明では、図７のメモリ回路６の前にＦＩＦＯメモ
リ回路４と選択回路５を追加し、メモリ回路６の内容を
読み出しているときに生じたメモリ回路６へ書き込むべ
き信号をメモリ回路６へ書き込むべきアドレスデータと
して一時ＦＩＦＯメモリ回路４に蓄え、メモリ回路６の
読み出しが一時中断したときに選択回路５がＦＩＦＯメ
モリ回路４の出力を選択し、そのＦＩＦＯメモリ回路４
からメモリ回路６へ書き込むべきアドレスデータを読み
出して、ＭＵＴ２の不良アドレスに対応したメモリ回路
６のアドレスへ論理値「１」を書き込むことにより、Ｍ
ＵＴ２を検査中にメモリ回路６の内容を読み出すもので
ある。
この発明では、図７のメモリ回路６の前にＦＩＦＯメモ
リ回路４と選択回路５を追加し、メモリ回路６の内容を
読み出しているときに生じたメモリ回路６へ書き込むべ
き信号をメモリ回路６へ書き込むべきアドレスデータと
して一時ＦＩＦＯメモリ回路４に蓄え、メモリ回路６の
読み出しが一時中断したときに選択回路５がＦＩＦＯメ
モリ回路４の出力を選択し、そのＦＩＦＯメモリ回路４
からメモリ回路６へ書き込むべきアドレスデータを読み
出して、ＭＵＴ２の不良アドレスに対応したメモリ回路
６のアドレスへ論理値「１」を書き込むことにより、Ｍ
ＵＴ２を検査中にメモリ回路６の内容を読み出すもので
ある。
【００１０】
【作用】次に、この発明によるメモリ試験装置の構成を
図１により説明する。図１の４はＦＩＦＯメモリ回路、
５は選択回路であり、その他は図７と同じものである。
図１により説明する。図１の４はＦＩＦＯメモリ回路、
５は選択回路であり、その他は図７と同じものである。
【００１１】ＦＩＦＯメモリ回路４は、不良信号３Ａと
検査アドレス情報１Ｃを受け、不良信号３Ａがあると検
査アドレス情報１Ｃを記憶する。また、ＦＩＦＯメモリ
回路４は、入力端子８から外部割込み信号８Ｂを受け
て、外部割込み信号８ＢがないときはＦＩＦＯメモリ回
路４に記憶したフェイルアドレスデータをＦＩＦＯメモ
リ回路４の出力４Ａに出力するとともに、ＦＩＦＯ読み
出し状態信号４Ｂを出力する。
検査アドレス情報１Ｃを受け、不良信号３Ａがあると検
査アドレス情報１Ｃを記憶する。また、ＦＩＦＯメモリ
回路４は、入力端子８から外部割込み信号８Ｂを受け
て、外部割込み信号８ＢがないときはＦＩＦＯメモリ回
路４に記憶したフェイルアドレスデータをＦＩＦＯメモ
リ回路４の出力４Ａに出力するとともに、ＦＩＦＯ読み
出し状態信号４Ｂを出力する。
【００１２】選択回路５はＦＩＦＯメモリ回路４の出力
４Ａと入力端子８から外部アドレス信号８Ａを受け、ま
た、入力端子８から外部割込み信号８Ｂを受ける。選択
回路５は外部割込み信号８Ｂが入ると、外部アドレス信
号８Ａを選択して選択回路５の出力５Ａにし、外部割込
み信号８Ｂがないと、ＦＩＦＯメモリ回路４の出力４Ａ
を選択して選択回路５の出力５Ａにする。
４Ａと入力端子８から外部アドレス信号８Ａを受け、ま
た、入力端子８から外部割込み信号８Ｂを受ける。選択
回路５は外部割込み信号８Ｂが入ると、外部アドレス信
号８Ａを選択して選択回路５の出力５Ａにし、外部割込
み信号８Ｂがないと、ＦＩＦＯメモリ回路４の出力４Ａ
を選択して選択回路５の出力５Ａにする。
【００１３】メモリ回路６は選択回路５の出力５Ａをア
ドレスとして受け、また、ＦＩＦＯメモリ回路４の出力
４Ｂをメモリ回路６への「１」書き込み信号として受け
る。メモリ回路６はＦＩＦＯメモリ回路４の出力４Ｂが
ないときは選択回路５の出力５Ａで示されるアドレスの
内容を出力端子９へ出力し、ＦＩＦＯメモリ回路４の出
力４Ｂがあるときは選択回路５の出力５Ａで示されるア
ドレスへ「１」を書き込む。
ドレスとして受け、また、ＦＩＦＯメモリ回路４の出力
４Ｂをメモリ回路６への「１」書き込み信号として受け
る。メモリ回路６はＦＩＦＯメモリ回路４の出力４Ｂが
ないときは選択回路５の出力５Ａで示されるアドレスの
内容を出力端子９へ出力し、ＦＩＦＯメモリ回路４の出
力４Ｂがあるときは選択回路５の出力５Ａで示されるア
ドレスへ「１」を書き込む。
【００１４】次に、図１の実施例の構成図を図２により
説明する。図２は図１に対してラッチ回路７をメモリ回
路６と出力端子９の間に配置したものである。図２によ
り、メモリ回路６が読み出し状態のときだけ出力端子９
へのデータを更新することができる。
説明する。図２は図１に対してラッチ回路７をメモリ回
路６と出力端子９の間に配置したものである。図２によ
り、メモリ回路６が読み出し状態のときだけ出力端子９
へのデータを更新することができる。
【００１５】次に、図１の他の実施例の構成図を図３に
より説明する。図３は図１に対してＦＩＦＯメモリ回路
４の記憶ＦＵＬＬ出力を出力端子１０に出力し、外部で
この出力端子に信号がないときにだけ、入力端子８から
外部アドレス信号８Ａ、外部割込み信号８Ｂを加えるも
のである。
より説明する。図３は図１に対してＦＩＦＯメモリ回路
４の記憶ＦＵＬＬ出力を出力端子１０に出力し、外部で
この出力端子に信号がないときにだけ、入力端子８から
外部アドレス信号８Ａ、外部割込み信号８Ｂを加えるも
のである。
【００１６】次に、図１のタイムチャートと状態図を図
４により説明する。図４の（１，０）などはＭＵＴ２の
不良を判定回路３が検出したＭＵＴ２内のアドレスを表
す。また、第１〜第６はパターン発生順を表す。図４ア
は検査アドレス情報１Ｃの波形、図４イは不良信号３Ａ
の波形、図４ウはＦＩＦＯメモリ回路４内のデータ記憶
状態を示し、縦軸の「０」〜「３」は記憶アドレス例を
示す。図４エは外部割込み信号８Ｂの波形、図４オは選
択回路５の出力５Ａの波形、図４カはＦＩＦＯメモリ回
路４の読み出し状態信号４Ｂの波形である。
４により説明する。図４の（１，０）などはＭＵＴ２の
不良を判定回路３が検出したＭＵＴ２内のアドレスを表
す。また、第１〜第６はパターン発生順を表す。図４ア
は検査アドレス情報１Ｃの波形、図４イは不良信号３Ａ
の波形、図４ウはＦＩＦＯメモリ回路４内のデータ記憶
状態を示し、縦軸の「０」〜「３」は記憶アドレス例を
示す。図４エは外部割込み信号８Ｂの波形、図４オは選
択回路５の出力５Ａの波形、図４カはＦＩＦＯメモリ回
路４の読み出し状態信号４Ｂの波形である。
【００１７】次に、図４から得られるメモリ回路６の記
憶状態を図５により説明する。例えば、図５のアドレス
（２，１）は横軸が「２」で縦軸が「１」の場所に相当
する。
憶状態を図５により説明する。例えば、図５のアドレス
（２，１）は横軸が「２」で縦軸が「１」の場所に相当
する。
【００１８】次に、図４の他のタイムチャートと状態図
を図６により説明する。図６ア・イ・ウ・エは図４と同
じ信号の異なる状態を示す。図６ウは図４ウと同じもの
であるが、内部の状態は違う。図６オは入力端子８から
の外部アドレス信号８Ａを示し、（Ｘ，Ｙ）はメモリ回
路６のアドレスに外応する。図６キは出力端子９の波形
である。
を図６により説明する。図６ア・イ・ウ・エは図４と同
じ信号の異なる状態を示す。図６ウは図４ウと同じもの
であるが、内部の状態は違う。図６オは入力端子８から
の外部アドレス信号８Ａを示し、（Ｘ，Ｙ）はメモリ回
路６のアドレスに外応する。図６キは出力端子９の波形
である。
【００１９】
【実施例】次に、図１の実施例を説明する。図１のＭＵ
Ｔ２は測定されるメモリであり、ＭＵＴ２以外の部分が
メモリ試験装置である。図４アは、パターン発生回路１
が発生する検査アドレス情報の例を示す。パターン発生
回路１は、検査用パターン１ＢをＭＵＴ２に加え、ＭＵ
Ｔ２にデータ「１」とデータ「０」を書き込み、その書
き込み済のＭＵＴ２の内容を読み出す。
Ｔ２は測定されるメモリであり、ＭＵＴ２以外の部分が
メモリ試験装置である。図４アは、パターン発生回路１
が発生する検査アドレス情報の例を示す。パターン発生
回路１は、検査用パターン１ＢをＭＵＴ２に加え、ＭＵ
Ｔ２にデータ「１」とデータ「０」を書き込み、その書
き込み済のＭＵＴ２の内容を読み出す。
【００２０】ＭＵＴ２が出力データ２Ａを記憶していた
アドレスと同じアドレスを検査アドレス情報１Ｃとして
ＦＩＦＯメモリ回路４へ出力する。パターン発生回路１
から出力する期待データ１Ａと出力データ２Ａが判定回
路３で比較され、不一致の場合はＭＵＴ２の内部メモリ
セルが不良と判定し、不良信号３Ａが出力される。不良
信号３Ａの例を図４イに示す。検査アドレス情報１Ｃと
不良信号３Ａは、ＭＵＴ２の内部メモリセルアドレスと
そのセルの不良を表すよう、信号のタイミングはパター
ン発生回路１内で合わせているものとする。図４ではＭ
ＵＴ２のアドレス（１，１），（１，２），（２，１）
が不良セルアドレスである例を示す。
アドレスと同じアドレスを検査アドレス情報１Ｃとして
ＦＩＦＯメモリ回路４へ出力する。パターン発生回路１
から出力する期待データ１Ａと出力データ２Ａが判定回
路３で比較され、不一致の場合はＭＵＴ２の内部メモリ
セルが不良と判定し、不良信号３Ａが出力される。不良
信号３Ａの例を図４イに示す。検査アドレス情報１Ｃと
不良信号３Ａは、ＭＵＴ２の内部メモリセルアドレスと
そのセルの不良を表すよう、信号のタイミングはパター
ン発生回路１内で合わせているものとする。図４ではＭ
ＵＴ２のアドレス（１，１），（１，２），（２，１）
が不良セルアドレスである例を示す。
【００２１】ＦＩＦＯメモリ回路４は、検査アドレス情
報１Ｃと不良信号３Ａを受け、不良があったとき検査ア
ドレスを記憶する。図４では第２パターン、第３パター
ン、第５パターンのアドレスが記憶される。図４ウはＦ
ＩＦＯメモリ回路４の内部記憶状態を表わす。縦軸の
０，１，２，３はＦＩＦＯメモリ回路４の記憶アドレス
を示し、横軸は時間方向を示し、第１〜第６パターンに
対応させる。
報１Ｃと不良信号３Ａを受け、不良があったとき検査ア
ドレスを記憶する。図４では第２パターン、第３パター
ン、第５パターンのアドレスが記憶される。図４ウはＦ
ＩＦＯメモリ回路４の内部記憶状態を表わす。縦軸の
０，１，２，３はＦＩＦＯメモリ回路４の記憶アドレス
を示し、横軸は時間方向を示し、第１〜第６パターンに
対応させる。
【００２２】ＦＩＦＯメモリ回路４は、書き込まれたデ
ータを０アドレスから順次大きなアドレスへ記憶し、ま
た、読み出したデータは順次消去される。この一例を図
４ウに示す。また、ＦＩＦＯメモリ回路４は読み出しデ
ータを順次消去しないで、書き込みアドレスと読み出し
アドレスが書き込みアドレス＞読み出しアドレスとして
常時アドレスがインクリメントされる方式でもよい。Ｆ
ＩＦＯメモリ回路４は、外部割込み信号８Ｂがないとき
読み出しを実行する。
ータを０アドレスから順次大きなアドレスへ記憶し、ま
た、読み出したデータは順次消去される。この一例を図
４ウに示す。また、ＦＩＦＯメモリ回路４は読み出しデ
ータを順次消去しないで、書き込みアドレスと読み出し
アドレスが書き込みアドレス＞読み出しアドレスとして
常時アドレスがインクリメントされる方式でもよい。Ｆ
ＩＦＯメモリ回路４は、外部割込み信号８Ｂがないとき
読み出しを実行する。
【００２３】図４エは、外部割込み信号８Ｂがない例を
示す。したがって、図４ウで、ＦＩＦＯメモリ回路４は
第１パターンではアドレスを記憶せず、第２パターンで
アドレス（１，１）を記憶し、第３パターンではアドレ
ス（１，２）を記憶し、アドレス（１，１）を読み出
す。第４パターンではアドレス（１，２）を読み出す。
第５パターンではアドレス（２，１）を記憶する。第６
パターンではアドレス（２，１）を読み出す。
示す。したがって、図４ウで、ＦＩＦＯメモリ回路４は
第１パターンではアドレスを記憶せず、第２パターンで
アドレス（１，１）を記憶し、第３パターンではアドレ
ス（１，２）を記憶し、アドレス（１，１）を読み出
す。第４パターンではアドレス（１，２）を読み出す。
第５パターンではアドレス（２，１）を記憶する。第６
パターンではアドレス（２，１）を読み出す。
【００２４】次に、ＦＩＦＯメモリ回路４の読み出し出
力４Ａは、選択回路５に入力される。選択回路５は外部
割込み信号８Ｂがないときは選択回路出力５ＡにＦＩＦ
Ｏメモリ回路４の出力４Ａを選択し出力する。図４オは
この様子を示す。選択回路５の出力５Ａは、ＦＩＦＯ読
み出し状態信号４Ｂとともにメモリ回路６へ加えられ
る。図４カはＦＩＦＯ読み出し状態信号４Ｂの例を示
す。メモリ回路６はＦＩＦＯ読み出し状態信号４Ｂがあ
ったときに選択回路５の出力５Ａをアドレスとしたセル
に「１」を書き込む。図４では第３，第４，第６のパタ
ーン位置で各々アドレス（１，１），（１，２），
（２，１）に「１」を書き込む。
力４Ａは、選択回路５に入力される。選択回路５は外部
割込み信号８Ｂがないときは選択回路出力５ＡにＦＩＦ
Ｏメモリ回路４の出力４Ａを選択し出力する。図４オは
この様子を示す。選択回路５の出力５Ａは、ＦＩＦＯ読
み出し状態信号４Ｂとともにメモリ回路６へ加えられ
る。図４カはＦＩＦＯ読み出し状態信号４Ｂの例を示
す。メモリ回路６はＦＩＦＯ読み出し状態信号４Ｂがあ
ったときに選択回路５の出力５Ａをアドレスとしたセル
に「１」を書き込む。図４では第３，第４，第６のパタ
ーン位置で各々アドレス（１，１），（１，２），
（２，１）に「１」を書き込む。
【００２５】次に、メモリ回路６に書き込まれた状態を
図５に示す。例えば、（１，２）は、横軸１、縦軸２の
位置で「１」が記憶されている。図４と図５では外部割
込み信号８Ｂがない場合を示したので、全体の動作は図
７の動作と等価になる。
図５に示す。例えば、（１，２）は、横軸１、縦軸２の
位置で「１」が記憶されている。図４と図５では外部割
込み信号８Ｂがない場合を示したので、全体の動作は図
７の動作と等価になる。
【００２６】次に、外部割込み信号８ＢによってＭＵＴ
２の不良データを記憶しながら、記憶した不良データを
出力する例を図６により説明する。図６アと図６イはそ
れぞれ図４アと図４イと同じである。したがって、ＦＩ
ＦＯメモリ回路４は第２，第３，第５パターン位置で不
良アドレス（１，１），（１，２），（２，１）を記憶
する。一方、外部割込み信号８Ｂは第１，第２，第３パ
ターン位置で「１」なので、このときＦＩＦＯメモリ回
路４は読み出しをしない。したがって、第３パターン位
置では不良アドレス（１，１），（１，２）がＦＩＦＯ
メモリ回路４に記憶される。
２の不良データを記憶しながら、記憶した不良データを
出力する例を図６により説明する。図６アと図６イはそ
れぞれ図４アと図４イと同じである。したがって、ＦＩ
ＦＯメモリ回路４は第２，第３，第５パターン位置で不
良アドレス（１，１），（１，２），（２，１）を記憶
する。一方、外部割込み信号８Ｂは第１，第２，第３パ
ターン位置で「１」なので、このときＦＩＦＯメモリ回
路４は読み出しをしない。したがって、第３パターン位
置では不良アドレス（１，１），（１，２）がＦＩＦＯ
メモリ回路４に記憶される。
【００２７】次に、第４，第５，第６パターン位置では
外部割込み信号８Ｂは「０」なので、読み出しをする。
したがって、ＦＩＦＯメモリ回路４は第２パターン位置
でアドレス（１，１）を記憶し、第３パターン位置でア
ドレス（１，１），（１，２）を記憶し、第４パターン
位置でアドレス（１，１）を読み出し、第５パターン位
置でアドレス（２，１）を記憶し、アドレス（１，２）
を読み出し、第６パターン位置で（２，１）を読み出
す。選択回路５は、外部割込み信号８Ｂが「１」のと
き、外部アドレス信号８Ａを選択し、外部割込み信号８
Ｂが「０」のとき、ＦＩＦＯメモリ回路４の出力４Ａを
選択して出力するので、選択回路５の出力５Ａは図４オ
になる。
外部割込み信号８Ｂは「０」なので、読み出しをする。
したがって、ＦＩＦＯメモリ回路４は第２パターン位置
でアドレス（１，１）を記憶し、第３パターン位置でア
ドレス（１，１），（１，２）を記憶し、第４パターン
位置でアドレス（１，１）を読み出し、第５パターン位
置でアドレス（２，１）を記憶し、アドレス（１，２）
を読み出し、第６パターン位置で（２，１）を読み出
す。選択回路５は、外部割込み信号８Ｂが「１」のと
き、外部アドレス信号８Ａを選択し、外部割込み信号８
Ｂが「０」のとき、ＦＩＦＯメモリ回路４の出力４Ａを
選択して出力するので、選択回路５の出力５Ａは図４オ
になる。
【００２８】このとき、外部アドレス信号８Ａは、アド
レス（Ｘ，Ｙ）である。このアドレス（Ｘ，Ｙ）は任意
に設定できる。ＦＩＦＯ読み出し状態信号４Ｂは、この
とき第４，第５，第６パターン位置で「１」となる。メ
モリ回路６は、ＦＩＦＯ読み出し信号８Ａを書き込み信
号として、選択回路５の出力５Ａをアドレスとして書き
込む。また、書き込み動作中以外は読み出し動作をす
る。したがって、メモリ回路６は図６カで与えられるア
ドレス（Ｘ，Ｙ）では読み出しデータを出力端子９に出
力し、アドレス（１，１），（１，２），（２，１）で
は「１」を書き込む。第６パターンの時点では、メモリ
回路６の内容は図５の状態になる。読み出しデータ波形
を図６キに示す。図中ｆ（Ｘ，Ｙ）はアドレス（Ｘ，
Ｙ）の内容を示す。
レス（Ｘ，Ｙ）である。このアドレス（Ｘ，Ｙ）は任意
に設定できる。ＦＩＦＯ読み出し状態信号４Ｂは、この
とき第４，第５，第６パターン位置で「１」となる。メ
モリ回路６は、ＦＩＦＯ読み出し信号８Ａを書き込み信
号として、選択回路５の出力５Ａをアドレスとして書き
込む。また、書き込み動作中以外は読み出し動作をす
る。したがって、メモリ回路６は図６カで与えられるア
ドレス（Ｘ，Ｙ）では読み出しデータを出力端子９に出
力し、アドレス（１，１），（１，２），（２，１）で
は「１」を書き込む。第６パターンの時点では、メモリ
回路６の内容は図５の状態になる。読み出しデータ波形
を図６キに示す。図中ｆ（Ｘ，Ｙ）はアドレス（Ｘ，
Ｙ）の内容を示す。
【００２９】以上のように、図６ではＭＵＴ２の不良ア
ドレスをメモリ回路６に記憶すると同時に、メモリ回路
６の内容を出力することができる。外部割込み信号８Ｂ
は、ＭＵＴ２の不良検出と記憶に対して非同期で与える
ことができ、ＭＵＴ２の不良アドレス検出中に外部から
逐次メモリ回路６内の読み出したいアドレスを与えるこ
とにより、リアルタイムでＭＵＴ２の不良アドレスを知
ることができる。図６では、メモリ回路６への書き込み
速度をＭＵＴ２の検査速度と等しくすることができ、メ
モリ試験装置の動作速度をメモリ回路６だけ早くする必
要がない。
ドレスをメモリ回路６に記憶すると同時に、メモリ回路
６の内容を出力することができる。外部割込み信号８Ｂ
は、ＭＵＴ２の不良検出と記憶に対して非同期で与える
ことができ、ＭＵＴ２の不良アドレス検出中に外部から
逐次メモリ回路６内の読み出したいアドレスを与えるこ
とにより、リアルタイムでＭＵＴ２の不良アドレスを知
ることができる。図６では、メモリ回路６への書き込み
速度をＭＵＴ２の検査速度と等しくすることができ、メ
モリ試験装置の動作速度をメモリ回路６だけ早くする必
要がない。
【００３０】図１の動作時に任意時点で、次の式(1) の
関係が満たされれば、ＭＵＴ２に不良データを損なうこ
となく、不良データをメモリ回路６へ記憶することがで
きる。 ｛不良検出累積数＋（外部割込時間／１パターンの時
間）｝−パターン走行数≦ＦＩＦＯ記憶容量……………
………(1) 図６で式(1) の左辺の値が右辺に近くなるのは第３パタ
ーンのときであり、このとき式(1) は（２＋３）−３＜
４となる。
関係が満たされれば、ＭＵＴ２に不良データを損なうこ
となく、不良データをメモリ回路６へ記憶することがで
きる。 ｛不良検出累積数＋（外部割込時間／１パターンの時
間）｝−パターン走行数≦ＦＩＦＯ記憶容量……………
………(1) 図６で式(1) の左辺の値が右辺に近くなるのは第３パタ
ーンのときであり、このとき式(1) は（２＋３）−３＜
４となる。
【００３１】次に、図２のように出力端子９に表われる
データをラッチ回路７で保持すれば、外部割込信号８Ｂ
の１回の読み出しに必要な時間を図１の１パターン時間
にすることができる。メモリ回路６を読み出すためにメ
モリ回路６を使用する時間を１パターン時間にしてメモ
リ回路６の出力をラッチ回路７に保持し、出力端子９か
ら低速で外部に読み出すことができる。この場合は、 （不良検出累積数＋外部への読み出し回数）−パターン
走行数≦ＦＩＦＯ記憶容量…………………(2) の関係が満足されていればよいこととなる。
データをラッチ回路７で保持すれば、外部割込信号８Ｂ
の１回の読み出しに必要な時間を図１の１パターン時間
にすることができる。メモリ回路６を読み出すためにメ
モリ回路６を使用する時間を１パターン時間にしてメモ
リ回路６の出力をラッチ回路７に保持し、出力端子９か
ら低速で外部に読み出すことができる。この場合は、 （不良検出累積数＋外部への読み出し回数）−パターン
走行数≦ＦＩＦＯ記憶容量…………………(2) の関係が満足されていればよいこととなる。
【００３２】例えば、１パターン時間を 100ns、１μｓ
に１回の外部読み出し、ＦＩＦＯメモリ回路４の容量を
１６ＫＷ、不良の連続発生数をＮFとして、ＭＵＴ２の
不良が連続して発生する場合は、式(2) から ｛（不良検出累積数ＮF ）＋（外部への読み出し回数Ｎ
F ・（100ns ／1 μｓ）−（パターン走行数ＮF ）｝≦
（ＦＩＦＯ記憶容量16,000） として、ＮF ＜160,000 から、160,000 回の連続不良デ
ータが発生するまでは、メモリ回路６への書き込み不良
データは完全である。
に１回の外部読み出し、ＦＩＦＯメモリ回路４の容量を
１６ＫＷ、不良の連続発生数をＮFとして、ＭＵＴ２の
不良が連続して発生する場合は、式(2) から ｛（不良検出累積数ＮF ）＋（外部への読み出し回数Ｎ
F ・（100ns ／1 μｓ）−（パターン走行数ＮF ）｝≦
（ＦＩＦＯ記憶容量16,000） として、ＮF ＜160,000 から、160,000 回の連続不良デ
ータが発生するまでは、メモリ回路６への書き込み不良
データは完全である。
【００３３】次に、図３のようにＦＩＦＯメモリ回路４
からＦＩＦＯメモリ回路４の記憶量ＦＵＬＬ信号を出力
端子１０に出力することにより、外部にて外部割込み信
号８Ｂと外部アドレス信号８Ａを加えるのを待機させ、
出力端子１０のＦＵＬＬ信号がなくなったときに外部割
込み信号８Ｂと外部アドレス信号８Ａを加え、メモリ回
路６から読み出せば、ＭＵＴ２の不良が連続発生し、Ｎ
F が160,000 をこえる場合でも、読み出しを待機させ、
不良が発生しなくなったときにＦＩＦＯの内容をメモリ
回路６に書き込むのを待って、このときＦＵＬＬ信号が
なくなるので、再び読み出すことができる。したがっ
て、図３ではＭＵＴ２の不良が連続発生した場合でも、
ＭＵＴ２の不良データを損なうことなく、メモリ回路６
に記憶できる。
からＦＩＦＯメモリ回路４の記憶量ＦＵＬＬ信号を出力
端子１０に出力することにより、外部にて外部割込み信
号８Ｂと外部アドレス信号８Ａを加えるのを待機させ、
出力端子１０のＦＵＬＬ信号がなくなったときに外部割
込み信号８Ｂと外部アドレス信号８Ａを加え、メモリ回
路６から読み出せば、ＭＵＴ２の不良が連続発生し、Ｎ
F が160,000 をこえる場合でも、読み出しを待機させ、
不良が発生しなくなったときにＦＩＦＯの内容をメモリ
回路６に書き込むのを待って、このときＦＵＬＬ信号が
なくなるので、再び読み出すことができる。したがっ
て、図３ではＭＵＴ２の不良が連続発生した場合でも、
ＭＵＴ２の不良データを損なうことなく、メモリ回路６
に記憶できる。
【００３４】
【発明の効果】この発明によれば、メモリ回路の書き込
みと読み出しの時間はたとえ交互に切り換えると仮定し
ても相方に任意の時間で切り換えることができる。した
がって、ＭＵＴの不良セルが少ないときは、メモリ回路
の書き込み時間が少なくてすみ、読み出しと交互に切り
換えたとしてもメモリ回路の動作周波数はＭＵＴ検査周
波数以下にすることができる。
みと読み出しの時間はたとえ交互に切り換えると仮定し
ても相方に任意の時間で切り換えることができる。した
がって、ＭＵＴの不良セルが少ないときは、メモリ回路
の書き込み時間が少なくてすみ、読み出しと交互に切り
換えたとしてもメモリ回路の動作周波数はＭＵＴ検査周
波数以下にすることができる。
【図１】この発明によるメモリ試験装置の構成図であ
る。
る。
【図２】図１の実施例の構成図である。
【図３】図１の他の実施例の構成図である。
【図４】図１のタイムチャートと状態図である。
【図５】図４から得られるメモリ回路６の記憶状態図で
ある。
ある。
【図６】図４の他の状態のタイムチャートと状態図であ
る。
る。
【図７】従来技術によるメモリ試験装置の構成図であ
る。
る。
【図８】図７のタイムチャートである。
【図９】図７のメモリ回路６のメモリ内容のイメージで
ある。
ある。
１ パターン発生回路 ２ ＭＵＴ（試験されるメモリ） ３ 判定回路 ４ ＦＩＦＯメモリ回路 ５ 選択回路 ６ メモリ回路 ８ 入力端子 ８Ａ 外部アドレス信号 ８Ｂ 外部割込み信号 ９ 出力端子 １０ 出力端子
Claims (3)
- 【請求項１】 期待データ(1A)と検査用パターン(1B)と
検査アドレス情報(1C)を発生するパターン発生回路(1)
と、 試験されるメモリ(2) に検査用パターン(1B)を加え、メ
モリ(2) の出力(2A)と期待データ(1A)とを比較してメモ
リ(2) の良否を判定し、不良信号(3A)を出力する判定回
路(3)と、 不良信号(3A)と検査アドレス情報(1C)を入力とし、不良
信号(3A)が入力されると検査アドレス情報(1C)を記憶
し、外部割込み信号(8B)がないときは、記憶内容をＦＩ
ＦＯ回路(4) から読み出すとともに、ＦＩＦＯ読み出し
状態信号(4B)を出力し、外部割込み信号(8B)があるとき
はＦＩＦＯ読み出し状態信号(4B)を出力しないとともに
読み出し動作をしないＦＩＦＯ回路(4) と、 ＦＩＦＯ回路(4) の出力と外部アドレス信号(8A)を入力
とし、外部割込み信号(8B)がないときはＦＩＦＯ回路出
力４Ａを選択して出力し、外部割込み信号(8B)あるとき
は外部アドレス信号(8A)を選択して出力する選択回路
(5) と、 選択回路(5) の出力とＦＩＦＯ読み出し状態信号(4B)を
受け、ＦＩＦＯ読み出し状態信号(4B)があるときは選択
回路(5) の出力で示されるアドレスに「１」を書き込
み、ＦＩＦＯ読み出し状態信号(4B)がないときは選択回
路(5) の出力で示されるアドレスで指定された内容を読
み出し、出力端子(9) へ出力するメモリ回路(6) とを備
えることを特徴とするメモリ試験装置。 - 【請求項２】 メモリ回路(6) と出力端子(9) の間に、
メモリ回路(6) の出力信号を一時記憶するラッチ回路
(7) を配置する請求項１記載のメモリ試験装置。 - 【請求項３】 ＦＩＦＯメモリ回路(4) からＦＩＦＯ記
憶量ＦＵＬＬ信号を出力端子(10) に出力し、外部割込
み信号(8B)の印加を禁止する請求項１記載のメモリ試験
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335617A JP3049343B2 (ja) | 1991-11-25 | 1991-11-25 | メモリ試験装置 |
| US07/976,157 US5291449A (en) | 1991-11-25 | 1992-11-13 | IC memory testing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335617A JP3049343B2 (ja) | 1991-11-25 | 1991-11-25 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05144295A true JPH05144295A (ja) | 1993-06-11 |
| JP3049343B2 JP3049343B2 (ja) | 2000-06-05 |
Family
ID=18290591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3335617A Expired - Fee Related JP3049343B2 (ja) | 1991-11-25 | 1991-11-25 | メモリ試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5291449A (ja) |
| JP (1) | JP3049343B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048767A (ja) * | 2004-07-30 | 2006-02-16 | Elpida Memory Inc | 半導体メモリ試験装置 |
| JP2010049737A (ja) * | 2008-08-21 | 2010-03-04 | Yokogawa Electric Corp | 半導体試験装置 |
| JP2012247316A (ja) * | 2011-05-27 | 2012-12-13 | Advantest Corp | 試験装置および試験方法 |
| JP2015031690A (ja) * | 2013-07-31 | 2015-02-16 | ユニテスト インク．Ｕｎｉｔｅｓｔ Ｉｎｃ． | 高速フェイルメモリデータ取得装置およびその方法 |
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|---|---|---|---|---|
| JPH0614003A (ja) * | 1991-07-31 | 1994-01-21 | Nec Corp | データ処理回路 |
| JPH0643220A (ja) * | 1992-07-23 | 1994-02-18 | Hitachi Ltd | 半導体集積回路装置 |
| JP2768175B2 (ja) * | 1992-10-26 | 1998-06-25 | 日本電気株式会社 | 半導体メモリ |
| JPH06295599A (ja) * | 1993-04-09 | 1994-10-21 | Nec Corp | 半導体記憶装置 |
| US6105152A (en) | 1993-04-13 | 2000-08-15 | Micron Technology, Inc. | Devices and methods for testing cell margin of memory devices |
| JPH0778499A (ja) * | 1993-09-10 | 1995-03-20 | Advantest Corp | フラッシュメモリ試験装置 |
| JP3283659B2 (ja) * | 1993-10-07 | 2002-05-20 | 富士通株式会社 | Ｆｉｆｏメモリの誤動作検出方法及び装置 |
| JP3547059B2 (ja) * | 1995-06-30 | 2004-07-28 | 株式会社アドバンテスト | 半導体メモリ試験方法およびこの方法を実施する装置 |
| JPH11248799A (ja) * | 1998-03-03 | 1999-09-17 | Advantest Corp | Ｉｃテスタ用の波形コントローラ |
| US6108802A (en) * | 1998-03-25 | 2000-08-22 | Lucent Technologies Inc. | Testing method and apparatus for first-in first-out memories |
| JPH11304888A (ja) * | 1998-04-17 | 1999-11-05 | Advantest Corp | 半導体試験装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4414665A (en) * | 1979-11-21 | 1983-11-08 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory device test apparatus |
| CA1286421C (en) * | 1987-10-14 | 1991-07-16 | Martin Claude Lefebvre | Message fifo buffer controller |
| US5062109A (en) * | 1988-09-02 | 1991-10-29 | Advantest Corporation | Memory tester |
-
1991
- 1991-11-25 JP JP3335617A patent/JP3049343B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-13 US US07/976,157 patent/US5291449A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048767A (ja) * | 2004-07-30 | 2006-02-16 | Elpida Memory Inc | 半導体メモリ試験装置 |
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| JP2015031690A (ja) * | 2013-07-31 | 2015-02-16 | ユニテスト インク．Ｕｎｉｔｅｓｔ Ｉｎｃ． | 高速フェイルメモリデータ取得装置およびその方法 |
| KR101530587B1 (ko) * | 2013-07-31 | 2015-06-23 | 주식회사 유니테스트 | 고속 Ｆａｉｌ Ｍｅｍｏｒｙ 데이터 취득 장치 및 그 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5291449A (en) | 1994-03-01 |
| JP3049343B2 (ja) | 2000-06-05 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |