JP2010205348A - メモリ試験システム及び救済演算装置 - Google Patents

Abstract

【課題】コストの低減を図ることができるとともに、ユーザの作業を軽減して試験効率を向上させることができるメモリ試験システム及び救済演算装置を提供する。
【解決手段】メモリ試験システム１は、メモリデバイスの試験を行う複数のメモリ試験装置１０ａ〜１０ｎと、ネットワークＮを介して複数のメモリ試験装置１０ａ〜１０ｎの各々と接続され、複数のメモリ試験装置１０ａ〜１０ｎからネットワークＮを介してそれぞれ送信される試験結果（フェイルデータ）を用いて、メモリデバイスの不良救済を行う上で必要な不良救済データを作成する救済演算装置２０とを備える。救済演算装置２０で作成された不良救済データは、不良救済装置３０に送信され、メモリ試験装置１０ａ〜１０ｎで不良と判定されたメモリデバイスの不良救済が行われる。
【選択図】図１

Description

本発明は、メモリデバイスの試験及び不良救済を行うメモリ試験システム、並びに当該システムで用いられる救済演算装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）、フラッシュメモリ等のメモリデバイスは、製造時においてメモリセルに欠陥があると不良になる。このため、通常は、本来のメモリセル（メインセル）の周囲に予備のメモリセル（予備セル）を形成しておき、メモリ試験装置の試験で不良（フェイル）が検出された場合に、レーザリペア装置等を用いて欠陥が生じたメモリセル（不良セル）を予備セルで代替して不良を救済することにより、製造歩留まりの低下を防止している。

メモリ試験装置は、メモリデバイスを試験して得られたメモリセル毎のパス／フェイルを示すフェイル情報から、メモリデバイスの不良救済を行う上で必要な不良救済データを作成する救済演算装置（リダンダンシ演算装置）を備えている。メモリ試験装置が備える救済演算装置で作成された不良救済データはレーザリペア装置に転送され、レーザリペア装置において不良救済データを用いたメモリデバイスの不良救済処理が実行される。尚、従来の救済演算装置及びメモリ試験装置の詳細については、例えば以下の特許文献１を参照されたい。

特開２００８−１０８３６８号公報

ところで、上述したメモリ試験装置は、メモリデバイスに対する試験を実行している最中に、その前に実行されたメモリデバイスの試験により得られたフェイル情報を用いて上述した救済演算を行っている。これは、メモリデバイスの試験が中断された状態で救済演算が行われる状況を無くし、救済演算の状況に拘わらずにメモリデバイスの試験を連続して実行可能とすることで、メモリデバイスの試験効率を高めるためである。

従って、従来のメモリ試験装置には、メモリデバイスの試験効率を高める観点から、あるメモリデバイスの試験が終了するまでにその前に試験が行われたメモリデバイスについての救済演算を完了し得るだけの処理能力を有する救済演算装置が設けられていた。近年においては、メモリデバイスの容量が飛躍的に増大しており、救済演算に要する時間が長くなる傾向があることから、メモリ試験装置には、高価なＣＰＵ（中央処理装置）を複数備え、上述した救済演算を複数のＣＰＵで並列して実行する救済演算装置が設けられることが多い。

このような複数のＣＰＵを有する救済演算装置をメモリ試験装置に設けることで、確かにメモリデバイスの試験効率を高めることはできる。しかしながら、救済演算装置で救済演算が行われる時間はごく僅かな時間である場合が多く、メモリデバイスの試験が行われている間の殆どの時間はＣＰＵが使用されていない状況である。このため、従来のメモリ試験装置では、高価なＣＰＵを複数備える高コストの救済演算装置が有効活用されていないという問題があった。

また、メモリデバイスの製造工場等において、メモリ試験装置及びレーザリペア装置等からなるメモリ試験システムの全体が１つのメーカーによって提供されることは極めて希であり、一般的には複数のメーカーから提供されるメモリ試験装置等が混在する状況である。ここで、メモリ試験装置に設けられる救済演算装置の仕様はメーカー毎に異なるため、同一の欠陥を有するメモリデバイスを試験した場合であっても、最終的に得られる不良救済データが相違することがある。すると、メモリ試験装置を立ち上げる際、或いは救済算斬装置の仕様をバージョンアップ等により改変する際に、正しく救済されるか否かをメーカー毎に確認する作業が必要になるという問題があった。

更に、異なるメーカーによって提供されるメモリ試験装置及びレーザリペア装置が混在していると、メモリ試験装置間のデータの引き継ぎ、及びメモリ試験装置とレーザリペア装置との間のデータの引き継ぎに支障が生ずる場合がある。これは、メモリ試験装置が出力する不良救済データのフォーマット、メモリ試験装置が受付可能な不良救済データのフォーマット、及びレーザリペア装置が受付可能な不良救済データのフォーマットがメーカー毎に異なるからである。

従来、あるメモリ試験装置で得られた不良救済データを、そのメモリ試験装置のメーカーとは異なるメーカーから提供されるメモリ試験装置又はレーザリペア装置に引き継く必要がある場合には、ユーザが変換ツールを用いて不良救済データのフォーマット変換を行う必要があった。このため、ユーザにとって煩雑な作業が強いられるとともに、試験効率が低下する一因になっているという問題があった。

本発明は上記事情に鑑みてなされたものであり、コストの低減を図ることができるとともに、ユーザの作業を軽減して試験効率を向上させることができるメモリ試験システム及び救済演算装置を提供することを目的とする。

上記課題を解決するために、本発明のメモリ試験システムは、メモリデバイス（４０）の試験を行う複数のメモリ試験装置（１０ａ〜１０ｎ）を備えるメモリ試験システム（１）において、ネットワーク（Ｎ）を介して前記複数のメモリ試験装置の各々と接続され、前記複数のメモリ試験装置から前記ネットワークを介してそれぞれ送信される試験結果（ＦＤ１〜ＦＤｎ）を用いて、メモリデバイスの不良救済を行う上で必要な不良救済データ（ＲＤ１〜ＲＤｎ）を作成する救済演算装置（２０）を備えることを特徴としている。
この発明によると、複数のメモリ試験装置で得られた試験結果はネットワークを介して救済演算装置に送信され、救済演算装置において、送信された各々の試験結果を用いて、メモリデバイスの不良救済を行う上で必要な不良救済データが一括して作成される。
また、本発明のメモリ試験システムは、前記救済演算装置が、前記複数のメモリ試験装置からそれぞれ送信される試験結果を、前記メモリ試験装置の種類に応じた変換規則に従って所定のデータ形式に変換する第１変換部（２４）を備えることを特徴としている。
また、本発明のメモリ試験システムは、前記ネットワークを介して前記救済演算装置に接続され、前記救済演算装置で作成された前記不良救済データを用いて前記メモリデバイスの不良救済を行う不良救済装置（３０）を備えており、前記救済演算装置は、前記不良救済データを前記不良救済装置が読み込み可能なデータ形式に変換する第２変換部（２６）を備えることを特徴としている。
また、本発明のメモリ試験システムは、前記救済演算装置が、前記複数のメモリ試験装置からそれぞれ送信される試験結果を蓄積する蓄積部（２３）を備えており、当該蓄積部に蓄積された試験結果を用いて前記不良救済データを作成することを特徴としている。
また、本発明のメモリ試験システムは、前記複数のメモリ試験装置からそれぞれ送信される試験結果が、所定の圧縮アルゴリズムを用いて圧縮されており、前記救済演算装置は、圧縮された前記試験結果を伸長する伸長部（２２）を備えることを特徴としている。
本発明の救済演算装置は、メモリデバイス（４０）の不良救済を行う上で必要な不良救済データ（ＲＤ１〜ＲＤｎ）を作成する救済演算装置（２０）であって、メモリデバイスの試験を行う複数のメモリ試験装置（１０ａ〜１０ｎ）の各々とネットワーク（Ｎ）を介して接続可能であり、前記複数のメモリ試験装置から前記ネットワークを介してそれぞれ送信される試験結果（ＦＤ１〜ＦＤｎ）を用いて前記不良救済データを作成することを特徴としている。

本発明によれば、複数のメモリ試験装置で得られた試験結果をネットワークを介して救済演算装置に送信し、救済演算装置において、送信されてきた各々の試験結果を用いて、メモリデバイスの不良救済を行う上で必要な不良救済データを一括して作成しており、従来のように不良救済データを作成する救済演算装置をメモリ試験装置の各々に設ける必要は無い。このため、メモリ試験システムのコストの低減を図ることができるとともに、ユーザの作業を軽減して試験効率を向上させることができるという効果がある。

本発明の一実施形態によるメモリ試験システムの全体構成を示すブロック図である。 メモリ試験装置１０ａの要部構成を示すブロック図である。 救済演算装置２０の要部構成を示すブロック図である。

以下、図面を参照して本発明の一実施形態によるメモリ試験システム及び救済演算装置について詳細に説明する。図１は、本発明の一実施形態によるメモリ試験システムの全体構成を示すブロック図である。図１に示す通り、本実施形態のメモリ試験システム１は、複数のメモリ試験装置１０ａ〜１０ｎ、救済演算装置２０、及び不良救済装置３０を備えており、被試験対象としてのメモリデバイス（以下、ＤＵＴ（Device Under Test）という）の試験を行うとともに、試験によって得られたフェイルデータ（フェイル情報：試験結果）に基づいて不良と判定されたＤＵＴの不良救済を行う。

メモリ試験システム１をなすメモリ試験装置１０ａ〜１０ｎ、救済演算装置２０、及び不良救済装置３０は、ネットワークＮを介して相互に接続されており、互いに各種データの送受信が可能である。尚、ネットワークＮは、例えばイーサネット（登録商標）等のローカルネットワークで実現され、ＴＣＰ／ＩＰ（Transmission Control Protocol／Internet Protocol）等の通信プロトコルを用いてネットワークＮを介した通信が実現される。

メモリ試験装置１０ａ〜１０ｎは、ＤＵＴの試験を実行するとともに、ＤＵＴの試験によって得られたフェイルデータをネットワークＮを介して救済演算装置２０に出力する。図２は、メモリ試験装置１０ａの要部構成を示すブロック図である。尚、メモリ試験装置１０ａ〜１０ｎはおおよそ同様の構成であるため、以下ではメモリ試験装置１０ａについてのみ詳細に説明し、メモリ試験装置１０ｂ〜１０ｎの詳細な説明は省略する。また、これらメモリ試験装置１０ａ〜１０ｎは、全てが１つのメーカーから提供されたものではなく、複数のメーカーから提供されたものであるとする。

図２に示す通り、メモリ試験装置１０ａは、パターン発生部１１、アドレス変換部１２、コンパレータ１３、メモリコントローラ１４、フェイルメモリ１５、圧縮伸長部１６、及び通信部１７を備えており、ＤＵＴ４０の試験を実行する。尚、ＤＵＴ４０は、Ｘアドレス（列アドレス）及びＹアドレス（行アドレス）からなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセル（メインセル）と、複数の予備セルからなる複数のスペアラインとを備える。

パターン発生部１１は、ＤＵＴ４０に与える試験パターンＤ１及び二次元のアドレスＡ１を発生するとともに、パス／フェイル判定時に用いる期待値Ｄ３を発生する。アドレス変換部１２は、所定の変換規則に従って、パターン発生部１１で発生した二次元のアドレスＡ１を一次元のアドレスＡ２に変換する。コンパレータ１３は、ＤＵＴ４０から読み出されたデータＤ２とパターン発生部１１から出力される期待値Ｄ３とを比較してパス／フェイルを示すフェイルデータＦＤを出力する。

メモリコントローラ１４は、フェイルメモリ１５に対するフェイルデータＦＤの書き込み制御及び読み出し制御を行う。フェイルメモリ１５は、ＤＵＴ４０の試験結果を示すフェイルデータＦＤを記憶するメモリであり、例えば数百ギガビット程度の容量を有するＤＤＲ２ ＳＤＲＡＭ（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）等を用いて実現される。

圧縮伸長部１６は、メモリコントローラ１４によってフェイルメモリ１５から読み出されたフェイルデータＦＤを所定の圧縮アルゴリズムを用いて圧縮する。また、通信部１７で受信されるデータのうち、圧縮されているデータを所定の伸長アルゴリズムを用いて伸長する。この圧縮伸長部１６を設けるのは、ネットワークＮを介して救済演算装置２０に送信すべきフェイルデータの量を低減して、データ送信に要する時間を短縮するためである。

圧縮伸長部１６で用いられる圧縮アルゴリズム及び伸長アルゴリズムとしては任意のものを用いることが可能であるが、圧縮及び伸長にさほど時間を要せず、且つは圧縮率が高いものであることが望ましい。通信部１７は、ネットワークＮに物理的に接続されており、ネットワークＮを介してメモリ試験装置１０ｂ〜１０ｎ、救済演算装置２０、及び救済装置３０との間の通信を行う。尚、従来のメモリ試験装置には不良救済データを作成する救済演算装置が設けられていたが、本実施形態で用いられるメモリ試験装置１０ａ〜１０ｎは救済演算装置が省略された構成である。

救済演算装置２０は、メモリ試験装置１０ａ〜１０ｎからネットワークＮを介して送信されてくるフェイルデータを用いてＤＵＴの不良救済を行う上で必要な不良救済データを作成する。尚、本実施形態では、説明を簡単にするために、ネットワークＮに１つの救済演算装置２０が接続されている場合を例に挙げて説明するが、メモリ試験装置１０ａ〜１０の総数に応じて複数設けられていても良い。

図３は、救済演算装置２０の要部構成を示すブロック図である。図３に示す通り、救済演算装置２０は、通信部２１、圧縮伸長部２２（伸長部）、データ格納部２３（蓄積部）、データ変換部２４（第１変換部）、不良救済演算部２５、及びフォーマット変換部２６（第２変換部）を備える。通信部２１は、ネットワークＮに物理的に接続されており、ネットワークＮを介してメモリ試験装置１０ａ〜１０ｎ及び救済装置３０との間の通信を行う。

圧縮伸長部２２は、通信部２１で受信されるフェイルデータ（メモリ試験装置１０ａ〜１０ｎの圧縮伸長部１６で圧縮されて送信されたフェイルデータ）を所定の伸長アルゴリズムを用いて伸長する。また、通信部２１を介してネットワークＮに送信すべきデータのうち、圧縮すべきデータがある場合には、所定の圧縮アルゴリズムを用いて圧縮する。尚、圧縮伸長部２２で用いられる圧縮アルゴリズム及び伸長アルゴリズムは、メモリ試験装置１０ａ〜１０ｎに設けられる圧縮伸長部１６で用いられるものとそれぞれ同じである。

データ格納部２３は、圧縮伸長部２２で伸長されたフェイルデータ、不良救済演算部２５で作成された不良救済データ等の各種データを記憶する。このデータ格納部２３は、大容量（例えば、数ギガ〜数テラバイト）のメモリ又はハードディスク等によって実現される。尚、本実施形態では、説明の便宜のために、メモリ試験装置１０ａ〜１０ｎから送信されたフェイルデータ（正確には、圧縮伸長部２２で伸長されて後述のデータ変換部２４で変換されたフェイルデータ）をそれぞれフェイルデータＦＤ１〜ＦＤｎとする。また、これらフェイルデータＦＤ１〜ＦＤｎを用いて作成された不良救済データをそれぞれ不良救済データＲＤ１〜ＲＤｎとする。

データ変換部２４は、メモリ試験装置１０ａ〜１０ｎから送信されたフェイルデータを、メモリ試験装置１０ａ〜１０ｎの種類に応じた変換規則に従って所定のデータ形式に変換する。前述した通り、メモリ試験システム１に設けられるメモリ試験装置１０ａ〜１０ｎは複数のメーカーから提供されたものであるため、メモリ試験装置１０ａ〜１０ｎの各々から送信されるフェイルデータは形式が異なることがある。データ変換部２４は、このフェイルデータの形式の相違を吸収するために設けられる。

具体的に、データ変換部２４は、予め作成された変換テーブル（メモリ試験装置１０ａ〜１０ｎの各々についての変換規則を示すテーブル）ＴＢ１を用いてフェイルデータの変換を行う。尚、本実施形態では、説明を簡単にするために、変換テーブルＴＢ１が予めデータ変換部２４に記憶されている場合を例に挙げて説明するが、変換テーブルＴＢ１をデータ格納部２３に格納しておき、必要に応じてデータ変換部２４がデータ格納部２３から変換テーブルＴＢ１を読み出すようにしても良い。

データ変換部２４は、メモリ試験装置１０ａ〜１０ｎから送信されたフェイルデータを、任意のデータ形式に変換することができる。例えば、メモリ試験装置を提供するあるメーカで用いられているフェイルデータのデータ形式に変換することも可能である。しかしながら、特定のメーカーから提供されるメモリ試験装置で用いられているデータ形式には依存しない独自のデータ形式に変換するのが望ましい。かかる独自のデータ形式にすれば、メモリ試験装置１０ａ〜１０ｎから送信されるフェイルデータのデータ形式が変更された場合であっても、変換テーブルＴＢ１を変更するだけで対応可能になる。

不良救済演算部２５は、データ格納部２３に格納されたフェイルデータＦＤ１〜ＦＤｎ（データ変換部２４で変換されたフェイルデータ）を読み出して所定の演算（リダンダンシ演算）を行い、ＤＵＴの不良救済を行う上で必要な不良救済データＲＤ１〜ＲＤｎを作成する。フォーマット変換部２６は、データ格納部２３に格納された不良救済データＲＤ１〜ＲＤｎを読み出し、読み出した不良救済データのフォーマットを、不良救済装置３０が受付可能なフォーマットに変換する。そして、変換した不良救済データを、通信部２１を介して不良救済装置３０に向けて送信する。

このフォーマット変換部２６は、救済演算装置２０を提供するメーカーと不良救済装置３０を提供するメーカーとが異なる場合に、不良救済データの形式の相違を吸収するために設けられる。具体的に、フォーマット変換部２６は、予め作成された変換テーブルＴＢ２を用いて、読み出した不良救済データの変換を行う。尚、前述したデータ変換部２４で用いられる変換テーブルＴＢ１と同様に、変換テーブルＴＢ２をデータ格納部２３に格納しておき、必要に応じてフォーマット変換部２６がデータ格納部２３から変換テーブルＴＢ２を読み出すようにしても良い。

不良救済装置３０は、救済演算装置２０からネットワークＮを介して送信されてくる不良救済データに基づいて、メモリ試験装置１０ａ〜１０ｎで不良と判定されたＤＵＴに対する不良救済を行う。この不良救済装置２０は、例えばレーザ等を用いてＤＵＴ内の所定のパターンを不良救済データに基づいて切断して欠陥が生じたメモリセル（不良セル）を予備セルで代替して不良を救済するレーザリペア装置を用いることができる。

次に、上記構成におけるメモリ試験システム１の動作について説明する。メモリ試験システム１では、メモリ試験装置１０ａ〜１０ｎにおけるＤＵＴ４０の試験、救済演算装置２０における不良救済データの作成、及び不良救済装置３０におけるＤＵＴの不良救済の動作が繰り返し行われる。以下、これらの動作の詳細について順に説明する。

メモリ試験装置１０ａ〜１０ｎにおけるＤＵＴ４０の試験が開始されると、まずメモリ試験装置１０ａ〜１０ｎの各々に設けられたパターン発生部１１（図２参照）から試験パターンＤ１とアドレスＡ１とが出力されて、試験パターンＤ１がＤＵＴ４０に書き込まれる。試験パターンＤ１の書き込みが終了すると、パターン発生部１１からアドレスＡ１と期待値Ｄ３とが出力される。

パターン発生部１１から出力されたアドレスＡ１がＤＵＴ４０に与えられると、ＤＵＴ４０に予め書き込んだ試験パターンがデータＤ２として読み出されてコンパレータ１３に入力される。そして、入力されたデータＤ２とパターン発生部１１から出力された期待値Ｄ３とが比較されてパス／フェイルが判定され、パス／フェイルを示すフェイルデータＦＤがメモリコントローラ１４に入力される。

また、パターン発生部１１から出力されたアドレスＡ１は、アドレス変換部１２に出力されて一次元のアドレスＡ２に変換されメモリコントローラ１４に入力される。メモリコントローラ１４は、アドレスＡ２で示されるフェイルメモリ１５の記憶領域に、コンパレータ１３から出力されたフェイルデータＦＤを書き込む。メモリ試験装置１０ａ〜１０ｎの各々において、試験パターン発生部１１からアドレスＡ１及び期待値Ｄ３が出力される度に上記の動作が繰り返し行われ、これによりメモリ試験装置１０ａ〜１０ｎの各々に設けられたフェイルメモリ１５にフェイルデータＦＤが順次記憶される。

ＤＵＴ４０の試験が終了すると、メモリ試験装置１０ａ〜１０ｎの各々に設けられたメモリコントローラ１４によってフェイルメモリ１５に記憶されたフェイルデータが読み出される。このフェイルデータは、圧縮伸長部１６で圧縮された後に通信部１７からネットワークＮを介して救済演算装置２０に送信される。以上の動作と同様の動作がメモリ試験装置１０ａ〜１０ｎでそれぞれ行われる。

メモリ試験装置１０ａ〜１０ｎから送信されたフェイルデータは、救済演算装置３０が備える通信部２１で受信されて圧縮伸長部２２に出力され、圧縮伸長部２２で伸長された後にデータ格納部２３にそれぞれ格納される。データ格納部２３に格納されたフェイルデータはデータ変換部２４によって順次読み出され、変換テーブルＴＢ１を用いて救済演算装置２０で定められる独自のデータ形式に変換される。尚、データ形式が変換されたフェイルデータは、フェイルデータＦＤ１〜ＦＤｎとしてデータ格納部２３に順次記憶される。

データ変換部２４によって変換されたフェイルデータＦＤ１〜ＦＤｎは、不良救済演算部２５によって順次読み出され、不良救済演算部２５においてリダンダンシ演算が行われる。そして、ＤＵＴ４０の不良救済を行う上で必要な不良救済データＲＤ１〜ＲＤｎが順次作成され、データ格納部２３に格納される。尚、不良救済演算部２５で行われるリダンダンシ演算は、従来のメモリ試験装置に設けられた救済演算装置で行われていたリダンダンシ演算と同様の演算であるため、詳細な説明は省略する。

データ格納部２３に格納された不良救済データＲＤ１〜ＲＤｎは、所定のタイミングでデータ格納部２３からフォーマット変換部２６に読み出される。ここで、不良救済データＲＤ１〜ＲＤｎが読み出されるタイミングとしては、例えばメモリ試験装置１０ａ〜１０ｎで試験されたＤＵＴ４０が不良救済装置３０に搬送されて、不良救済が行われるタイミングが挙げられる。尚、ここでは説明を簡単にするために、データ格納部２３に格納された不良救済データＲＤ１〜ＲＤｎの全てが読み出されるとするが、これらは所定のタイミングで順次読み出されても良い。

フォーマット変換部２６に読み出された不良救済データＲＤ１〜ＲＤｎは、変換テーブルＴＢ２を用いて不良救済装置３０が受付可能なフォーマットに変換され、通信部２１からネットワークＮを介して不良救済装置３０に向けて送信される。この不良救済データＲＤ１〜ＲＤｎが不良救済装置３０に受信されると、メモリ試験装置１０ａ〜１０ｎで不良と判定されたＤＵＴに対する不良救済が行われる。具体的には、不良救済データＲＤ１〜ＲＤｎに基づいてＤＵＴ内の所定のパターンが切断され、欠陥が生じたメモリセル（不良セル）が予備セルで代替されて不良が救済される。

以上説明した通り、本実施形態によれば、救済演算を行う救済演算装置を省略したメモリ試験装置１０ａ〜１０ｎを備えるとともに、ネットワークＮを介してメモリ試験装置１０ａ〜１０ｎの各々と接続され、メモリ試験装置１０ａ〜１０ｎからネットワークＮを介してそれぞれ送信されるフェイルデータを用いて、ＤＵＴの不良救済を行う上で必要な不良救済データを作成する救済演算装置２０を備えてる。このように、本実施形態では、メモリ試験装置１０ａ〜１０ｎの各々から高価なＣＰＵを複数備える救済演算装置を省略することができるため、メモリ試験システム全体のコストを低減することができる。

また、メモリ試験装置１０ａ〜１０ｎとは別に救済演算装置２０を備えることで、メモリ試験装置１０ａ〜１０ｎにおけるＤＵＴ４０の試験状況に拘わらずに、救済演算装置２０でリダンダンシ演算を行うことができる。この結果、従来のメモリ試験装置の各々に設けられていた救済演算装置よりも救済演算装置２０の稼働率を高めることができ、救済演算装置２０を有効活用することができる。

また、救済演算装置２０は、メモリ試験装置１０ａ〜１０ｎから送信されるフェイルデータのデータ形式を救済演算装置２０で定められる独自のデータ形式に変換するデータ変換部２４を備えており、また、不良救済演算部２５で作成された不良救済データＲＤ１〜ＲＤｎを不良救済装置３０が受付可能なフォーマットに変換するフォーマット変換部２６を備えている。このため、不良と判定されたＤＵＴが正しく救済されるか否かをメーカー毎に確認する作業や、変換ツールを用いて不良救済データのフォーマット変換を行う作業を省略することができ、ユーザの作業を軽減することができるとともに、試験効率を向上させることもできる。

以上、本発明の一実施形態によるメモリ試験システム及び救済演算装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、不良救済装置３０がネットワークＮを介して救済演算装置２０に接続されている態様を例に挙げて説明したが、不良救済装置３０は必ずしもネットワークＮを介して救済演算装置２０に接続されている必要はない。不良救済装置３０がネットワークＮに接続されていない場合には、例えば救済演算装置２０が備えるフォーマット変換部２６で変換された不良救済データを、ＵＳＢ（Universal Serial Bus）メモリ、ＣＤ−Ｒ等の情報記録媒体に記憶して不良救済装置３０に読み込ませれば良い。

また、上記実施形態で説明した救済演算装置２０の機能は、ハードウェアにより実現されていても良く、ソフトウェアにより実現されていても良い。ソフトウェアにより実現する場合には、図３に示す圧縮伸長部２２、データ変換部２４、不良救済演算部２５、及びフォーマット変換部２６の機能を実現するプログラムを、例えばパーソナルコンピュータやワークステーションに実行させることにより実現される。

上記のプログラムは、ネットワークを介してダウンロードすることにより、コンピュータにインストールすることができる。或いは、例えばＣＤ−ＲＯＭ又はＤＶＤ（登録商標）−ＲＯＭ等のコンピュータ読み取り可能な記録媒体に記憶されていてもよい。この記録媒体に記録されたプログラムをＣＤ−ＲＯＭドライブ又はＤＶＤ（登録商標）−ＲＯＭドライブ等のドライブ装置を用いて読み取れば、コンピュータにインストールすることができる。

１ メモリ試験システム
１０ａ〜１０ｎ メモリ試験装置
２０ 救済演算装置
２２ 圧縮伸長部
２３ データ格納部
２４ データ変換部
２６ フォーマット変換部
３０ 不良救済装置
４０ ＤＵＴ
ＦＤ１〜ＦＤｎ フェイルデータ
Ｎ ネットワーク
ＲＤ１〜ＲＤｎ 不良救済データ

Claims (6)

1. メモリデバイスの試験を行う複数のメモリ試験装置を備えるメモリ試験システムにおいて、
   ネットワークを介して前記複数のメモリ試験装置の各々と接続され、前記複数のメモリ試験装置から前記ネットワークを介してそれぞれ送信される試験結果を用いて、メモリデバイスの不良救済を行う上で必要な不良救済データを作成する救済演算装置を備えることを特徴とするメモリ試験システム。
2. 前記救済演算装置は、前記複数のメモリ試験装置からそれぞれ送信される試験結果を、前記メモリ試験装置の種類に応じた変換規則に従って所定のデータ形式に変換する第１変換部を備えることを特徴とする請求項１記載のメモリ試験システム。
3. 前記ネットワークを介して前記救済演算装置に接続され、前記救済演算装置で作成された前記不良救済データを用いて前記メモリデバイスの不良救済を行う不良救済装置を備えており、
   前記救済演算装置は、前記不良救済データを前記不良救済装置が読み込み可能なデータ形式に変換する第２変換部を備える
   ことを特徴とする請求項１又は請求項２記載のメモリ試験システム。
4. 前記救済演算装置は、前記複数のメモリ試験装置からそれぞれ送信される試験結果を蓄積する蓄積部を備えており、当該蓄積部に蓄積された試験結果を用いて前記不良救済データを作成することを特徴とする請求項１から請求項３の何れか一項に記載のメモリ試験システム。
5. 前記複数のメモリ試験装置からそれぞれ送信される試験結果は、所定の圧縮アルゴリズムを用いて圧縮されており、
   前記救済演算装置は、圧縮された前記試験結果を伸長する伸長部を備えることを特徴とする請求項１から請求項４の何れか一項に記載のメモリ試験システム。
6. メモリデバイスの不良救済を行う上で必要な不良救済データを作成する救済演算装置であって、
   メモリデバイスの試験を行う複数のメモリ試験装置の各々とネットワークを介して接続可能であり、前記複数のメモリ試験装置から前記ネットワークを介してそれぞれ送信される試験結果を用いて前記不良救済データを作成することを特徴とする救済演算装置。

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