CN105957559A - 测试系统、试验装置 - Google Patents

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Abstract

本发明提供一种能够容易地与最新的半导体器件对应、以及/或者能够抑制成本的上升的测试系统。至少一个通用服务器(110)经由以太网(注册商标)与PE模块(120)连接。PE模块(120)的控制部(130)对PE电路(122)及多个失败存储器(124)进行实时控制，并且暂时保持多个失败存储器(124)的失败信息，在进行数据处理之后向通用服务器(110)进行传输。通用服务器(110)以基于来自PE模块(120)的数据进行DUT(202)的冗余救济分析的方式而进行程序控制。

Description

测试系统、试验装置
技术领域
本发明涉及对存储器等半导体器件进行试验的试验装置。
背景技术
以DRAM为主的存储器按照一定的概率产生存储单元的不良。若因一部分单元的不良而将存储器整体作为不良，则成品率显著降低，因此在存储器中安装有能够与不良单元进行置换的冗余电路。试验装置对存储器进行试验，并生成存储单元的阵列的好坏的判定结果(失败信息)，存放在失败存储器中。然后试验装置基于失败信息求出冗余救济解。之后，根据冗余救济解进行激光修复。
图1是本发明人们研究过的具备试验装置500的试验系统的框图。试验系统600具备对DUT602进行试验的试验装置500、EWS(Engineering Work Station：工程师工作站)604、以及集线器606。
EWS604通过执行测试程序集中控制试验装置500整体。在EWS604中汇集试验结果等各种数据。EWS604和试验装置500经由集线器606及千兆以太网(注册商标)等高速的总线进行连接。
试验装置500同时并行地对多个DUT(被试验器件)602进行试验，进行通过失败判定以及求出冗余救济解的运算处理。试验装置500具备多个CPU(Central Processing Unit：中央处理单元)板510和多个PE(Pin Electronics：引脚电子)板520。
一个PE板520被构成为能够测定多个(例如12个)DUT602。在PE板520上安装有多个PE电路522、多个失败存储器524、MRA接口526以及测试处理器528。测试处理器528控制搭载在相同PE板520上的PE电路522。PE电路522与多个DUT602相关联。PE电路522基于测试处理器528的控制，产生测试模式并供给至DUT602。在作为存储器的DUT602中写入与测试模式相对应的数据。PE电路522读取写入到DUT602的数据，并将其与预期值数据进行比较，获取表示比较结果的失败信息。PE电路522例如包括定时发生器、模式发生器、波形整形器、模式比较器等。PE电路522可以构成为在一个半导体芯片上集成化的功能LSI。由PE电路522生成的失败信息被写入至失败存储器524。失败存储器524包括FAM(Fail Address Map：失败地址映射)、FBM(Fail Bit Map：失败比特映射)。
在一个CPU板510上能够连接有多个(例如最多8个)PE板520。CPU板510和PE板520之间经由多千兆的高速I/F进行连接。CPU板510具备多个RCPU(Repair CPU：修复CPU)512和测试处理器514。
CPU板510和PE板520经由一对收发器540A、540B及总线530进行连接。CPU板510的测试处理器514经由总线532分别与多个PE板520的测试处理器528连接。总线532具有1Gbps左右的频带，经由该总线530对PE板520进行实时控制。
各RCPU512与多个(例如2个)PE板520相对应。例如第一RCPU512_1与两个PE板520_1、520_2相对应，并被分配给搭载于它们的6个失败存储器524。RCPU512实时控制所对应的6个失败存储器524。另外，RCPU512接收来自各失败存储器524的失败信息，并运算救济解。第二RCPU512_2被分配给搭载于另外2个PE板520的6个失败存储器524。关于其他RCPU512也是同样的。具体而言，RCPU512_1和MRA接口526经由收发器540A、540B及总线534进行连接。
MRA接口526对多个(例如三个)失败存储器524进行监视，当建立表示完成规定的单位(例如一个DUT)的失败信息的收集的标志时，将失败信息经由总线532传输至所对应的RCPU512。总线532与1个失败存储器相对应，每个失败存储器的平均带宽为1Gbps左右。RCPU512基于从MRA接口526发送的失败信息，进行求出救济解的运算处理(称为RA处理)。
在图1的试验装置500的构造中，RCPU512进行失败存储器524的控制(还称为FM控制)和RA处理这两种处理。FM控制要求实时性、即高速性，另一方面RA处理需要较长的运算时间。以往，需要以满足RA处理和FM控制的规格的方式开发CPU板510。另外，关于CPU板510和PE板520之间的接口，也需要设计成满足所要求性能。在图1的例子中，测试处理器(TP)之间的传送需要合计8Gbps，RCPU512侧的传送要求合计6Gbps。
现有技术文献
专利文献
专利文献1：日本特开2006-114149号公报
专利文献2：日本特开2000-306395号公报
专利文献3：日本特开2007-80422号公报
专利文献4：日本国际公开第10/064312A1号小册子
发明内容
本发明要解决的问题
本发明人们研究了图1的试验装置500的结果，意识到了以下的问题。
一个RCPU512的运算量根据应该处理的DUT602的数量而增减。因而，需要将RCPU512的运算处理能力设计成在最多地集中了负载的状态下(即DUT的数量较多的状态)，在现实性的时间内完成RA处理，但这可能成为CPU的高成本化的主要原因。另外，这样设计的RCPU512的运算处理能力在负载较轻的状态下(DUT的数量较少的状况)明显变成超规格。
另外，在CPU板510和PE板520之间的接口需要数Gbps的频带，并需要采用以满足规格的方式专门设计的收发器540A、540B及总线530。每隔2～3年DUT的性能提高，由此失败信息的数据量也在增大，因此，该CPU板510和PE板520之间的接口不可回避较大的设计改变，纠缠开发期间的长期化、高成本化这种问题。
在开发新时代的试验装置时能够使用的CPU不一定构成为与之前的时代中所使用的CPU相同的构造，有时也存在缺乏互换性的情况。在该情况下，CPU的代替可能性的验证需要庞大的劳力。
而且，若CPU板510的开发变成长期化，则设计开始时期和产品发布时期的延时变长。一般而言，设计开发时基于设计规格选择CPU等部件。因而最初选定的CPU在发布时期变成一个时代之前的CPU，CPU可能成为瓶颈。
近几年，伴随着半导体器件的高速化、大容量化，试验装置500应该处理的数据量走向增大之路，若想利用以往的试验装置500的构造来对应最先进的半导体器件，则导致其成本变得非常高。
本发明的某个方案是鉴于该问题而完成的，其例示的目的之一是提供一种能够容易与最新的半导体器件对应、以及/或者能够抑制成本的上升的测试系统。
用于解决问题的技术方案
在本发明的某个方案的测试系统中，由设置在失败存储器的引脚电子模块侧的最近地方的控制部来进行被要求实时性的失败存储器的控制(FM控制)。另外，关于基于失败信息的冗余救济分析(RA)处理，在将失败信息传输到通用服务器之后，由通用服务器进行。引脚电子模块和通用服务器通过不需要特殊的驱动器等的以太网进行连接。
更具体而言，本发明的某个方案的测试系统具备引脚电子模块、和经由以太网(注册商标)与引脚电子模块连接的至少一个通用服务器。引脚电子模块具备：引脚电子电路，其获取被试验器件的失败信息；多个失败存储器，其存放失败信息；以及控制部，其对引脚电子电路及多个失败存储器进行实时控制，并且暂时保持多个失败存储器的失败信息，在进行数据处理之后向通用服务器进行传输。通用服务器以基于来自引脚电子模块的数据进行被试验器件的冗余救济分析的方式而进行程序控制。
通用服务器标准地配备以太网。通过将以太网作为与引脚电子模块之间的接口来使用，在改变通用服务器、引脚电子模块中的一者的规格时，接口能够保持原样的使用，因此不需要再次设计。另外，通过对通用服务器进行软件控制，能够在多个通用服务器之间、在多个CPU之间分散运算负载，因而每个CPU所要求的运算处理能力可以低于以往的RCPU。由此，在某个方案中，能够降低通用服务器的成本。
控制部也可以具备：存储器，其临时性存放失败信息；以及第一处理器，其处理存放在存储器的失败信息，并经由以太网向通用服务器进行供给。
控制部还可以具备将失败信息从多个失败存储器传输至存储器的第二处理器。
第二处理器也可以包括可编程逻辑器件。例如可编程逻辑器件也可以是FPGA(Field Programmable Gate Array：现场可编程门阵列)。
某个方案的测试系统也可以被构成为，根据引脚电子模块的规模而能够增设通用服务器。由于采用以太网，因此易于通过使用总线开关来改变通用服务器的数量。
也可以是，至少一个通用服务器分别包括多个核，多个核动态地被分配给多个失败存储器。通过动态地进行核和失败存储器的分配，能够适当地分散负载。
也可以是，至少一个通用服务器分别包括多个核，完成了某个处理的核能够接任其他核的处理的一部分。由此，能够缩短RA处理的时间。
也可以是，至少一个通用服务器分别包括多个资源，空余的资源利用另一解析算法并行地解析与其他资源相同的失败模式。
这里的资源是指任务的处理主体的单位，可以是CPU或者核。由此，能够缩短RA处理的时间。
本发明的另一方案也是测试系统。该测试系统具备引脚电子模块、和经由以太网(注册商标)与引脚电子模块连接的至少一个刀片服务器。引脚电子模块以硬件方式构成，具有：(i)获取被试验器件的失败信息的功能，(ii)对失败信息的获取进行实时控制的功能，(iii)将失败信息传输至刀片服务器的功能，刀片服务器以基于来自引脚电子模块的数据进行被试验器件的冗余救济分析的方式而进行程序控制。
本发明的再一方案是试验装置。该试验装置经由以太网(注册商标)与至少一个通用服务器连接而被使用。试验装置具备多个引脚电子模块。引脚电子具备：引脚电子电路，其获取被试验器件的失败信息；多个失败存储器，其存放失败信息；以及控制部，其对引脚电子电路进行实时控制，并且暂时保持多个失败存储器的失败信息，并在进行数据处理之后向通用服务器进行传输。
注意的是，本发明实施例包括任何任意组合或重新排列的上述结构部件等。
此外，本发明的摘要没有描述所有必要的功能，因此，本发明也可以是这些描述特征的子组合。
发明效果
根据本发明的某个方案，能够提供成本效率优越的测试系统。
附图说明
参考附图仅通过举例，现将描述实施方式，这些附图是示例性的而非限制，其中，在多个附图中同样的元件采用相同的编号。
图1是具备本发明人们所研究的试验装置的试验系统的框图。
图2是实施方式涉及的测试系统的框图。
图3是表示功能LSI的结构例的框图。
图4(a)～(c)是示意地表示由通用服务器进行的RA处理的图。
图5是示意地表示PC类CPU和通用服务器的每个核的平均成本的图。
具体实施方式
本发明基于优选的实施方式进行，而不限制本发明的范围，并体现本发明的描述。在实施例中描述的所有功能及其组合不一定是本发明必要的条件。
图2是实施方式涉及的测试系统200的框图。测试系统200具备试验装置100及至少一个通用服务器110、EWS204及集线器206、208。
试验装置100具备M个(例如24个)PE模块120。试验装置100经由集线器206、208与EWS204及刀片服务器112连接。PE模块120以硬件方式构成，具有：(i)获取DUT202的失败信息的功能，(ii)实时控制失败信息的获取的功能，(iii)将失败信息传输至通用服务器(刀片服务器)110的功能。对此，通用服务器(刀片服务器)110以基于来自PE模块120的数据进行DUT202的冗余救济分析的方式而进行程序控制。
至少一个(N个)通用服务器110经由以太网与M个PE模块120连接。在图2中表示了N＝8个的通用服务器110_1～110_8。作为通用服务器110_1～110_8的方案适合使用机架式服务器，更优选使用刀片服务器。刀片服务器112具备能够装配被称为刀片的通用服务器110的机柜(框体)114、未图示的电源、冷却风扇等。以下将通用服务器110还称为刀片。各刀片110具有一个或者多个CPU，各CPU还可以包括多核。例如刀片110也可以具备2个8核的CPU，在该情况下，刀片服务器112搭载有8×2＝16个CPU，包括16×8个核。
此外，通用服务器110不限于刀片服务器。由于试验装置100的接口是不需要特殊的驱动器的以太网，因此作为通用服务器110也可以将带有以太网的CPU、例如将EWS作为通用服务器110来使用。在新构筑测试系统200的情况下，刀片服务器方面在大小上还是成本上都具有优点，但在用户已经拥有EWS等情况下，通过使用它们能够降低成本。
PE模块120具备PE电路122、多个失败存储器124、控制部130以及以太网收发器150。PE模块120也可以安装在一张插件板上。
PE电路122产生测试模式并供给至多个DUT202。作为存储器的DUT202中被写入与测试模式相对应的数据。PE电路122读取写入到DUT202中的数据，将其与预期值数据进行比较，并获取表示比较结果的失败信息。PE电路122也可以包括多个功能LSI(Large Scale Integrated circuit：大规模集成电路)123_1～123_4。
图3是表示功能LSI123的结构例的框图。在图3中表示一个信道量的结构。功能LSI123例如包括定时发生器302、模式发生器304、波形整形器306、驱动器308、以及模式比较器310等。定时发生器302产生对供给至DUT202的测试模式的转变的定时进行限定的定时数据。模式发生器304产生测试模式。波形整形器306基于定时数据及测试模式，生成形成波形的测试信号。驱动器308将测试信号输出至DUT202。由此，在DUT202的规定的地址上写入规定的数据。模式比较器310将从DUT202中读取的数据与其预期值进行比较。表示每个地址的比较结果(Pass/Fail)的数据被写入至失败存储器124。
返回至图2。功能LSI123_1～123_4被连接成菊花链、并且以能够由控制部130进行控制的方式进行连接。此外，功能LSI123和控制部130的连接方式不限于菊花链，也可以总线型连接或者星形连接。
由PE电路122生成的每个DUT202的失败信息被写入至所对应的失败存储器124。失败存储器124包括FAM(Fail Address Map：失败地址映射)、FBM(FailBit Map失败比特映射)，例如能够由FPGA等可编程器件构成。在本实施方式中，失败存储器124按照每个功能LSI123进行设置。在本实施方式中各失败存储器124由两个信道构成，并且被进行流水线控制。具体而言，在外侧，根据来自测试处理器528的控制进行设备测试，由PE电路522生成的数据被写入至失败存储器124的一者的信道。在其内侧，MRA接口526能够读取写入到失败存储器124的另一者的信道的数据，并消除开销。
控制部130对PE电路122进行实时控制。另外，控制部130暂时保持多个失败存储器124_1～124_4的失败信息，在进行数据处理之后向通用服务器110传输。基于来自刀片服务器112侧的要求来选择传输目的地的通用服务器110。或者也可以由控制部130基于多个通用服务器110的空余状况来选择失败信息的发送目的地之一的通用服务器110。
控制部130包括第一处理器132、存储器134、以及第二处理器136。存储器134临时性存放失败存储器124中存放的以DUT为单位的失败信息。第一处理器132处理在存储器134中存放的失败信息，并经由以太网而向通用服务器110传输。第二处理器136读取在多个失败存储器124_1～124_4中存放的失败信息，并传输至存储器134。
另外，第一处理器132基于来自刀片服务器112的控制指令对第二处理器136进行控制，并对PE电路122进行实时控制。第二处理器136根据来自第一处理器132的控制指令，通过总线控制方式对多个功能LSI123进行控制。第一处理器132经由背板与其他的PE模块120接线连接，能够控制搭载在其他PE模块120的硬件资源。
第二处理器136主要包括两个功能模块，即包括MRA接口138及总线开关140，优选由FPGA等可编程逻辑器件构成。总线开关140切换第一处理器132、多个功能LSI123_1～123_4、未图示的寄存器或内部总线、内部存储器之间的连接。关于总线控制使用公知技术即可，不特别限定其方式。
MRA接口138对多个失败存储器124_1～124_4进行监视。失败存储器124当完成规定单位(例如一个DUT)的失败信息的收集时，建立表示其内容的标志(断言)。MRA接口138当在某个失败存储器124中该标志断言时，以DMA(存储器直接访问)方式将失败信息从该失败存储器124传输至存储器134。
对从控制部130向通用服务器110的失败信息的传输进行说明。
第一处理器132将存储器134中存放的失败信息、其附带的数据传输至通用服务器110。在此，作为第一处理器132和通用服务器110之间的接口的以太网通过以数MB(Mega Byte：兆字节)左右的数据为单位进行传输，从而发挥原有的性能(1Gbps左右的传送速度)。另一方面，从功能LSI123向失败存储器124实时写入的失败信息为几个字的数据量。因此，当实时地将每次写入至失败存储器124的失败信息传送至通用服务器110时，以太网的传送速度下降，并且可能传送性能不足。
于是第一处理器132将存放到存储器134中的失败信息加工成利用以太网能够高速地传送的数据。具体而言，第一处理器132不是实时地传送失败信息的最小单位，而是当积蓄某程度的数据量的失败信息时，在加工成汇总了这些的数据的基础上传送至通用服务器110。此时，也可以进行以下处理：在包含于一数量据中的失败信息之中，通过删除重复的数据来降低开销。由此，能够经由以太网向通用服务器110传输经由以太网对于膨大的数量的DUT202而言实时地每次生成的失败信息。
此外，也可以设置成在加工后的一数量据中仅包含从单一的失败存储器124中得到的多个失败信息。或者也可以设置成，在加工后的一数量据中仅包含从不同的多个失败存储器124中得到的多个失败信息。
通用服务器110以基于包括来自PE模块120的失败信息的数据来进行DUT202的冗余救济分析的方式被进行程序控制。图4(a)～(c)是示意地表示由通用服务器110进行的RA处理的图。
如上所述，刀片服务器112可以包括多个通用服务器110。于是，如图4(a)所示，也可以以将多个通用服务器110动态地分配给多个失败存储器124的方式，对刀片服务器112进行程序控制。即不固定通用服务器110和失败存储器124的相互对应，通过给空余的通用服务器优先分配新的RA处理，能够防止负载集中到特定的通用服务器110的情况，并能够降低通用服务器110所要求的性能。
另外，一个通用服务器110可以包括多个CPU。于是，如图4(b)所示，也可以已将多个CPU动态地分配给多个失败存储器124的方式，对刀片服务器112进行程序控制。由此能够进行更有效的RA处理。
而且通用服务器110可以包括多个核。于是优选设计成将多个核动态地分配给多个失败存储器124。由此能够进行更有效的RA处理。
在图4(c)中，也可以以完成了某处理的第一核111a能够接任其他第二核111b的处理的一部分的方式进行软件设计。例如假定对第二核111b分配了某失败存储器124的多个DUT的RA处理。在将一个DUT的RA处理作为一个任务来设计的情况下，能够将分配给第二核111b的关于多个DUT的一部分的RA处理转给第一核111a。即多个核111以能够灵活地完成任务的方式被进行程序控制。或者，也可以将与一个存储单元相关的RA处理作为一个任务进行设计。核之间的任务的接任可以仅限制在相同CPU内，也可以限制在相同通用服务器110内，也可以跨越多个通用服务器110。
在RA处理中存在多个解析算法，对于某个失败模式A而言，某个解析算法是高效率的，而对于另一个失败模式B而言，另一个解析算法是高效率的，如此，根据失败的模式，存在效率的好坏。虽然标准地选定适合多个失败模式的万能型的算法，但即使在该情况下，在某个特定的失败模式中效率恶化。于是，在某个资源(CPU、或者核)利用某个解析算法来进行失败模式的解析时，也可以将另一个空余的资源分配给相同的失败模式，利用另一个解析算法同时并行地进行RA解析。由此，能够进一步缩短解析时间。
以上是测试系统200的结构及动作。
下面研究测试系统200的成本。图5是示意地表示PC类CPU和通用服务器的每个核的平均成本的图。横轴表示测试员时代或者时间轴。确实在过去的时代X，PC类CPU方面在成本效率上优越，图1的构造最合适。但是对于近几年的PC类CPU，进行焦点放在低耗电化、GPU(Graphics Processing Unit：图形处理单元)统一等的开发，不能说正在向适合RA解析的方向进行开发。对此，搭载于通用服务器的CPU由多核化产生的性能提高较显著，当每个CPU的平均核数超过六个时，服务器类的CPU的成本效率显著地提高。因而在下一时代Y及其之后，通过采用图2的构造，并使用服务器类CPU，能够抑制成本上升。
测试系统200构成为根据PE模块120的规模而能够增设通用服务器110。即在由PE模块120能够同时测定的DUT202的数量较少的情况下、PE模块120的数量M较少的情况下，能够减少通用服务器110的数量，在由PE模块120能够同时测定的DUT202的数量较多的情况下、PE模块120的数量M较多的情况下，能够增加通用服务器110的数量。即能够按照每个系统使用最低限度的硬件资源。
或者测试系统200也可以与PE模块120的规模无关地能够增设通用服务器110。即具有以下优点：测试系统200的用户考虑到被容许的测试时间，能够自行决定刀片服务器112侧的处理能力。
对于DUT202而言，以2～3年的周期开发出新一代，因而测试系统200也必须跟随其周期进行开发。图2的构造通过对通用服务器110和试验装置100的接口采用以太网，容易地将目前的通用服务器110置换成另一个高性能的通用服务器110。在该情况下，有时关于软件也需要新的开发，但关于硬件由于具有较高的互换性，因此，与图1的构造相比能够格外降低代替验证所需的成本。
尽管利用专门属于已经描述了本发明的优选实施方式，然而，该说明书仅出于说明的目的，应该理解可以做出变化和变型而不背离所附权利要求书的精神或范围。

Claims (11)

1.一种测试系统，其特征在于，具备：
引脚电子模块；以及
至少一个通用服务器，其经由以太网与所述引脚电子模块连接，
所述引脚电子模块具备：
引脚电子电路，其获取被试验器件的失败信息；
多个失败存储器，其存放所述失败信息；以及
控制部，其对所述引脚电子电路及所述多个失败存储器进行实时控制，并且暂时保持所述多个失败存储器的所述失败信息，在进行数据处理之后向所述通用服务器进行传输，
所述通用服务器以基于来自所述引脚电子模块的数据进行所述被试验器件的冗余救济分析的方式而进行程序控制。
2.根据权利要求1所述的测试系统，其特征在于，
所述通用服务器是刀片服务器。
3.根据权利要求1或2所述的测试系统，其特征在于，
所述控制部具备：
存储器，其临时性存放所述失败信息；以及
第一处理器，其处理存放在所述存储器的失败信息，并经由所述以太网向所述通用服务器进行供给。
4.根据权利要求3所述的测试系统，其特征在于，
所述控制部还具备第二处理器，该第二处理器将所述失败信息从所述多个失败存储器传输至所述存储器。
5.根据权利要求4所述的测试系统，其特征在于，
所述第二处理器包括可编程逻辑器件。
6.根据权利要求1或2所述的测试系统，其特征在于，
构成为根据所述引脚电子模块的规模而能够增设所述通用服务器。
7.根据权利要求1或2所述的测试系统，其特征在于，
所述至少一个通用服务器分别包括多个核，所述多个核动态地被分配给所述多个失败存储器。
8.根据权利要求1或2所述的测试系统，其特征在于，
所述至少一个通用服务器分别包括多个核，完成了某个处理的核能够接任其他核的处理的一部分。
9.根据权利要求1或2所述的测试系统，其特征在于，
所述至少一个通用服务器分别包括多个资源，空余的资源利用另一解析算法并行地解析与其他资源相同的失败模式。
10.一种测试系统，其特征在于，具备：
引脚电子模块；以及
至少一个刀片服务器，其经由以太网与所述引脚电子模块连接，
所述引脚电子模块以硬件方式构成，具有：(i)获取被试验器件的失败信息的功能，(ii)对所述失败信息的获取进行实时控制的功能，(iii)将所述失败信息传输至所述刀片服务器的功能，
所述刀片服务器以基于来自所述引脚电子模块的数据进行所述被试验器件的冗余救济分析的方式而进行程序控制。
11.一种试验装置，其经由以太网与至少一个通用服务器连接而被使用，所述试验装置的特征在于，
所述试验装置具备多个引脚电子模块，
所述引脚电子具备：
引脚电子电路，其获取所述被试验器件的失败信息；
多个失败存储器，其存放所述失败信息；以及
控制部，其对所述引脚电子电路进行实时控制，并且暂时保持所述多个失败存储器的所述失败信息，并在进行数据处理之后向所述通用服务器进行传输。
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