CN104484250B - 快速通道互联总线的压力测试方法和压力测试装置 - Google Patents

快速通道互联总线的压力测试方法和压力测试装置 Download PDF

Info

Publication number
CN104484250B
CN104484250B CN201410714223.4A CN201410714223A CN104484250B CN 104484250 B CN104484250 B CN 104484250B CN 201410714223 A CN201410714223 A CN 201410714223A CN 104484250 B CN104484250 B CN 104484250B
Authority
CN
China
Prior art keywords
physical memory
distal end
test
memory
thread
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410714223.4A
Other languages
English (en)
Other versions
CN104484250A (zh
Inventor
李岩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Inventec Pudong Technology Corp
Inventec Corp
Original Assignee
Inventec Pudong Technology Corp
Inventec Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Inventec Pudong Technology Corp, Inventec Corp filed Critical Inventec Pudong Technology Corp
Priority to CN201410714223.4A priority Critical patent/CN104484250B/zh
Publication of CN104484250A publication Critical patent/CN104484250A/zh
Priority to US14/952,358 priority patent/US20160154720A1/en
Application granted granted Critical
Publication of CN104484250B publication Critical patent/CN104484250B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3027—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3024—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a central processing unit [CPU]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
    • G06F11/3409—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment for performance assessment
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
    • G06F11/3409—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment for performance assessment
    • G06F11/3414—Workload generation, e.g. scripts, playback
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
    • G06F11/3466—Performance evaluation by tracing or monitoring
    • G06F11/349—Performance evaluation by tracing or monitoring for interfaces, buses

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明提供快速通道互联总线的压力测试方法和压力测试装置。该压力测试方法包括以下步骤：A.在多个处理器上运行多个测试线程，其中，每个测试线程被固定在多个处理器中的一个上运行；B.按照处理器节点分配物理内存，使得每个测试线程被分配为访问远端物理内存，远端物理内存为不属于当前正在运行该测试线程的处理器节点的物理内存；C.通过驱动程序进行物理内存映射，将远端物理内存映射到测试线程的线性空间；D.在用户态所述测试线程读写访问远端物理内存。

Description

快速通道互联总线的压力测试方法和压力测试装置
技术领域
本发明涉及CPU性能测试领域，尤其涉及快速通道互联总线的压力测试方法和压力测试装置。
背景技术
快速通道互联(Quick Path Interconnect，以下简称QPI)总线技术是一种正在发展的多核CPU访问系统内存的总线技术，该总线技术通过将CPU芯片直接互联，能够提高多核CPU访问系统内存的速度和能力。一个QPI数据包包含80比特，需要两个时钟周期或四次传输完成整个数据包的传送(QPI的时钟信号速率是传输速率的一半)。在每次传输的20比特数据中，有16比特是真实有效的数据，其余四位用于循环冗余校验，以提高系统的可靠性。由于QPI数据传输是双向的，在发送的同时也可以接收另一端传输来的数据，这样，对于QPI频率(每秒内传输次数)为4.8GT/s总带宽的总线，每个QPI总线总带宽理论上为19.2GB/s，QPI频率为6.4GT/s的总带宽＝6.4GT/s×2Byte×2＝25.6GB/s。但这仅仅是QPI总线理论上的数据传输速率。实际测试的多核CPU利用QPI总线的数据传输速率，往往远低于理论带宽指标。
通常测试总线速率的方法是随机地对用户态下的连续线性内存区域进行连续的读写测试，从而向多核CPU施加压力，获得总线数据传输速率的测试结果。在多核CPU能够访问的物理内存空间中，内存包括CPU所在节点本地的本地物理内存、需要利用QPI总线访问的属于其它CPU节点本地物理内存的远端物理内存，以及连接于系统总线上的其它内物理存。在进行多核CPU内存访问时，通常的测试方法无法保证将测试访问的内存区域分配到上述内存区域中的本地物理内存、远端物理内存或其他内存中。因而造成这种方法测试CPU和QPI总线的性能很不准确。一方面对多核CPU中每个内核施加的压力不均匀，造成多核CPU整体性能的浪费；另一方面，QPI总线的命中率低，大量数据传输访问通过本地内存进行，不能有效测试QPI的承受压力能力。
发明内容
针对上述不能准确而有效地测试QPI总线的承受压力能力的问题，本发明提出一种快速通道互联总线的压力测试方法，包括以下步骤：
A.将多个测试线程运行于多个处理器上，其中，每个测试线程被固定在多个处理器中的一个上运行；
B.按照处理器节点分配物理内存，使得每个测试线程被分配到远端内存，远端物理内存为不属于当前正在运行线程所在的处理器节点的内存；
C.通过驱动程序进行内存映射，将远端物理内存映射到测试线程的线性空间。
D.在用户态测试线程读写访问远端物理内存。
本发明还提供一种快速通道互联总线的压力测试装置，该装置包括：测试线程分配模块，其用于在多个处理器上运行多个测试线程，其中，每个测试线程被固定在多个处理器中的一个上运行；物理内存分配模块，其用于按照处理器节点分配物理内存，使得每个测试线程被分配为访问远端物理内存，远端物理内存为不属于当前正在运行该测试线程的处理器节点的物理内存；物理内存映射模块，其用于通过驱动程序进行物理内存映射，将远端物理内存映射到测试线程的线性空间；测试模块，其用于在用户态所述测试线程读写访问远端物理内存。
通过上述技术方案，能够有效向快速通道互联总线施加压力，且能够使快速通道互联总线的数据传输率接近其理论值，比通常方法更准确地测试快速通道互联总线的性能。
以上仅仅是给出关于本发明的简要概述，以便提供关于本发明的某些方面的基本理解。应当理解，这个概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分，也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。
附图说明
参照下面结合附图对本发明实施例的说明，会更加容易地理解本发明的以上和其它目的、特点和优点。附图中的部件只是为了示出本发明的原理。在附图中，相同的或类似的技术特征或部件将采用相同或类似的附图标记来表示。
图1为根据本发明的一个实施例提供的在多个处理器之间的快速通道互联的系统架构示意图；
图2为根据本发明的一个实施例提供的在多个处理器之间的快速通道互联的压力测试方法的流程图；
图3给出采用通常QPI加压方法测试QPI总线性能的结果；
图4给出了根据本发明的一个实施例，仅使系统在CPU0上运行的所有线程访问CPU1的本地物理内存时测试QPI总线性能的结果；
图5示出根据本发明的一个实施例，系统在CPU0上运行的所有线程访问CPU1的本地物理内存，同时CPU1上运行的所有线程访问CPU0的本地物理内存时测试QPI总线性能的结果；
图6示出根据本发明的一个实施例的一种快速通道互联的压力测试装置。
具体实施方式
下面参照附图来说明本发明的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。以下描述中，“CPU”和“处理器”、“中央处理器”具有相同的含义。应当注意，为了清楚的目的，附图和说明中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。
根据本发明一个实施例的多核CPU的测试系统架构如图1所示。该系统包括4个CPU，分别为CPU0、CPU1、CPU2、CPU3。当然该系统也可以包含4个以上或以内的CPU，每个CPU包括多个内核，并且每个CPU与距其最近、通过内存控制器能够直接访问的本地物理内存组成一个节点，CPU通过快速通道互联(QPI)总线访问作为其它CPU本地物理内存的远端物理内存。例如，CPU0通过内存控制器7、9分别连接本地物理内存8、10，CPU1通过内存控制器13连接本地物理内存14，CPU 2通过内存控制器11连接本地物理内存12，CPU 3通过内存控制器15连接本地物理内存16。CPU0通过快速通道互联总线QPI0访问作为CPU1本地物理内存的远端物理内存14。CPU2通过快速通道互联总线QPI1访问作为CPU3本地物理内存的远端物理内存16。通常进行QPI加压测试时，分别在每一个CPU的所有内核上面启动一个测试线程，每一个测试线程分配有相应的物理内存区进行读写。这种方法将读写测试的内存地址空间映射到用户态下的连续的线性空间地址。这种映射的结果，一部分地址空间会映射到CPU的本地物理内存，一部分地址空间会映射到远离指定CPU、需要通过QPI总线访问的远端物理内存，还有可能另一部分地址空间会映射到每个CPU均不能直接访问的外部DRAM。由于CPU速度远高于内存能够支持的访问速度，由于对各个CPU施加的压力不均匀，这造成多核CPU整体性能的浪费；另一方面，由于利用QPI总线访问内存的命中率低，大量对内存的访问通过本地物理内存进行，这导致不能有效测试QPI的承受压力能力。
根据本发明的一个实施例，设计以下QPI加压方法提高QPI总线的命中率。如图2所示，将多个测试线程运行于多个处理器上，其中每个测试线程被固定在一个CPU的一个内核上运行S301，按照处理器节点为每一个测试线程分配相应的物理内存区进行读写，在分配相应的测试物理内存时，将测试内存按照物理空间进行物理内存分配S302，具体为进入内核空间查看每个CPU的当前内存使用状况，发现可以分配的物理内存区域，在被测内核的内存管理框架内锁定需要占用的远端物理内存区，然后进行内存映射，将锁定的远端内存区反向映射到测试线程的线性空间S303，再在用户态对对应的内存空间进行读写测试S304。这样就能够从根本上保证每一个内核必然访问真正能够为QPI加压的远端物理内存，可以保证对内存的所有访问全部命中QPI总线。
为了更好展示采用本发明的QPI加压方法相对于采用现有技术的QPI加压方法的测试得到的有益技术效果，图3和4分别提供了两种QPI加压方法的测试结果。
图3给出采用通常QPI加压方法(随机内存映射)进行一组内存读写操作测试图1中QPI总线性能的结果。从图3可以看出，在指定时间内通过QPI进出CPU的数据量分别为791MB和4138MB，分别仅占其QPI理论总带宽的2％和12％，可见在巨大的物理内存访问压力下QPI加压效果远低于内存访问的压力，也就是说很多对于内存的读写都无法准确定位到远端内存，从而造成了这样的现象。
图4给出了采用本发明的QPI加压方法进行同样大小的一组内存读写操作测试图1中QPI总线性能的结果。为了清楚展示本发明的测试加压方法能够精准访问远端物理内存的能力，仅使绑定在CPU0的所有内核上面的测试线程访问CPU1的本地物理内存。
从图4中我们可以看出，此时通过QPI总线访问系统内存的压力大大增强，通过QPI总线进出CPU的数据流量分别为4223M和6197M，分别提升至QPI理论总带宽的12％和18％左右。可知本发明的加压方法有效增强了QPI总线的命中率，改善了QPI总线实际性能测试的准确性。
图5示出采用本发明的QPI加压方法进行同样大小的一组内存读写操作，使图1中的系统在CPU0上运行的所有线程访问CPU1的本地物理内存，同时CPU1上运行的所有线程访问CPU0的本地物理内存时的测试QPI总线性能的结果。因为CPU0和CPU1都有对远端物理内存的访问，所以物理内存访问的方向性无法在这种情况下有所体现。
从图5中可以看出，在两个CPU(CPU0和CPU1)均访问远端内存的情况下，QPI总线的命中率进一步提升，通过QPI总线进出CPU的数据流量分别为5275M和7748M，分别提升至QPI理论总带宽的16％和24％左右。
采用本发明的QPI加压方法利用英特尔公司专用测试工具PCM对上述包含4个CPU的多核系统平台进行另一组内存读写操作的QPI总线性能测试，获得结果如下：通过QPI0进入CPU0的数据访问最高可达QPI理论总带宽的60％，通过QPI0离开CPU0的数据访问可达QPI理论总带宽的92％，基本接近其实际性能极限。而采用通常QPI加压方法(随机物理内存映射)进行同样大小的一组内存读写操作测试获得的结果为：通过QPI0进入CPU0的最高可达QPI理论总带宽的2％，通过QPI0离开CPU0的可达QPI理论总带宽的12％。
可见，通过上述QPI加压方法，能够有效向快速通道互联总线施加压力，且能够使快速通道互联总线的数据传输率接近其理论值，比通常方法更准确地测试了快速通道互联总线的性能。
本发明还提供一种快速通道互联的压力测试装置，其结构框图见图6，包括：测试线程分配模块，其用于在多个处理器上运行多个测试线程，其中，每个测试线程被固定在多个处理器中的一个上运行；物理内存分配模块，其用于按照处理器节点分配物理内存，使得每个测试线程被分配为访问远端物理内存，远端物理内存为不属于当前正在运行该测试线程的处理器节点的内存；物理内存映射模块，其用于通过驱动程序进行物理内存映射，将远端物理内存映射到测试线程的线性空间；测试模块，其用于在用户态所述测试线程读写访问远端物理内存。
物理内存分配模块还包括：物理内存查看单元，其用于在分配物理内存时，通过进入内核空间，查看物理内存的当前使用状况，识别出各个处理器可用的远端物理内存；物理内存锁定单元，其用于在物理内存管理框架内锁定各个处理器需要占用的可用远端物理内存；以及反向映射单元，其用于将锁定的可用远端物理内存反向映射到用户空间。
通过上述QPI加压测试还发现，对于多核CPU系统，可以在每个内核上运行多个测试线程，但仅在每个内核上运行一个测试线程时得到最佳的加压测试效果。在一个内核运行多个测试线程时，可能会因资源冲突等原因，压力无法施加到最大。
上述压力测试装置，能够实现有效向快速通道互联总线施加压力，且能够使快速通道互联总线的数据传输率接近其理论值，比通常方法更准确地测试快速通道互联总线的性能。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (5)

1.一种快速通道互联总线的压力测试方法，其特征在于，所述方法包括以下步骤：
A.在多个处理器上运行多个测试线程，其中，每个测试线程被固定在所述多个处理器中的一个上运行；
B.按照处理器节点分配物理内存，使得所述每个测试线程被分配为访问远端物理内存，所述远端物理内存为不属于当前正在运行该测试线程的处理器节点的内存；
C.进行内存映射，将所述远端物理内存映射到所述测试线程的线性空间；
D.在用户态所述测试线程读写访问所述远端物理内存。
2.根据权利要求1所述的方法，其特征在于，所述步骤B进一步包括以下步骤：
E.在分配物理内存时，通过进入内核空间，查看物理内存的当前使用状况，识别出各个处理器可用的远端物理内存；
F.在内存管理框架内锁定各个处理器需要占用的可用远端物理内存；
G.将锁定的可用远端物理内存反向映射到用户空间。
3.根据权利要求1或2所述的方法，其特征在于，在所述多个处理器中的一个上仅固定运行一个测试线程。
4.一种快速通道互联总线的压力测试装置，其特征在于，所述压力测试装置包括：
测试线程分配模块，其用于在多个处理器上运行多个测试线程，其中，每个测试线程被固定在所述多个处理器中的一个上运行；
物理内存分配模块，其用于按照处理器节点分配物理内存，使得每个测试线程被分配为访问远端物理内存，所述远端物理内存为不属于当前正在运行该测试线程的处理器节点的物理内存；
物理内存映射模块，其用于进行内存映射，将所述远端物理内存映射到测试线程的线性空间；以及
测试模块，其用于在用户态所述测试线程读写访问远端物理内存。
5.根据权利要求4所述的压力测试装置，其特征在于，所述物理内存分配模块还包括：
物理内存查看单元，其用于在分配物理内存时，通过进入内核空间，查看物理内存的当前使用状况，识别出各个处理器可用的远端物理内存；
物理内存锁定单元，其用于在内存管理框架内锁定各个处理器需要占用的可用远端物理内存；以及
反向映射单元，其用于将锁定的可用远端物理内存反向映射到用户空间。
CN201410714223.4A 2014-11-28 2014-11-28 快速通道互联总线的压力测试方法和压力测试装置 Active CN104484250B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410714223.4A CN104484250B (zh) 2014-11-28 2014-11-28 快速通道互联总线的压力测试方法和压力测试装置
US14/952,358 US20160154720A1 (en) 2014-11-28 2015-11-25 Pressure testing method and pressure testing device for a quick path interconnect bus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410714223.4A CN104484250B (zh) 2014-11-28 2014-11-28 快速通道互联总线的压力测试方法和压力测试装置

Publications (2)

Publication Number Publication Date
CN104484250A CN104484250A (zh) 2015-04-01
CN104484250B true CN104484250B (zh) 2018-04-27

Family

ID=52758794

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410714223.4A Active CN104484250B (zh) 2014-11-28 2014-11-28 快速通道互联总线的压力测试方法和压力测试装置

Country Status (2)

Country Link
US (1) US20160154720A1 (zh)
CN (1) CN104484250B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106557429B (zh) * 2015-09-29 2019-11-05 华为技术有限公司 一种内存数据的迁移方法和节点控制器
CN105243000A (zh) * 2015-10-30 2016-01-13 浪潮电子信息产业股份有限公司 一种适用于多路服务器跨numa内存测试方法
CN107346267A (zh) * 2017-07-13 2017-11-14 郑州云海信息技术有限公司 一种基于numa架构的cpu性能优化方法和装置
CN111309529B (zh) * 2018-12-11 2022-04-19 英业达科技有限公司 依处理器信息完整测试处理器内通信链路的系统及方法
CN111400238B (zh) * 2019-01-02 2023-03-28 中国移动通信有限公司研究院 一种数据处理方法及装置
CN110191010B (zh) * 2019-04-11 2021-01-26 深圳市同泰怡信息技术有限公司 服务器的压力测试方法
CN110175110B (zh) * 2019-05-31 2022-04-01 深圳前海微众银行股份有限公司 压力测试方法、装置、系统、设备及计算机可读存储介质
CN110958159B (zh) * 2019-11-22 2021-05-11 英业达科技有限公司 自适应网络压测的配置方法、系统、可读存储介质及设备
CN112231247A (zh) * 2020-05-06 2021-01-15 青岛鼎信通讯股份有限公司 一种物理存储空间的验证方法
CN114385426A (zh) * 2020-10-16 2022-04-22 长鑫存储技术有限公司 存储器测试方法、装置、设备及存储介质
CN113127308B (zh) * 2021-04-26 2022-11-11 山东英信计算机技术有限公司 一种基于bmc的设备监控方法、装置、系统及存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101158927A (zh) * 2007-10-25 2008-04-09 中国科学院计算技术研究所 一种内存共享的系统和装置及方法
CN103634344A (zh) * 2012-08-23 2014-03-12 阿里巴巴集团控股有限公司 一种单机运行多MySQL数据库实例的方法和设备
CN103649923A (zh) * 2013-06-29 2014-03-19 华为技术有限公司 一种numa系统内存镜像配置方法、解除方法、系统和主节点

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6711652B2 (en) * 2001-06-21 2004-03-23 International Business Machines Corporation Non-uniform memory access (NUMA) data processing system that provides precise notification of remote deallocation of modified data
US8566536B1 (en) * 2009-03-17 2013-10-22 Sandia Corporation Direct access inter-process shared memory
TW201115474A (en) * 2009-10-23 2011-05-01 Inventec Corp Memory detection method under the non uniform memory access environment
CN104239173A (zh) * 2013-06-06 2014-12-24 鸿富锦精密工业（深圳）有限公司 Cpu的总线测试装置及其方法
CN103488436B (zh) * 2013-09-25 2017-04-26 华为技术有限公司 内存扩展系统及方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101158927A (zh) * 2007-10-25 2008-04-09 中国科学院计算技术研究所 一种内存共享的系统和装置及方法
CN103634344A (zh) * 2012-08-23 2014-03-12 阿里巴巴集团控股有限公司 一种单机运行多MySQL数据库实例的方法和设备
CN103649923A (zh) * 2013-06-29 2014-03-19 华为技术有限公司 一种numa系统内存镜像配置方法、解除方法、系统和主节点

Also Published As

Publication number Publication date
CN104484250A (zh) 2015-04-01
US20160154720A1 (en) 2016-06-02

Similar Documents

Publication Publication Date Title
CN104484250B (zh) 快速通道互联总线的压力测试方法和压力测试装置
US8869005B2 (en) Error correction in a stacked memory
CN104346317B (zh) 共享资源访问方法和装置
CN104298628B (zh) 一种用于并发访问的数据存储器仲裁电路及仲裁方法
Kang et al. CAT-TWO: Counter-based adaptive tree, time window optimized for DRAM row-hammer prevention
CN104850480B (zh) 高密度存储服务器硬盘性能测试的方法及装置
CN101719105B (zh) 一种多核系统中对内存访问的优化方法和系统
CN101083140A (zh) 测试计算机的存储器存储系统的方法
CN103136120A (zh) 行缓冲管理策略确定方法和装置、bank划分方法和装置
DE112017001020T5 (de) Unterstützung einer vielzahl von speichertypen in einem speichersteckplatz
CN109062613B (zh) 多核互联二级缓存访问验证方法
CN107346267A (zh) 一种基于numa架构的cpu性能优化方法和装置
US9424193B2 (en) Flexible arbitration scheme for multi endpoint atomic accesses in multicore systems
CN104809039B (zh) 基于物理内存分配映射的内存检测方法
CN103425538A (zh) 进程通讯方法及系统
CN106844232A (zh) 一种面向多核处理器的共享末级高速缓存访存方法和装置
US11409684B2 (en) Processing accelerator architectures
US9304925B2 (en) Distributed data return buffer for coherence system with speculative address support
CN103198001A (zh) 能够自测pcie接口的存储系统及测试方法
CN103634269A (zh) 单点登录系统及方法
US10331570B2 (en) Real time memory address translation device
US9372796B2 (en) Optimum cache access scheme for multi endpoint atomic access in a multicore system
CN107623699A (zh) 一种基于云环境的加密系统
CN108829866A (zh) 一种基于区块链的数据访问系统
CN116457751A (zh) 一种写数据通路结构和芯片

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant