TWI344153B - Format transformation of test data - Google Patents

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1344153 九、發明說明： C發明所屬之技術領域3 發明領域 ' 本發明是關於在待測裝置之測試期間所獲得的測試資 ' 5 料之處理。 I[先前技術 發明背景 為了測試電子裝置，特別是如提供數位電子輸出信號 • 的記憶體裝置（特別是DRAM)此類的積體電子電路，一測試 10 或刺激信號被送入該待測裝置之一輸入，且該待測裝置之 一回應信號由一自動測試設備評估，例如與被期望的資料 相比較。此一自動測試設備可能已包括一特定測試功能， 即該測試設備可執行的測試功能或常式。該測試功能可以 可執行軟體程式碼之形式併入該測試設備内。 - 15 由於如一DRAM陣列的記憶體裝置之測試，一通過/失 . 敗資訊被指定給每個正在被測試的記憶體單元，從而指示 ® 該個別的記憶體單元是否已成功或未成功通過該測試。就 於一測試設備及一測試結果資料處理單元而言，儲存且快 速地管理此大量測試結果資料是一項難巨的挑戰。 20 【發明内容】 發明概要 本發明之一目的是為了提供一種在待測裝置之測試期 間所獲得的測試資料之有效處理。該目的由申請專利範圍 的獨立項解決。進一步的實施例由該等依附項顯示。 5 依據本發明之-示範性實施例，一種用於處理測試資 料的裝置被提供，該裝置包含：—f料輸人介面，適用於 接收表示被執行用於測試—待測裝置的-測試之初級測試 資料’該減職資料以—她格式被提供；—處理單元， 適用_由執行—座標轉換產次級格式表示的次級 測試資料，以將該初級測試倾從該初級格式轉換到該次 、.及L式’以及-貝料輸出介面，適用於提供以該次級格式 表示的該次級測·料，用於將該次㈣試資料儲存在複 數個儲存單疋(或者-儲存單元之複數個分割區）内。 依據另一示範性實施例，一種測試設備被提供，該測 試設備包含：-測試單元，適用於執行用於測試—待測農 置的一測試’且適祕產生表_職的減測試資料； 以及-具有以上所提到的特徵之裝置，用於處理所產生的 初級測試資料。 依據又7F犯性實施例，—種處理測試資料的方法被 提供，其中該方法包含以下步驟：接收表示被執行用於測 式待測裝置的/則3式之初級剛試資料，該初級測試資料 以一初級格式被提供；藉由執行-座標轉換而產生以-次 級格式表_錢賴料，簡該減賴資料從該初 級格式轉換到該次級格式；以及提供以該次級格式表示的 =次級測試資料，以將該次級測試資料儲存在複數個儲存 單元（或者一儲存單元之複數個分割區）内。 依據再-不I巳性實施例，—種電腦可讀媒體被提供， 其中處理測試資料的-電腦程式儲存在該電腦可讀媒體 1344153 内，該電腦程式當被一處理器執行時適用於控制或執行以 上所提到的方法。 依據又一示範性實施例，一種處理測試資料的程式元 ' 件被提供，該程式元件當被一處理器執行時適用於控制或 Λ 5 執行以上所提到的方法。 - 本發明之實施例可部分或完全由一或多個適合的軟體 程式實施或支援，該等軟體程式可儲存在任何類型的資料 載件上或者由其等提供，且可在任何適合的資料處理單元 • 内執行或由任何適合的資料處理單元執行。軟體程式或常 10 式可較佳地用於測試信號處理。依據本發明之一實施例的 測試資料轉換方案可由一電腦程式執行，即藉由軟體，或 藉由使用一或多個特別的電子最佳化電路，即以硬體或以 混合形式，即透過軟體元件及硬體元件混合方式。 該術語‘‘座標轉換”可特別多甲資社從由一或多個第一 - 15 座標所形成的第一_坐標系統到由一或多個第二座標所形成 . 的第二坐標系統的轉換，該等第一座標不同於該等第二座 ® __標_。與原始坐標系統内的資料描述相比，此一座標轉換可 包括具有不同的座標之描述資料。因此，一座標轉換不僅 包括需以一被修改的順序描述的資料之重新排列或重新排 20 序，而且包括一資料結構據以被排列的座標之修改。例如， 由列及行定義的一第一坐標系統内所排列的資料被轉換到 由表示此空間内的一區域之一數字所形成的以及由表示此 區域内的一位置之數字形成的坐標系統。 資料項目之一連續處理並不落於一座標轉換之定義 7 1344153 _ 内，因為其僅僅是基於不是該初級資料之部分的一獨立變 數(計數值）選擇一記憶體。 依據一示範性實施例，表示測試一待測裝置之一測試 ' 的一結果的測試資料以一複雜的方式被修改，以有效儲 「’ 5 存、後處理、管理及存取此測試結果資料。例如，一儲存 - 裝置中的類似矩陣排列的記憶體單元可被測試，以及特別 的測試序列可對此等記憶體單元執行。例如，此等單元可 被個別地測試、可被程式化、抹除、再次程式化、讀取、 • 可以列的方式、行的方式或者沿著一類似矩陣陣列的該等 10 記憶體單元之一對角線而被測試。 因此，結構非常複雜的測試結果需被儲存在一或多數 個測試結果記憶體内。如以下所較詳細描述的，將一記憶 體分為多數個記憶體部分，且執行該測試結果資料之一格 式/座標轉換可允許對不同記憶體區塊内的測試結果進行 - 15 資源有效及時間有效儲存，使得該測試結果之項目可以一 . 容易且明確的方式在該被分割的記憶體内被擷取，且使得 ^ 測試結果儲存容量被有效地管理及使用。因此，執行一智 慧座標轉換或格式轉換可允許對待測電子裝置（特別是記 憶體裝置）之快速、可靠且記憶體有效的測試。 20 當測試記憶體或儲存產品時，一種趨勢是此等記憶體 產品（例如DRAM)之儲存容量大大地增加，且此等記憶體之 速度也增加。為了可靠地測試此一儲存產品之功能，通常 希望允許以一速度測試該記憶體產品，該速度與該記憶體 產品在正常操作期間的速度在實質上是相同的（例如，在該 8 測試期間檢測所謂的“速度相依缺陷”)。 - DRAM記憶體（例如）可能是一類似矩陣排列的記憶 體單m該等個別的記憶體單元沿著列及行排列。該 等列由-或多個列定址解碼器定址或者控制，以及該等行 由-或多個行位址解碼器^址或者控制。為了測試個別的 DRAM單tl是否正常工作，在許多情況下在一記憶體單元 内個別程式化資料且之後讀取資料是不夠的，而是為了檢 測相鄰記憶體單兀之間的交互作用所產生的缺陷，類似 列、類似行及類似對角線的測試序列可被執行。此外，額 外的記憶體單元可被提供在一DRAM内，以替換測試結果 是有缺陷的矩陣陣列内的DRAM單元之功能。此一複雜的 記憶體管理（特別是在速度相依的缺陷也應該被檢測之情 形下）需要一先進的測試架構。 對於此種測試’該等記憶體單元可被個別地測試或以 成組的方式被測試，且對應的通過/失敗位元可被儲存在一 誤差單元映射圖内。從此一映射圖中，與該等記憶體單元 中的哪些已通過測試及該等記憶體單元中的哪些沒有通過 測試有關的資訊可被取得。 依據一示範性實施例’通過/失敗資料之一轉換方案（例 如，從一待測裝置内的類似矩陣的排列到該誤差單元映射 圖）被執行。 因此，一類似表格的儲存結構(ECR，誤差擷取RAM) 可被提供，從此儲存結構t，與該待測裝置之該等部分中 的哪些已通過測試以及哪些沒有通過測試有關的資訊可得 這可作為用以έ平估整個待測裝置是否已通過或沒有通 過測试的基準，以及作為該待測裝置之缺陷部分可如何被 修遵之基準(例如，彻冗餘記憶體結構）。 因為作為待測裝置的記憶體裝置或者其他電子產品在 操作中逐㈣得快速，所試模式也應該是快速 的因此’ 4ECR儲存方案應該是快速地，較佳地是至少 與該待測裝置-樣快。•然而’因為目前發展出的記憶體裝 置必須基於已經存在的記憶體裝置被測試（在許多情況下 依據-較早的技術世代被構造），所以利用較慢的測試結果 儲存單―試快速的裝置可能會產生問題。這可能包括由 於該ECRti㈣與—DU 了記憶體之性能比較所產生的頻寬 問題。 -種直接的方法是為該ECR使料數個記憶體，以使 該測試結果儲存記憶體之缝增加—因數，該因數取決於 該測試結果儲存記憶體之數目。接著，以_循環_nd_r〇bin) 的方式’測試結果資料可賴存在不同記憶體内，例如利 用-解多4 1而，隨著需被測試的記憶體產品之儲存 容1及速度之逐漸增加的需求，測試結果儲存記憶體之大 小及數目也增加，這可能使該測試設備的尺寸變大且變得 昂貴。此外，此一系統之周邊設備可能非常複雜。此種直 接的方法也可能具有以下缺點：在該等記憶體中的每個 中，該測試結果資料以一冗餘的方式被儲存。 與此相反，依據一示範性實施例，一記憶體或多數個 記憶體與一資料格式轉換方案一起被使用，以在源於該待 1344153 測裝置的初級測試資料與該等測試結果被儲存在一 E C R内 的格式所產生的次級測試資料之間轉換。這可能使以下成 為可能：用於儲存以該被修改的格式表示之測試結果的儲 ' 存單元之大小不會比該待測裝置之記憶體大（很多）。此外， " 5 此一實施例可允許具有高的頻寬。 ' 此一座標轉換可被執行，因此多數個實體記憶體或一 實體記憶體之多數個分割區彼此邏輯地連接，即以一非重 疊或獨特的方式被鏈結。因此，該初始原始測試結果資料 • 與滿足有效率儲存的測試結果資料之間的智慧映射可被執行。 10 此一格式轉換可分配該等位址，因此該等DUT位址被 映射到ECR位址，以此使得所有相關/產生的測試資料（依據 一測試模式）被分配(特別是本質上以相同頻率被映射）在該 等記憶體單元部分中的每個内，其中不同記憶體部分中的 ECR位址是相關聯的。這可確保（至少從長期執行或平均來 - 15 看）該等記憶體單元部分中的每個實質上以相同頻率被使 . 用，這可允許有效率地處理用於儲存該等被修改的測試結 ® 《之雜料it雜存容量。 依據一示範性實施例，該座標轉換可能使得一次級測 試資料序列是無矛盾的，對於一組感興趣的初級測試資料 20 序列之一有限的緩衝儲存而言。 接著，本發明之進一步的示範性實施例將被解釋。在 下文中，用於處理測試資料的裝置之進一步的示範性實施 例將被解釋。然而，此等實施例也應用於測試設備、應用 於處理測試資料的方法、應用於程式元件，以及應用於電 11 1344153 腦可讀媒體。 該資料輸入介面可適用於接收以該初級格式表示的初 級測試資料，該初級測試資料表示該待測裝置之一被測部 分的一位址，且表示該待測裝置之該被測部分的一測試結 5果。因此，該等初級測試資料項目中的每個可能包括以下 - 資訊：該待測裝置之哪一部分（例如，一 DRAM之哪個記憶 體單元）已被測試以及此測試之特別的結果為何（特別是該 待測裝置之該被測部分是否已通過該測試或者是否沒有通 鲁 過該測試）。 1〇 該位址可表示該待測裝置之該被測部分的一列及一 行。利用此一測試結果官理，在一待測記憶體内（例如一 DRAM或一EEPROM内）的—類似矩陣排_記憶體單元可 被反映。 該測試結果可表示該待測裝置之該被測部分是否已通 -15麟測試或是否沒有通過該測試。該被測部分是否已通過 擊-朗試或者沒有㈣該賴的蚊或決策可缺基於回應 資料（將-刺激信號施加給該被測部分之回應）與被期望的 資料之比較而得到的。在實際的測試結果與該被期望的測 試結果一致時，可假設該被測部分已通過該測試，否則可 20假設該被測部分沒有通過該測試。 該資料輸出介面可適用於提供以該次級格式表示的該 次級測試資料，該次級測試資料表示該待測裝置之該被測 部分之該喊結果需_存在其㈣賴存單元之一位 址，且表示該待測裳置之該被測部分的-測試結果。因此， 12 1344153 該次級測試資料也可包括判斷該被測部分之一功能或性化 所需的所有資訊。然而，該次級測試資料已被轉換為—格 式，該格式允許較高效率儲存及處理該記憶體單元内所儲 存的複雜的測試資料。 5 特別地，該位址可表示該待測裝置之該被測部分的，

測S式結果需被儲存在其分割區内的該儲存單元之—八^ 區，且可表示該待測裝置之該被測部分的該測試結果需被 儲存在其分割區塊内的該儲存單元之該分割區内的—仅 址。因此，特別地’表示為該初級測試資料格式的—列-行 10 -通過/失敗資訊結構可被轉換為以該次級測試資料格式表 示的一分割區數-對應分割區的位址-通過/失敗資訊結構， 因此以原始及被修改的格式所儲存的測試資料之明確指定 可被執行。 該測試結果可表示該待測裝置之該被測部分是否已通 15過該測試或者沒有通過該測試。這可被編碼為一測試結果 位元’該測試結果位元可能具有一邏輯值“丨’，（即，測試通 過），或者可能具有一邏輯值“0”(即，測試失敗），反之亦然。 該處理單元可被設計使得該初級格式不同於該次級格 式。因此，一真正的座標轉換或格式轉換可被執行，以有 20效率地使用用於儲存該測試資料的測試結果記憶體資源。 該處理單元可被設計使得該次級格式自該初級格式之 一座標轉換得到。特別地，一類似矩陣的待測記憶體裝置 之列-行座標可被轉換到一座標系統，該座標系統表示了一 分割區數及此一分割區内的位址。 13 該處理單元可進一步被設計使得該初級測試資料被映 射到該次級測試資料，以此使得該次級測試資料之項目平 均地實質上以相同頻率分配給該儲存單元之不同分割區。 因此這可確保4儲存容量及該記憶體單元之個別的分割 5區之資源被有效率地使用，因此實際上沒有任何該記憶體 單元之記憶體儲存容量未被使用。 該處理單元可適用於以一對射方式將該初級測試資料 映射到該次級測試資料。在數學語言令，單射、滿射及對 射可表示由引數及像被映射之方式所區別的函數之類別σ 10 一單射不會將兩個不同的引數映射到相同的像(輸出值），但 是也並不需要達到所有可能的輸出值。一滿射將至少一輸 入映射到任何可能的像一對射是—單射且滿射的函數。 -對射函數也可表示為-對—對應。此—對射測試結果資 料管理允許容易地擷取該測試資料之項目，而不會使記憶 15體容量未被使用。 該處理單元可適用於藉由將該初級測試資料從該初級 格式轉換為中間格式而產生以—中間格式表示的中間測試 資料，以及可適用於藉由將該中間測試資料從該中間格式 轉換為該次級格式而產生以該次級格式表示的該次級測試 20 #料。換句話說，從該第一格式到該第二格式的座標之轉 換可以兩個（或更多的）步驟被執行，這可簡化此一轉換所需 數字方面的努力。 利用由-被偏移的拉丁方陣、一拌碼拉丁方陣、交錯 拌碼、交錯多項式拌碼、偏移交錯拌碼、偏移交錯多項式曰 1344153 拌碼及以上之組合組成的族群中的至少一者，該處理單元 可適用於將該初級測試資料映射到該次級測試資料。此處 理方案可有利地應用於依據一示範性實施例的格式轉換。 _ 此等方案在以下將被較詳細地解釋。 " 5 在下文中，該等測試設備之進一步的示範性實施例將 - 被解釋。然而，此等實施例也應用於用以處理測試資料的 裝置、應用於處理測試資料的方法、應用於程式元件，以 及應用於電腦可讀媒體。 # 此一測試設備之架構可包含一中央控制單元（例如一 10 工作站）及一連接的測試裝置。此外，一或多數個待測裝置 (DUT)可連接到此一測試裝置以被測試。特別地，該DUT 可包含多數個接腳，該等接腳透過連接元件連接到該測試 裝置。接著，在該控制單元之控制下，該測試單元可將刺 激信號施加給該等待測裝置（接續地或者同時地）。回應信號 - 15 由該等待測裝置在特定的接腳上提供。此等回應信號可與 . 被期望的回應信號比較，以及該等回應信號與該等被期望 ® 的信號之間的比較可產生以下一結果：一個別待測裝置之 一個別部分是否已通過或者沒有通過該測試。接著此資料 可在該測試裝置及該工作站内被轉換為其可被有效率地儲 20 存為一 ECR的格式。 該測試設備可被特別地設計為一用於測試一待測記憶 體裝置的記憶體測試裝置。此一被測記憶體裝置產品可能 是一DRAM、一EEPROM或一快閃記憶體單元。可選擇的 方式是，此一待測裝置可能是一邏輯裝置、一電子電路、 15 5 積體電路、—處理器、一系統單晶片或者一混合電路。 然而，原則卜 . '、，任何電子產品可由依據本發明之一示範性 實施例的資料理系統騎職。 =測心備可進-步包含祕職資料輸出介面的— ^單_ °_存單元適用於儲存以該次級格式表示的兮 級測試資料。因此，該職可被齡在雜存單元内了 Ί效率地管理該儲存單元之儲存容量是可能的以 10 15 '、持4韻存單元所需的努力盡可能地少。這可有效借 助於由本發明之實施例的座標轉換功能。 a該儲存單元可分為多數個分割區，其中該等分割區中 的每:可適用於儲存以該次級格式表示的該次級測試資 f由77割雜存單元，可獲得-高頻寬，且藉由有效 率地官理需儲存在料分龍⑽測試結果資料之分配， 此高頻寬可與—高詩管理速度合併，從而具有一高測試 速度。 广α/玄等刀割區可能是實體上分離的實體及/或該實體儲 子單凡之部分。換句話說，不同的分割區可被提供為實體 =離m僅是邏輯上連接之單元或者裝置，因為個別的分 20 f區之位址管理可被集中地控制或者調整。可選擇的方式 〇是^該等分割區可能僅僅是一或相同儲存單元之邏輯上被 區分的部分，其中只有個別分割區的储存管理被執行，以 此使得不同的分割區可在邏輯上被區分。 上 、κ式。又備可包含一或多數個設於該資料輸出介面與 6玄儲存單元之間的緩衝器單元(例如一fif〇)。在將測試結 16 1344153 果資料永久地儲存在對應被指定的記憶體部分内之前，此 一緩衝器可作為一用以將測試結果資料儲存—段時間之額 外的記憶體。此一緩衝器單元可允許在一短的時間期間不 - 均勻地使用個別的分割區之容量。然而，從長遠執行來看， 、 5其可確保該等分割區中的每個本質上被以相同頻率使用。 -該測試設備可進一步包含設於該資料輸出介面與該等 區塊之間的一解多工器單元，且該解多工器單元可適用於 基於該次級測試資料中的各個項目内所包括的位址資訊將 ® 該次級測試資料中的個別項目分配給該等分割區中的各 10個。此一解多工器單元可接收以該次級格式表示的該測試 資料，且可將此資料路由給該記憶體單元中的各個分割 區，以將每個測試結果資料項目儲存在一正確或適當的分 割區内。因此’該解多工器單元可被表示為一分配單元。 圖式簡單說明 • 15 藉由參看以下結合附圖的實施例之較詳細的描述，本 • Μ之實施例之其他目的及許多附帶優點將容易被理解且 可被較好地理解。實質上或功能上相等或類似的特徵以相 同的參考符號表示。 第1圖顯示了包含—測試單元及一用於處理測試資料 20 的裝置之測試設備。 第2圖描述了包括_測試單元及一用於依據本發明之 -示範性實施織_試諸的裝置之測試設備。 第3圖描述了包含_測試單元及一用於依據本發明之 另-示範性實施例處理測試資料的裝置之測試設備。 17 第4圖描述了用於在位址擴展下拌碼的邏輯架構。 第5圖描述了在位址擴展下的ECR位址產生。 第6圖描述了在多項式拌碼下的一拌碼矩陣。 第7圖描述了 APG與ECR位址之間的映射。 第8圖描述了 p=8個分割區相對丨6*32個APG位址之例 子的矩陣； 第9圖描述了第8圖之例子，一分割區“〇，，相對16*32個 APG位址。 該圖中的栺述是示意性的。 【實施方式1 較佳實施例之詳細說明 在下文中，依據本發明之示範性實施例的用於記憶艏 測試之有效儲存高頻寬誤差映射將被解釋。 依據一示範性實施例，多個測試結果記憶體及/或被分 割的測試結果記憶體被用於一測試裝置，該等測試結果記 憶體用於儲存與一作為待測裝置（DUT)的記憶體單元陣列 之記憶體單元相關的通過/失敗資訊。特別地，在該DUT内 的記憶體單元位址與測試結果記憶體位址之間的一格式轉 換下的位址相關性可被實現，以管理在執行測試的短時間 内所產生的且表示該DUT之品質之測試結果的大量的通過 /失敗資訊。 本發明之實施例可在記憶體裝置之全速測試之環境下 實施，例如利用一自動測試設備(ATE)，如Agilent技術公司 的93000測試裝置° 記憶體裝置可被組織為2R列及2^于，可產生多達幾十 億位元之規模。一算法圖型產生器（APG)可產生一序列的存 取（列r，行c)，且可產生用於讀取存取的被期望的資料dExp。 存取序列通常以1之步階（步幅）、2的次方、有時為任意 整數沿著列、行、對角線或反對角線(anti-diagonal)進行， 通常限制於矩形分佈區塊。 該自動測試設備可即時更新一所謂的ECR記憶體（誤 差擷取RAM)，該ECR記憶體包含每個記憶體單元a=(c，r)的 —通過/失敗入〇 (entry)。該ECR資訊可被用於利用冗餘結 構修護無法正常工作的記憶體單元。 然而，在一 DUT記憶體與一 ECR記憶體之間可能有一 頻寬間隙。特別地，被測DUT記憶體可能比一自動測試設 備内的（較舊的）ECR記憶體更快速。因為實體ecr記憶體f 能大於1位元寬’所以更新該ECR可能需要至少兩次存取用 於一讀取-修改-寫入操作。 在β己憶體測a式中’所s胃的拌碼表(scrambHng〖此⑷可被 用以在邏輯與貫體έ己憶體位址之間映射，以助於以較方便 的形式呈現ECR資料。此拌碼應該與用於增進頻寬的拌碼 有所區別。 其他映射可被用以合併誤差資訊，以提供—較粗糙的 使用者概觀(user view)。依據一示範性實施例’此等映射可 被用以增加頻寬或減少大小。 在下文中，一符號將被定義。 a=(c，r)可表示一具有A個位元的DUT位址“a”，包含或 1344153 者由一具有R個位元的列位址r及一具有C個位元的行位址c 組成。 e=(m，w)可表示一具有E個位元的ECR位址“e” ’包含或 者由具有N個位元以選擇Μ個記憶體中的一者之一記憶體 5 位址m，以及一具有W個位元的字位址w組成。特別地，其 中 0$/«<似-1，从€2'# = £^7{1〇£2(从)}。 具有B個位元的一 ECR分割區數p選擇P個分割區中的 一者’其中P可能大於、等於或小於Μ。特別地， 〇 幺 pSP-l,尸S 2e，5 = ce"{log2(尸)}。 〇 丨可表示一位址序列。以位址a(o)開始且以“s”步進 的一維線性位址序列可由給出。在呼多情況 下，-2'或者2的兩個次方(一般對角線)之總和或:：， 有時“s”可能是任何整數。

^=(U,22,...,2^1 J a = b'A-a a(x) = a〇 + axx + ...αΑ_λχΑ~λ ~^〇α^χ 20 1344153 a=c + 2cr a = (ao，...，y • c = h,...,cc_,)' r = (ws—,)’ • f c、 a =

\rJ . -(C〇””，cc-i，’。，‘··，^^》 位址了被表示為一正整數值a，其中一i，一行 位元向量a包含A個位元ak，以及/或一具有a個係數如的多項 # 式a(x)。 5 可應用模算法： -關於整數除法，a\p，例如13\5=2 -餘數：a mod P=[a]p，例如[13]5=3。 ，例如 13 = 2.5 + 3。 -[〇 + = b}p + [b]P]p,a^[a bl = \[al · [A],,], - l〇 預設向量a是一行向量，a’是一列向量。 一單射函數可表示沒有兩個引數映射到相同影像的一 Φ 函數。 gcd(.，.)表示最大公約數。ceii(x)捨入至大於或等於χ之 最近的整數。 15 習知的’一個單一 ECR記憶體可被用於儲存測試資 料。此一ECR可能是快速但是昂貴的SRAM。對於此等習知 的方法，ECR頻寬已足夠高。 另一方法是實現多倍交錯ECR記憶體。 在此情況中，隨後的存取以一循環的方式被分配給τ 21 倍交錯ECR純制本。該目㈣翔找被測單元位址 a=(c，r)。總頻寬比一副本高丁倍。總的ECR記憶體大小是大 T—倍，因為每個DUTU可被映射到任何ECR副本，從而使 每個副本為所有位址提供”。所有咖副本在使用此結 果之前被合併。 依據本發明之-不範性實施例，可不使用該等了記憶體 副本，同時保持多個記憶體之頻莧優勢。 第1圖顯示了依據先前所描述的方法之一測試設備_ 的方塊圖。 算法圊型產生器101基於一待測裝置DUT 1〇2之部 分的位址3_產生-測試序列。因此，a隱是提供給一 DUT 102及-閘單元1()3的特定DUT位址。藉由提供刺激信號， 一測試序列被施加給該DUT，且根據此等刺激信號，回應 資料如听被提供給一比較器單元1〇4。通過/失敗信號由該比 較器單元10 4基於如該算法圖型產生器丨〇〗所提供的該響應 =貝料dDUT與被期望的結果資料dExp之比較的結果而產生。產 生的通過/失敗資料被提供給該閘單元1〇3以產生結果資料 aFail。每個失敗位址的交換(transacti〇n)發生在該閘單元IQ] 與一處理部分105之間。 在此處理部分】05内，一計數器單元丨〇6被提供，該計 真器單元106隨著每一交換而增量。一中央處理單元 (C P U) 10 7被提供以發送控制信號給邏輯閘丨〇 8。各個邏輯閘 108進一步接收來自該閘單元1〇3之資訊或來自該計數 器單元106的計數資訊。一解多工器1〇9藉由透過讀取_修改 1344153 -寫入(RMW)單元110將該測試結果資料傳給個別的記憶體 裝置111，從而分配該測試結果資料。根據第1圖，從主機 (master)至從機（slave)的交換方向從左至右而進行（雖然資 • 料在第1圖中沒有被明確顯示）。 ^ 5 在下文中，超級電腦内的儲存方案將被解釋。超級電 - 腦（SIMD=向量電腦，MIMD=多處理器電腦）可使用多個記 憶體。 將一多元件結構内的一邏輯位址“a”唯一地映射到一 • 實體位址“e”（由該記憶體内的一被選定的記憶體“m”及一 10 字位址“w”組成）之許多不同的儲存方案可得到，使得向量 位址被分配給多個記憶體以使該存取並行，從而獲得一較 快地平均交換速率。 在此情況下，e=(m,w)=f(a)，其中f〇是單射的。此外， m=fm(a)，w=fw(a)。 - 15 可被實現之可得到的儲存方案是低階交錯、偏移、質 數交錯、質數殘數系統(RNS，其中一數目被表示為來自模 ® 除法的一組餘數（殘數)）、拉丁方陣及XOR拌碼。此等技術 可依據本發明之示範性實施例被實施，例如一記憶體測 試，特別是用於儲存測試結果資料。通常，實體記憶體的 20 數目Μ與分割區的數目P之間沒有區別，即暗示P=M。該邏 輯位址由單一標量“a”組成，與一列及行位址（c，r)相反。 非平衡映射可能導致速度減慢，而一 ECR將遺漏誤 差，這會使其變得不可使用。只有一“完美”的方案是可應 用的，如下文所解釋的。因此，對記憶體測試應用儲存方 23 1344153 案可能是複雜的。 被存取的資料儲存區通常是小的。因此，習知的儲存 方案可能只能達到M2個元素，例如拉丁方陣。 一種已知為可被有利實施的可得到的方法是低階交 5 錯。當記憶體之數目是一2次冪時，M=2N，該等N個低階位 址位元可選擇一記憶體。剩餘的位元可選擇一記憶體内的 一字元。 W — (W0 V--J Ww-1 ) — (αΛί V··? ^/)-1 ) N + W = A 此等效於： 1〇 m = [a]M =[α]2,

w = a \M = a\2N 此一方案之特性是其假設M=2N。可能不需要任何明確 的硬體（除以2N及模（modulo)2N僅是位元選擇）。當步幅“s” 與M=2N(即，對於所有偶數步幅）具有一公約數時可能發生 矛盾，最糟糕的情況是當步幅是2N之倍數時，gcd(s,M)應該 15 是卜因此，這樣的低階交錯對於記憶體測試可能是不適合的。 接著，偏移(K-方式偏移）將被解釋。 此一方案可能類似於低階交錯，但是每2N、22N、 23N、…、2KN個位址“偏移（skew)”一映射，以打破低階交錯 内的重複。 24 1344153 m= _* = l) 」2.v

. w = a/2N

(K-l).N>A ' 此一方案之特性是其假設M=2N。此一系統之硬體非常 ' 簡單，且僅僅需要一些加法器。對於步幅s=2s而言，在足夠 - 大的K之情況下，沒有矛盾發生d然而，一些對角線及反射 5 角線可能發生矛盾。然而，該偏移方案可能需要適用於記 憶體測試的一些改寫。 • 在下文中，將解釋質數交錯。 記憶體之數目Μ是一奇質數P，M=P 1例如，P=7。該 公式類似於低階交錯： 10 m = Ά

w=a\P

[a]p可被計算為預先計算的係數之加權總和。 - 此質數交錯方案之特性是，硬體整數除以一質數（對於 w=a\P)可能是不實際的。因此，質數交錯可能需要適用於 ® 記憶體測試的改寫。 15 該系統對於幾乎所有步幅s可能是無矛盾的，除了當s 是P之整數倍時，即若gcd(S，P)=l則無矛盾。 對於適度地小的P，矛盾可能發生於許多對角線及反對 角線，例如對於任何正整數j，23j-l是7的倍數。因此，質數 交錯對於實際數目的記憶體M=P可能需要改寫。質數數目 20 的記憶體可能是難以使用的。 接著將解釋質數殘數系統(RNS)。 25 1344153 此一系統去除了除以一質數。

m = [a]P w = [a]lW P-2W >2a gcd(P,2) = l 來自數字理論之中國餘數理論仍保證一單射映射a-> (m,w)。 5 P也可能是任何奇整數。 此一方案之特性是合理的硬體努力。然而，某些步進 對角線及反對角線的矛盾可能與發生在“質數交錯”内的矛 盾相同。因此，對於實際數目的記憶體M=P，該質數RNS 可能需要某些改寫。記憶體内的分配洞（distributed holes) 10 可能是不方便的。 在下文中，將解釋拉丁方陣概念。 一（完美）拉丁方陣L是一具有從0至2N-1之整數元素的 (2N，2N)矩陣，其中在任何列或行（或對角線或反對角線）中 沒有一元素產生超過一次。 15 列r及行c查詢（M，M)拉丁方陣L以決定記憶體m，M=2N。 m = L(c, r) w = a\2N M = max(C,/?) 拉丁方陣之特性是無矛盾的列、行、對角線及反對角 線。拉丁方陣應該具有該DUT記憶體之大小，且因此對於 記憶體測試可能需要改寫。此外，拉丁方陣需要許多記憶 20 體M=2N，且因此可能需要用於一記憶體測試的進一步的改寫。 在下文中，將解釋拌碼。 26 1344153 m中的每個位元是a内的該等位址位元之加權XOR 和，具有在利用運算XOR及AND的GF(2)上之非奇異（N，A) 加權矩陣X。GF(2)表示以XOR及AND作為運算的質數=2元 素上的高氏場(Galois Field)。 S m = X a . >v = a \ 可能難以決定X (對於M=23及A=3 2有296個可能的X )。 該拌碼方案之特性是其假設1\4=21"個記憶體，具有一簡 • 單的硬體配置，可能包含基於X之選擇的矛盾，且可能包含 如何選擇X之困難。 10 在下文中，多項式拌碼將被解釋，其也可被表示為“多 項式交錯’’。 一（Ν,Α)矩陣X包含來自“N”階最大長度LFSR(線性回 饋偏移暫存器）的“A”個隨後狀態。 - 然而，無矛盾對角線可能需要X内的“A”個唯一行 15 (LFSR狀態）。因為最大長度是2N-1，所以這需要八口 _ 2N-1=M-1，即，M> A。 該多項式拌碼方案之特性是其假設1^=21"個記憶體，包 含簡單的硬體，且當時，對於s=2s步幅或2s步進對 角線/反對角線之緩衝儲存深度1可能是無矛盾的。通常需 20 要許多記憶體。然而，藉由將一記憶體分為多數個分割區， 所需的記憶體之數目可被減少。此外，可能發生各種整數 步幅之矛盾。 依據本發明之一示範性實施例，該ECR記憶體可被分 27 1344153 割為M>1個較小的實體記憶體，其總數為P>1個分割區。P 可能大於或小於Μ或者等於Μ。依據一示範性實施例，邏輯 分割區及實體記憶體可被區分開。 ' 依據一示範性實施例，該列/行位址可被映射到一分割 ’ 5 區p=fp(c，r)，使得重要（或相關的）位址序列{♦)} = {(Κ4Φ))}可 - 以很少的叢集經常同等地映射到所有P個分割區。接著，分 割區p可映射到記憶體m上。映射（C,r)4w可被決定，使得 (c,r)-> w，w是單射且易於實現。 Φ 映射之典型類別如下： P = fp{a) 10 w 二[p]广Μ 二 2" 緩衝儲存可平滑化短期的存取叢集使分割區/記憶體 相等。 - 該映射可用於所有存取，從而使其對於軟體看似通透的。 在下文中，參看第2圖，將解釋依據本發明之一示範性 ® 15實施例的測試設備200。 該測試設備200包含一適用於執行一測試且產生表示 該測試之初級測試資料的一測試單元2(Η，該測試用於測試 一待測裝置202。此外，該測試設備200包含一用於處理該 產生的初級測試資料之裝置203。 20 用於處理測試資料的裝置203包含一適用於接收初級 測試資料的資料輸入介面204，該初級測試資料表示被執行 用以測試一待測裝置202的測試，該初級測試資料以一初級 28 1344153 格式a被提供。藉由將該初級測試資料從該初級格式轉換到 一次級格式（m,w)，一處理單元205適用於產生以該次級格 式（m，w)表示的次級測試資料。此外，一資料輸出介面206 被提供，其適用於提供以該次級格式表示的該次級測試資 5 料’以將該次級測試資料儲存在一儲存裝置207内。 該資料輸入介面204接收以一初級格式表示的初級測 試資料，該初級測試資料表示該待測裝置2〇2之一被測部分 的一位址，且表示該DUT 202之該被測部分的一測試結果 (即，該被指定的測試部分是否已通過或沒有通過該測試）。 1〇 依據所描述的實施例，該待測裝置202是一DRAM記憶 體產品’即類似矩陣排列的記憶體單元。因此，該位址“a” 表不該記憶體陣列202的被測記憶體單元之一列“r”及一行 c。一般而言，本發明之實施例可被應用於任何類型的記 憶體裝置，如DRAM或快閃記憶體。然而，DRAM特別適 15用於-使用本發明的實施例的測試，因為此類型的快速記 憶體特別易受到頻寬問題的影響。 該資料輸i介面2〇6提供叫:域料(m，w)表示的次 級測試資料，該:欠減式(m，w)表存單元2G7之一位 20 中該雨2G2之被測部分的測試結果需被儲存於該 :單TC2G7巾’且該次級格如啦示該謝脱之該被 測部分的一測試結果（即，該被測部分是否已通過或沒㈣ 過該測試）。 特別地’該位址,可能表示該待測裝置加之被測部分 的測試結果需被儲存在其記憶體部分的該儲存裝置之一記 29 1344153 憶體部分（例如，一個別的·實體記憶體或一實體記憶體之部 分）207a至207c(例如，該記憶體部分207a)，且“w”可能表示 該待測裝置202之被測部分的測試結果需被儲存在其記憶 ' 體部分的該儲存單元207之該記憶體部分内的一位址。 、 5 因此，該處理單元202可執行一儲存映射a_>(w，w)。因 - 此’藉由基於以該初級格式表示的測試資料而執行一座標 轉換，該處理單元205將該測試結果資料轉換為該 次級格式。 ® 該處理單元2 0 5將該初級測試資料轉換為該次級測試 10 資料，方式為使得該次級測試資料之項目（平均來看，即從 長久執行來看）實質上經常同等地分配給該儲存單元207之 不同記憶體部分207a至207c。 該儲存單元207耦接到該資料輸入介面206，且適用於 儲存以該次級格式表示的該次級測試資料。特別地，該儲 ， 15 存單元207被分為該等記憶體部分207a、207b，...，207c，該 - 等記憶體部分207a、207b, .._，207c中的每個適用於儲存以該 ® 次級格式表示的該次級測試資料之一部分。 此外，該測試設備200包含設於該資料輸出介面2〇6與 該儲存單元207之該等記憶體部分207a、207b，...，207c之間 20 的多數個緩衝器單元208a、208b，…，208c。除此之外，該測 試設備200包含設於該資料輸出介面206與該等記憶體部分 207a、207b，...，2〇7c之間的一解多工器單元209，且基於該 次級測試資料中的各個項内所包括的位址資訊，該解多工 器209適用於將該次級測試資料之各個項分配給該等記憶 30 1344153 體部分207a、207b，...，207c中的各個。 從第2圖可看出，一算法圖型產生器210產生被提供給 ό玄DUT 202及一閘早元211的位址序列。施加給該DUT 202的刺激信號導致響應信號dDUT之產生，該響應信號如町 5被提供給一比較器單元212。藉由比較該響應信號dmjT與被 期望的資料dEXP ’指示該DUT 202之一被測部分是否已通過 或沒有通過該測試的通過/失敗信號由該比較器單元212產 生’且被提供給該閘單元211。 如參考符號213所指示，每個失敗位址的交換藉由提供 10 一失敗位址aFail給一多工器或選擇器單元214之一輸入而被 執行。該多工器214之另一輸入被提供來自一中央處理單元 (CPU)215的控制k號。因此，一位址3被提供在該處理單 元205之該輸入介面2〇4。 在該分割單元205内，一儲存映射a—(m,w)被產生，即

從a至(m，w)的座標轉換被執行。雖然對應的資料沒有明確 地在第2圖中顯示’但是自主機到從機之交換的方向在第2 圖中從左至右進行。 該輸入204處所提供的位址信號^，，可能是一㈣位元 仏说’該36位το信號表示該待測記憶體裝置2〇2之一特定記 20憶體單元的列r及行c。該位址信號⑺是一個6位元信號，該6 位元信號表示該記憶體207之該等記憶體部分2〇7a至2〇7c _的-特&記憶體部分之位址’該記憶體2G7可有能力儲存 各自的通過/失敗貧訊。此外，—個3〇位元信號认表示資訊 應被儲存在其位址内的由m所定義的有能力的記憶體部分 31 1344153 207a至207c内的位址。 一解多工器單元209對該信號w進行解多工處理，以將 該等信號提供給該記憶體單元2〇7之該等記憶體部分2〇7a 至207c中的對應的一者。然而，該 5 等記憶體部分207a至207c中的每個與該解多工器單元 2〇9之一對應輸出被一 FIF〇緩衝器2〇83至2〇&以及一對應 的讀取-修改-寫入方塊216a、216b、216c隔開。 因此，第2圖所示的方案可獲得一適合的映射。 此一映射可能是無矛盾的。理想地，重要的位址序列 被映射，使得其等在重新再次造訪相同記憶體部分/分割區 之前在所有記憶體部分/分割區間循環。長期來看，所有記 憶體部分/分割區實質上被造訪的頻率應該實質上相同，而 很少有相同記憶體部分/分割區之叢集。

該映射是單射的，因此不同的DUT位址a=(r，c)應該映 15射到不同的ECR位址e=(m，w)。 N 理想地，該映射是雙向的（沒有漏洞）。該頻寬乘法器 可能等於或接近Μ。 因此，第2圖所示的系統對於軟體可能是通透的且可 能只需要一低硬體努力。可能不需要任何整數除法。總的 20 ECR記憶體大小可能等於或接近DUT記憶體大小（即，只有 拫小的儲存負擔）。記憶體之二個數字的次方可簡化解碼， 且可使其較易於獲得一相鄰的記憶體空間。 —大的質數殘數系統(RNS)方案可在依據本發明之一 示範性實施例之系統内實現。 32 1344153 對於所有相關的步幅（步進的對角線及步進的反對角 線）而言，p可被選擇為足夠大的相對質數。因為p太大就不 可能為記憶體之數目，所以可執行兩個級聯模運算。 P = [a]p,B = [\0g2 P] m=[p]2K,M^2N w = [a]2„

W = A + \-N 5 此一系統之特性是，該系統可是具有少量緩衝而無矛

盾的，除非該步幅“S”是P之整數倍。對於足夠大的P，對於 25之步幅及2s步進的對角線及反對角線沒有矛盾發生。因為 gcd(P,M)共Μ，所以一些記憶體比其他記憶體被較經常使 用。這意味著該頻寬乘法因數可能稍微小於Β。從而產生該 10 記憶體内的漏洞。 在下文中，將解釋一偏移拉丁方陣可依據本發明之一 示範性實施例如何在一系統内被實現。 為了減小記憶體之數目及該拉丁方陣L之大小，在查詢 一（2Β,2Β)拉丁方陣L之前，R列位址位元（各個C行位元）可利 15 用偏移（skewing)被縮減為Β個位元。 -^=0 _ 2b

j=\i^2kB j=〇 丄β P = L{i,j) m = [p]2,,M = 2N w = {c + r 2( )\2n 此一系統之特性是，其用於任何大小的DUT記憶體， Μ獨立於R及C。該拉丁方陣大小可能只是（2B,2B)。此外， 33 1344153 具有列及行步幅】的對角線及反對角線之無矛盾執行是可 能的。 接著’依據本發明之一實施例的一拌碼拉丁方陣原理 將被描述。 5 為了減少記憶體之數目及該拉丁方陣L之大小，民列位 址位元（各個C行位址位元）可在查詢一（2b，2b)拉丁方陣[之 前’利用XOR函數被縮減為B個位元。 P = L(i，j) m = [p]2K-yM =2n vv = (c + r ·2Γ)\2" 此一系統之特性疋，其用於任何大小的DUT記情體， 10 Μ獨立於R及C。該拉丁方陣大小只是（2B，2B)。此外，可能 獲得具有列及行步幅1的對角線及反對角線之無矛盾執行。 接著，依據一示範性實施例的交錯(多項式)拌碼將被解釋。 為了減少或去除與一給定（小）數目的記憶體M之矛 盾，該位址（c，r)利用一（B，C+R)矩陣X(產生分割區p)被拌 15碼其中尸-〖，户〉Μ ’接著將模Μ減少為較少的記憶體。 fc) Ρ = Χ· v) ρ = {ρ0,...,ρβ^) C + R<2B m=[p\N,M = 2ν νν = (c + r ·2γ)\2λ， 此一系統之特性是，其用於任何大小的DUT記憶體， Μ獨立於R及C。此-系統可能具有與習知的拌碼（具有p個 34 1344153 記憶體）相同的矛盾行為，但是只具有M>P個記憶體。 接著，依據一示範性實施例的偏移交錯（多項式)拌碼將 被解釋。 位址“a”首先被偏移，從而產生“b”，接著被拌碼以決 5 定分割區P，最後被減少到模Μ以選擇記憶體m。 b= _Α=0 」2β {Κ-\)·Β>Α b = (b0,...,bA_^) P = Xb m = \_ρ\χ ,Μ =2n w = α\2Ν 此一系統可能具有以下特性：與整數步幅的矛盾被破 壞。然而，該系統對於幾乎所有步幅可能需要2Ρ個緩衝器 深度。 10 依據一示範性實施例，一記憶體測試方案被提供，利 用一 ATE或者一DUT板，或者在晶片DFT上。此一系統可能 是基於假設：P=M。該ECR可被分割為M>1個記憶體。此 一系統可利用一單射映射a=(c,r)-> e=(m，w)運作。而且， m=fm(c,r)可能大於來自“c”及“r”的位元之一簡單子集。 15 對於一以s=M為步幅的位址序列，具有Μ個記憶體的總 頻寬大於於一個單一的記憶體。理想地，該速度增量是Μ 之一因數，在任何情況下是大於一的因數。 所有Μ個記憶體的總大小可能比一個單一記憶體所需 的大小之Μ倍小。理想地，該記憶體減少量是因數Μ，在任 20 何情況下是一大於1的因數。 35 特別是對於P关Μ之情況，依據一示範性實施例的記憶 體裝置可被提供，該記憶體裝置可被提供一 ATE或DUT 板，或者設於一晶片DFT上。在此一情形中，該ECR可能包 含在M>1個記憶體上的P>1個分割區。利用一單射映射 5 a=(c，r) — e=(m，w)(由 p=fp(c，r)、m=fm(p)、w=fw(c，r)， m=fm(fp(c,r))組成）可能大於來自“c”及“r”的位元之一簡單 的子集。 對於一以s=P為步幅的位址序列，具有Μ個記憶體的總 頻寬可能大於一個單一的記憶體。理想地，該速度增加量 10 是一因數Μ，在任何情況下是大於1的一因數。 所有Μ個記憶體的總大小可能比一個單一記憶體所需 的大小之Μ倍小。理想地，該記憶體減少量是一因數Μ，在 任何情況下是一大於1的因數。 此外，此一系統可結合一可程式化映射以增進或最佳 15 化一給定組的位址序列。依據另一示範性實施例，此可結 合緩衝以容許被映射分割區及記憶體之短期叢集。依據另 一示範性實施例，這可結合透過相同映射的讀取以使對一 軟體為不可見。此外，此一系統可結合多個級聯的映射。 此映射可能包括“X模Ρ”之計算，其中Ρ是奇數。這可能 20 包括質數交錯及質數RNS。此外，該映射可能包括“X mod Ρ” 及“y mod B”之計算，其中P是奇數，P关B。這可能包括大 的質數RNS。 除此之外，該映射可能包括在（c,r)内的至少兩個位元 欄位之總和，這可能包括偏斜。 36 此外，該映射可能包括一拉丁方陣之查詢。 除此之外，該映射可能包括一拉丁方陣之查詢，其中 該等索引之計算可能包括來自“a”或者(c，r)的至少兩個位元 欄位之總和。這可能包括一被偏移的拉丁方陣方案。 5 此外，該映射可能包括一拉丁方陣之查詢，其中該等 索引之計算可能包括“a”或者（c,r)的XOR函數。這可能包括 一拌碼拉丁方陣原理。 該映射也可能包括一 X 0 R表，該X 0 R表可能包括拌碼。 該映射可能包括一XOR表，其中多個連續的行是線性 10 獨立的。 除此之外，映射可能包括一XOR表，其中對應該列位 址“r”的多個連續行是線性獨立的，而該等對應該列位址“I·” 的多個連續行是依據一具有對應該行位址“c”的多個連續 行之XOR運算被邏輯地處理。 15 該映射可能包括一 XOR表，其等内容已利用多項式除 法（LFSR、PRBS、漢明碼、BCH碼、RS碼等）被產生。此可 能包括多項式拌碼。 此映射可能進一步包括一XOR表，其等内容已利用多 項式除法產生，利用一階數等於或大於N的多項式(M=2N)。 20 除此之外，該映射可能包括一XOR表，其索引被計算 為來自“a”或(c，r)的至少兩位元欄位之總和。這可能包括偏 移掉碼。 在下文中，利用基於多項式拌碼的位址擴展，一有效 率儲存、高頻寬誤差映射之較詳細描述將被給出。 37 1344153 多項式拌碼可將APG位址均勻地擴展在多個ECR記憶 體上。該總的£CR頻寬可與許多記憶體相乘。不需要儲存 負擔，因為該ECR只是被分割，且不需要任何副本。該系 統可用於所有目標位址序列。該系統可能易於實現(X〇r、 - 5 FIFO)。該方案對於軟體而言可能是通透的。此外，該架構 . 可使ECR/RA方法之成本降低很多„

習知地’可能產生一頻寬問題，因為所需的ECr記憶 體頻寬可能大於DRAM所得到的頻寬。（最新的)被測DRAM • 記憶體可能比用於ATE中的ECR記憶體之（較舊的）DRAM 10晶片更快。因為實體ECR記憶體不只是一位元寬，所以更 新該ECR可能需要至少兩次存取用於一讀取_修改_寫入操 作。可能發生任意的小存取之有限交換密度（例如，DDR2 的62%)。因此’習知需要多個ECr記憶體。 依據一示範性實施例，失敗位址可被擴展在多個並行 - 15 記憶體内。在此一情形中，可能將該ECR分割為位於 M=2N=8=23個記憶體（每個記憶體具有8個記憶庫（bank))内 ® 的P=2B=64=26個非重疊分割區，即每個記憶庫内具有一個 分割區。利用簡單的XOR，失敗APG位址“a”可被映射至 P=64個分割區“p” ’使得所有相關的位址序列可以很少的時 20 間叢集被均勻地擴展在所有P個分割區上。該6位元分割區 數“P”可選擇該記憶體“m”及該記憶庫“b”。在一（記憶體，記 憶庫）内所選擇的字元數可能僅僅是失敗APG位址“a”之任 何的“A11-6”位元。每個分割區的FIF◦可能平滑化存取的短 期叢集以使分割區相等。該映射可用於所有存取，使其對 38 1344153 軟體而言是通透的。 第3圖顯示了依據一示範性實施例的一測試設備3〇〇。 該測試設備300只在某些個別的層面與該測試設備2〇〇 有所區別。例如，一合併單元301被提供於該測試單元2〇1 5内，以合併相等的失敗位址。除此之外，該處理單元2〇5内 - 的映射在一輸出端206處提供三個記憶庫位元b、三個記憶 體位元m及30個字位元。邏輯閘3〇2設於一解多工器209與 FIFO 303之間，以及設於該等FIFO 303與該等RMW單元 Φ 216a 至 216c 之間。 1〇 接著，參看第4圖，具有拌碼的位址擴展將被解釋。 該分割區數“p”的所有B=6個位元是該失敗位址“a，，之 所有“A”(例如，36)個位元的加權x〇R和。該AND權數xi，j 被儲存在可私式化暫存器内。此一映射可表示為拌碼（這與 邏輯—實體位址碼拌是相同的方法，但是出於不同的目 -15的）。此一映射不應與邏輯—實體位址拌碼（個別地對列及行 - 位址拌碼）混淆，而此處該被拌碼的分割區數可能是所有位 響 址位元（包括列及行)之一函數。

第4圖之方案包括及閘（And gate)4〇〇及一或閘（〇R gate)401。 / ^ \ Po 尤0.0尤…义〇1 ： . ： ： . ; · · 、尤β-Ι 〇 A-Η…尤β-卜4… «〇 «1 p = X ·α \

A~\J 第5圖描述了藉由位址擴展的ECR位址之產生。 39 20 1344153 一（記憶體，記憶庫）内的該記憶體數“m”、記憶庫數“b” 及字疋數“w”僅是選自該分割區數“p”及該失敗apg位 址“a”的位元。例如，可假設64個分割區（B=6)、8個記 憶體(N=3) ’ 8個記憶庫/記憶體及a=36個位址位元。 P = ^ * a m = :(w0.…，〜-丨)= ΡΒ-') b = (厶ο )： = (Λμ.· w = :(wo,…， -(α〇,… ^αΑ-\ ) W， =Α-β 或 m = ：[Ρ]2ν b = ρ\2Ν w - ·α\2Ν 接著’參看第6圖，在多項式拌碼下的一拌碼矩陣6〇〇 將被解釋。 一軟體元件可以最大長度LFSR(具有“B”個正反器） 之’’A”個連續狀態填入該b · a矩陣X。 10 以下例子將使用多項式q(x)=x3+x2+l。 在下文中’參看第7圖，APG與ECR位址之間的一映射 方案700將被解釋，例如具有8個分割區。 矩陣X之非奇異性產生了 一失敗APG位址“a”與ECR位 址(m，w)之間的1 : 1映射。此可阻止記憶體大小負擔及不方 15便的έ己憶體漏洞（memory holes)。 在下文中，可作出與矛盾行為相關的假設。 除非另外說明’否則假設最糟糕的情況：在每個APG 時鐘循環中，有一個新的讀取位址（沒有寫入，沒有閒置的 循環）；每個讀取位址失敗；沒有隨後存取的區域會增加該 40 ECR頻寬；最大ECR交換速率（在再新及閒置被去除之後) 等於該APG位址速率；除非另外說明’否則沒有額外的頻 寬用以處理相同分割區之大的叢集。 在此等條件下，當一深度為“b”的有限緩衝足以覆蓋一 位址序列時，該位址序列被稱為具有緩衝“b”的無矛盾。 利用以下虛擬碼’此條件可被證明： P(k)是對應該第k個初級資料組的被選擇的分割區。 buffer(l ...P)=〇 ; #Each partition starts with an empty buffer for k=l··.# For each address step buffer( p(k) )+=l;#Buffer of targeted partition increases if buffer( p(k) )>b，return “OVERFLOW”； if buffer( p(k) )>〇 #Unless the buffer is already empty #One buffer entry is removed every P-th address buffer( m〇d(k,P))-=l； end end return ΌΚ’ 然而’實際上’許多情況下再新需要額外的緩衝。 接著’與矛盾行為相關的一些結果將被呈現。 不同的位址序列已被研究，即線性常數步幅、矩形方 塊、二角形方塊及蝶形圖型。 一般而言’只要所有包含的步幅是“1”、或2的次方’ 或者2行次方加/減2列次方之總和/差值（一般化對角線），且 方塊在P行及P列之倍數處對準，則所有被研究的位址序列 1344153 都是無矛盾的（具有一合理的緩衝）。 任意對準可能需要2χ或4χ個緩衝大小。 第8圖顯示了 P=8個分割區相對16·32個APG位址的方 案 800。 ’ 5 在每個P對準Ρ·Ρ方塊中，每一列/行/主對角線及反對 ' 角線正好包含一個分割區一次。 第9圖顯示了 一方案900，具有一區塊“0”相對16·32個 APG位址。 • 在每個Ρ對準Ρ·Ρ方塊中，每一歹|j/行/主對角線及反對 10 角線一次包含每個區塊。 應該注意到的是，詞語“包含”並不排除其他元件或特 徵，且“一”並不排除多數個。而且，關於不同實施例所描 述的元件可被合併。也應該注意到的是，在申請專利範圍 内的參考符號不應被解釋為限制該等申請專利範圍之範圍。 15 【圖式簡單說明】 第1圖顯示了包含一測試單元及一用於處理測試資料 ® 的裝置之測試設備。 第2圖描述了包括一測試單元及一用於依據本發明之 一示範性實施例處理測試資料的裝置之測試設備。 20 第3圖描述了包含一測試單元及一用於依據本發明之 另一示範性實施例處理測試資料的裝置之測試設備。 第4圖描述了用於在位址擴展下拌碼的邏輯架構。 第5圖描述了在位址擴展下的ECR位址產生。 第6圖描述了在多項式拌碼下的一拌碼矩陣。 42 1344153 第7圖描述了 APG與ECR位址之間的映射。 第8圖描述了 P=8個分割區相對16*32個APG位址之例 子的矩陣； 第9圖描述了第8圖之例子，一分割區“0”相對16*32個 ^ 5 APG位址。 【主要元件符號說明】 100，200···測試設備 101.. .算法圖型產生器 # 102…待測裝置 103.··閘單元 104…比較器單元 105.. .處理部分 106.. .計數器單元 107.. .中央處理單元 - 108·.·邏輯閘 111.. .記憶體裝置 籲 201…測試單元 202.. .待測裝置 203.. .裝置 204…資料輸入介面 205.. .處理單元 206…資料輸出介面 207.. .儲存裝置 207a，207b，207c...記憶體部分 43 1344153 208a，208b，208c···緩衝儲存單元 209…解多工器 210.. .算法圖型產生器 211閘單元 212比較器單元 213步驟 214多工器 215中央處理單元 216a，216b，216c...讀取-修改-寫入方塊 300…測試設備 301.. .合併單元 302.. .邏輯閘

303.. .FIFO 400.. .及閘 401.. .或閘 600…攪拌矩陣 700.. .映射方案 800，900...方案 44

Claims (1)

1344153 卜件G 修a膂換頁 ’ 第編㈣號補案中請$利範嶋正本 十、申請專利範圍： ' κ 一種用於處理測試資料的裝置，包含： • 一資料輸入介面，適用於接收表示被執行用於測試 一待測裝置的一測試之初級測試資料，該初級測試資料 5 以一初級格式被提供； 一處理單元’適用於藉由執行一座標轉換來將該初 級測試資料從該初級格式轉換為一次級格式而產生以 φ 該次級格式表示的次級測試資料； 一資料輸出介面，適用於提供以該次級格式表示的 10 該次級測試資料，以將該次級測試資料儲存在多數個儲 存單元内。 2.如申請專利範圍第】項所述之裝置，其中該資料輸入介 面適用於接收以該初級格式表示的該初級測試資料，該 初級測試資料表示該待測裝置之一被測部分的一位 15 址，且表示該待測裝置之該被測部分的一測試結果。 ♦ 3.如申請專利範圍第2項所述之裝置，其中該待測裝置之 該被測部分的該位址表示該待測裝置之該被測部分的 一列及一行。 20 申請專利範圍第2項所述之裝見，^孩待測裝】 該被測部分的該測試結果表示該待測裝置之該被角 分是否已通過該測試或者沒有通過該測試。 如申請專利範圍第2項所述之裝置，其中該資料輸出 面適用於七供以該次級格式表示的該次級剛試資料 次級測試資料表示該儲存單元之一位址，其中^待別 45 5. — 置之該被測部分的該測試結果需被儲存在該儲存單元 内，且該次級測試資料表示該待測裝置之該被測部分之 —測試結果。 如申凊專利範圍第5項所述之裝置， 其中該儲存單元之該位址表示一分割區，該待測裝 置之該被測部分的該測試結果需被儲存在該分割區 内，以及 13 其中该儲存單元之該位址表示該分割區内的一位 址’該待測裝置之該被測部分的該職結果需被儲存在 該分割區内。 7.如申請專利範圍第5項所述之裝置，其中該待測裝置之 T測部分的該測試結果表示該待测裝置之該被測部 分是否已通過該測試或者沒有通過該測試。 8’如申請專利範圍第i項所述之裝置，其中該處理單元以 該初級格式不同於該第二格式之方式被設計。 9’如申請專利範圍第6項所述之裝置，其中該處理單元以 省初級測試資料被映射至該次級測試資料之—方式被 設計，而該初級測試資料被映射至該次級測試資料之方 式為，平均來看，使得該次級測試資料之項目實質上以 相同頻率分配給不同的分割區。 如申請專利範圍第i項所述之裝置，其中該處理單元適 用於將遠初級測試資料以一對射的方式映射到該次級 測試1資料。 U ‘如申凊專利範圍第1項所述之褒置， 46

x處理s S適肖於藉由將該初級測試資料從 該初級格式轉換到—中間格式，產生以該中間格式表示 的中間測試資料；以及 其中4處理單元適用於藉由將該中間測試資料從 ' 該tfa1格式轉_該次祕式，產生㈣次級格式表示 的該次級資料。 12‘如申請專利朗第】項所叙裝置，其中該處理單元適 • 用於將該初級測試資料映射到該次級測試資料，利用由 1 —被偏移的拉丁方陣拌碼拉丁方陣、交錯拌碼、交 錯多項式拌碼、偏移交錯拌碼、偏移交錯多項式摔碼及 以上之組合組成的族群中的至少一者。 13. —種測試設備，該測試設備包含·· 一測S式單元，適用於執行用於測試一待測裝置的一 測》式且適用於產生表示該測試的初級測試資料； 如申π專利範圍第1項所述之一裝置，用於處理該 % 產生的初級測試資料。 14. 如申請專利範圍第13項所述之測試設備，被設計為一記 憶體測試裝置，以測試一或多數個待測記憶體裝置。 15. 如申靖專利範圍第13項所述之測試設備，包含耗接到該 2〇 資料輸出介面的該等儲存單元且該等儲存單元適用於 储存以該次級格式表示的該次級測試資料。 16. 如申請專利範圍第丨5項所述之測試設備，其中該等儲存 單元被分為多數個分割區，該等分割區中的每個適用於 儲存以該次級格式表示的該次級測試資料。 47 17·如申請專補圍第16項所述之測試設備，其中該等儲存 單元或該等分割區實際上是獨立的實體。 18’如申請專利範圍第16項所述之測試設備，其巾該等儲存 單7L或該等分割區具有各自的位址輸入。 19’如申請專利範圍第16項所述之測試設備，其中該等分割 區是一實體儲存單元之部分。 20·如申請專利範圍第13項所述之測試設備，包含設於該資 料輸出介面與該等儲存單元之間的一或多數個緩衝儲 存單元。 21. 如申請專利範圍第16項所述之測試設備，包含設於該資 料輸出介面與該等分割區之間的一解多工器單元，且該 解多工器單元適用於基於該次級測試資料之各個項目 内所包括的位址資訊，將該次級測試資料之各個項目分 配給該等分割區之各個。 22. -種處理測試資料的方法，其巾該方法包含以下步驟： 接收表示被執行用於測試一待測裝置的一測試之 初級測試資料，該初級測試資料以一初級格式被提供； 藉由執行一座標轉換來將該初級測試資料從該初 級格式轉換到-次級格式而產生以言亥次級格式表示的 次級測試資料； 提供以該次級格式表示的該次級測試資料，以將該 次級測試資料儲存在多數個儲存單元内。 23.種電知可漬媒體，處理測試資料的一電腦程式儲存在 該電腦可讀媒體内，該電腦程式#被_處理器執行時適 1344153 _ 一 ·- 消月嘴修正替換買 用於控制或執行以下一方法： • 接收表示被執行用於測試一待測裝置的一測試之 初級測試資料，該初級測試資料以一初級格式被提供： • 藉由執行一座標轉換來將該初級測試資料從該初 5 級格式轉換到一次級格式而產生以該次級格式表示的 次級測試資料； 提供以該次級格式表示的該次級測試資料，以將該 -人級測武_貝料儲存在多數個儲存單元内。 24. —種處理測試資料的程式元件，該程式元件當被一處理 10 器被執行時適用於控制或執行以下一方法： 接收表示被執行用於測試一待測裝置的一測試之 / 初級測試資料，該初級測試資料以一初級格式被提供； ’ 藉由執行一座標轉換來將該初級測試資料從該初 級格式轉換到一次級格式而產生以該次級格式表示的 15 次級測試資料； Φ 提供以該次級格式表示的該次級測試資料，以將該 次級測試資料儲存在多數個儲存單元内。 49