JP7079349B2 - 論理対物理データ構造 - Google Patents
論理対物理データ構造 Download PDFInfo
- Publication number
- JP7079349B2 JP7079349B2 JP2020566796A JP2020566796A JP7079349B2 JP 7079349 B2 JP7079349 B2 JP 7079349B2 JP 2020566796 A JP2020566796 A JP 2020566796A JP 2020566796 A JP2020566796 A JP 2020566796A JP 7079349 B2 JP7079349 B2 JP 7079349B2
- Authority
- JP
- Japan
- Prior art keywords
- data structure
- lba
- location
- controller
- hash function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0604—Improving or facilitating administration, e.g. storage management
- G06F3/0605—Improving or facilitating administration, e.g. storage management by facilitating the interaction with a user or administrator
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
- G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
- G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1009—Address translation using page tables, e.g. page table structures
- G06F12/1018—Address translation using page tables, e.g. page table structures involving hashing techniques, e.g. inverted page tables
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0638—Organizing or formatting or addressing of data
- G06F3/064—Management of blocks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0683—Plurality of storage devices
- G06F3/0689—Disk arrays, e.g. RAID, JBOD
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1016—Performance improvement
- G06F2212/1024—Latency reduction
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1048—Scalability
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1056—Simplification
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/72—Details relating to flash memory management
- G06F2212/7201—Logical to physical mapping or translation of blocks or pages
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/72—Details relating to flash memory management
- G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
Description
1: procedure 挿入(LBA l,空きPBA p)
2: 設定 i←h(l)
3: 設定 完了した←偽
4: while 完了していない do
5: if Λi=-1 then
6: 設定 Λi←l
7: 設定 Πi←p
8: 設定 完了した←真
9: else if Λi=l then
10: 設定 Πi←p
11: 設定 完了した←真
12: else if Λi>l then
13: 設定 l’←Λi
14: 設定 p’←Πi
15: 設定 Λi←l
16: 設定 Πi←p
17: 設定 l←l’
18: 設定 p←p’
19: end if
20: 設定 i←I+s(l)(mod m)
21: end while
22: end procedure
1: procedure 検索(LBA l)
2: 設定 i←h(l)
3: 設定 完了した←偽
4: while 完了していない do
5: if Λi=l then
6: 設定 p←Πi
7: 設定 完了した←真
8: else if Λi=-1またはΛi>l then
9: 設定 p←Πi
10: 設定 完了した←真
11: end if
12: 設定 i←i+s(l)(mod m)
13: end while
14: return p
15: end procedure
Claims (15)
- 不揮発性メモリ(NVM)デバイスに結合されたコントローラであって、前記コントローラは、
前記NVMデバイスの第1の論理対物理(L2P)データ構造内に論理ブロックアドレス(LBA)を記憶させることと、
前記NVMデバイスの第2のL2Pデータ構造内に物理ブロックアドレス(PBA)を記憶させることであって、前記第1のL2Pデータ構造と前記第2のL2Pデータ構造とが、そのL2Pデータ構造と関連付けられた同じサイズを有する、前記PBAを記憶させることと、
第1のハッシュ関数の実行に少なくとも部分的に基づいて、前記LBAを前記第1のL2Pデータ構造へ書き込むことと
を行うように構成されている、前記コントローラを備える、装置。 - 不揮発性メモリ(NVM)デバイスに結合されたコントローラであって、前記コントローラは、
前記NVMデバイスの第1の論理対物理(L2P)データ構造内に論理ブロックアドレス(LBA)を記憶させることと、
前記NVMデバイスの第2のL2Pデータ構造内に物理ブロックアドレス(PBA)を記憶させることであって、前記第1のL2Pデータ構造と前記第2のL2Pデータ構造とが、そのL2Pデータ構造と関連付けられた同じサイズを有する、前記PBAを記憶させることと、
第1のハッシュ関数の実行に少なくとも部分的に基づいて、前記LBAを前記第1のL2Pデータ構造の第1の位置へ書き込むことと、
前記第1のハッシュ関数の実行が衝突を発生させるとの判定に少なくとも部分的に基づいて、前記LBAを前記第1のL2Pデータ構造の第2の位置へ書き込むことと
を行うように構成されている、前記コントローラを備え、
前記コントローラは更に、前記第1のL2Pデータ構造の前記第1の位置が、前記第1の位置に書き込まれる前記LBAとは異なるLBAを含むとの判定に少なくとも部分的に基づいて、前記第1のハッシュ関数の実行が衝突を発生させるという判定をもたらすように構成されている、装置。 - 不揮発性メモリ(NVM)デバイスに結合されたコントローラであって、前記コントローラは、
前記NVMデバイスの第1の論理対物理(L2P)データ構造内に論理ブロックアドレス(LBA)を記憶させることと、
前記NVMデバイスの第2のL2Pデータ構造内に物理ブロックアドレス(PBA)を記憶させることであって、前記第1のL2Pデータ構造と前記第2のL2Pデータ構造とが、そのL2Pデータ構造と関連付けられた同じサイズを有する、前記PBAを記憶させることと、
第1のハッシュ関数の実行に少なくとも部分的に基づいて、前記LBAを前記第1のL2Pデータ構造の第1の位置へ書き込むことと、
前記第1のハッシュ関数の実行が衝突を発生させるとの判定に少なくとも部分的に基づいて、前記LBAを前記第1のL2Pデータ構造の第2の位置へ書き込むことと
を行うように構成されている、前記コントローラを備え、
前記コントローラは更に、第2のハッシュ関数の実行に少なくとも部分的に基づいて、前記LBAを前記第1のL2Pデータ構造の前記第2の位置へ書き込むように構成されている、装置。 - 不揮発性メモリ(NVM)デバイスに結合されたコントローラであって、前記コントローラは、
前記NVMデバイスの第1の論理対物理(L2P)データ構造内に論理ブロックアドレス(LBA)を記憶させることと、
前記NVMデバイスの第2のL2Pデータ構造内に物理ブロックアドレス(PBA)を記憶させることであって、前記第1のL2Pデータ構造と前記第2のL2Pデータ構造とが、そのL2Pデータ構造と関連付けられた同じサイズを有する、前記PBAを記憶させることと、
第1のハッシュ関数の実行に少なくとも部分的に基づいて、前記LBAを前記第1のL2Pデータ構造の第1の位置から読み出すことと、
前記第1のハッシュ関数の実行が衝突を発生させるとの判定に少なくとも部分的に基づいて、前記LBAを前記第1のL2Pデータ構造の第2の位置から読み出すことであって、前記第1のL2Pデータ構造の前記第2の位置が、第2のハッシュ関数の実行に少なくとも部分的に基づいて判定される、前記LBAを前記第2の位置から読み出すことと
を行うように構成されている、前記コントローラを備える、装置。 - 前記第1のL2Pデータ構造の特定の位置が、前記第2のL2Pデータ構造の対応する特定の位置に対応する、請求項1に記載の装置。
- 不揮発性メモリ(NVM)デバイスに結合されたコントローラであって、前記コントローラは、
前記NVMデバイスの第1の論理対物理(L2P)データ構造内に論理ブロックアドレス(LBA)を記憶させることと、
前記NVMデバイスの第2のL2Pデータ構造内に物理ブロックアドレス(PBA)を記憶させることであって、前記第1のL2Pデータ構造と前記第2のL2Pデータ構造とが、そのL2Pデータ構造と関連付けられた同じサイズを有する、前記PBAを記憶させることと、
前記第1のL2Pデータ構造を半順序とすることと
を行うように構成されている、前記コントローラを備える、装置。 - 第1のメモリ部分と第2のメモリ部分とを含む不揮発性メモリ(NVM)デバイスと、
前記NVMデバイスに結合されたコントローラであって、前記コントローラは、
第1のハッシュ関数を実行させて、論理ブロックアドレス(LBA)が格納される前記第1のメモリ部分における第1の論理対物理(L2P)アドレスデータ構造内の第1の場所を判定することと、
前記第1の場所が第2のLBAを含むとの判定を行うことと、
第2のハッシュ関数を実行させて、前記LBAが格納される前記第1のメモリ部分における前記第1のL2Pアドレスデータ構造内の第2の場所を判定することと
を行うように構成されている、前記コントローラと
を備える、装置。 - 前記コントローラは更に、前記LBAに対応する物理ブロックアドレスが、前記第2のメモリ部分における第2のL2Pデータ構造内に格納されるように構成されており、前記第1のハッシュ関数が、h(l)=6l(mod x)で与えられる、請求項7に記載の装置であって、lはLBAであり、前記第2のハッシュ関数は、s(l)=3(h(l)+1)(mod x)で与えられ、式中のxはゼロ以外の整数である、前記装置。
- 不揮発性メモリ(NVM)デバイスと、
フラッシュメモリデバイスと、
前記NVMデバイス及び前記フラッシュメモリデバイスに結合されたコントローラであって、前記コントローラは、
第1のハッシュ関数を実行させて、論理ブロックアドレス(LBA)が格納される前記NVMデバイスにおける第1のデータ構造内の第1の場所を判定することと、
前記LBAが前記第1のデータ構造内の前記第1の場所に格納されているとの前記判定に応答して、前記NVMデバイスにおける第2のデータ構造内の対応する第1の場所に物理ブロックアドレスを設定することと、
第2のハッシュ関数を実行させて、前記LBAが格納される前記第1のデータ構造内の第2の場所を判定することと、
前記LBAが前記第1のデータ構造内の前記第2の場所に格納されているとの前記判定に応答して、前記NVMデバイスにおける前記第2のデータ構造内の対応する第2の場所に前記物理ブロックアドレスを設定することと
を行うように構成されている、前記コントローラと
を備える、装置。 - 前記第2のデータ構造内に格納されている物理ブロックアドレスの数量が、前記第1のデータ構造内に格納されているLBAの数量よりも多い、請求項10に記載の装置。
- 前記コントローラは、前記第1のハッシュ関数及び前記第2のハッシュ関数を実行するための処理の一部として、前記第1のハッシュ関数のモジュロと、前記第2のハッシュ関数のモジュロとを判定するように構成されている、請求項10~11のいずれか1項に記載の装置。
- 第1の論理ブロックアドレス(LBA)を書き込むために、不揮発性メモリ(NVM)デバイスに格納された第1の論理対物理(L2P)データ構造内の第1の場所を判定することと、
前記第1の場所が第2のLBAを含むことを判定することと、
前記第1の場所が前記第2のLBAを含むとの前記判定に応答して、前記第1のL2Pデータ構造内の第2の場所に前記第1のLBAを書き込むことと、
前記NVMデバイスに格納された第2のL2Pデータ構造内の場所に、前記第1のLBAに対応する物理ブロックアドレス(PBA)を書き込むことであって、前記第1のL2Pデータ構造内の前記第2の場所が、前記第2のL2Pデータ構造内の前記場所に対応する、前記PBAを書き込むことと
を含む、方法。 - 前記第1のL2Pデータ構造と前記第2のL2Pデータ構造とが、そのL2Pデータ構造と関連付けられた同じ数量の行及び同じ数量の列を有する、請求項13に記載の方法。
- 前記第1のL2Pデータ構造内の前記第1の場所が、前記第1のLBAに対応する第1のハッシュ関数を実行することによって判定され、前記第1のL2Pデータ構造内の前記第2の場所が、前記第1のLBAに対応する第2のハッシュ関数を実行して、前記第1のL2Pデータ構造の前記第1の場所を、前記第1のL2Pデータ構造の前記第2の場所にインクリメントすることによって判定される、請求項13~14のいずれか1項に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/994,669 US10970205B2 (en) | 2018-05-31 | 2018-05-31 | Logical-to-physical data structures for tracking logical block addresses indicative of a collision |
US15/994,669 | 2018-05-31 | ||
PCT/US2019/024244 WO2019231533A1 (en) | 2018-05-31 | 2019-03-27 | Logical-to-physical data structures |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021526260A JP2021526260A (ja) | 2021-09-30 |
JP7079349B2 true JP7079349B2 (ja) | 2022-06-01 |
Family
ID=68693068
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020566796A Active JP7079349B2 (ja) | 2018-05-31 | 2019-03-27 | 論理対物理データ構造 |
Country Status (6)
Country | Link |
---|---|
US (2) | US10970205B2 (ja) |
EP (1) | EP3803565A4 (ja) |
JP (1) | JP7079349B2 (ja) |
KR (1) | KR20210003946A (ja) |
CN (1) | CN112204515A (ja) |
WO (1) | WO2019231533A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10754785B2 (en) * | 2018-06-28 | 2020-08-25 | Intel Corporation | Checkpointing for DRAM-less SSD |
KR20210060024A (ko) * | 2019-11-18 | 2021-05-26 | 에스케이하이닉스 주식회사 | 신경망 처리 회로를 포함하는 메모리 장치 |
KR20220009523A (ko) | 2020-07-15 | 2022-01-25 | 삼성전자주식회사 | 스토리지 컨트롤러, 및 스토리지 컨트롤러의 동작 방법 |
US11940908B2 (en) * | 2022-04-19 | 2024-03-26 | Western Digital Technologies, Inc. | Relative size reduction of a logical-to-physical table |
US11934704B1 (en) | 2022-09-27 | 2024-03-19 | Western Digital Technologies, Inc. | Control table set determination in storage devices |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090106486A1 (en) | 2007-10-19 | 2009-04-23 | Inha-Industry Partnership Institute | Efficient prefetching and asynchronous writing for flash memory |
US20180136865A1 (en) | 2016-11-15 | 2018-05-17 | Samsung Electronics Co., Ltd. | Method of operating memory device, memory device using the same and memory system including the device |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7788240B2 (en) * | 2004-12-29 | 2010-08-31 | Sap Ag | Hash mapping with secondary table having linear probing |
JP4956068B2 (ja) | 2006-06-30 | 2012-06-20 | 株式会社東芝 | 半導体記憶装置およびその制御方法 |
US8219776B2 (en) | 2009-09-23 | 2012-07-10 | Lsi Corporation | Logical-to-physical address translation for solid state disks |
US9104678B1 (en) | 2011-12-31 | 2015-08-11 | Richard Michael Nemes | Methods and apparatus for information storage and retrieval using a caching technique with probe-limited open-address hashing |
US9075710B2 (en) | 2012-04-17 | 2015-07-07 | SanDisk Technologies, Inc. | Non-volatile key-value store |
US10282286B2 (en) * | 2012-09-14 | 2019-05-07 | Micron Technology, Inc. | Address mapping using a data unit type that is variable |
WO2014110095A1 (en) | 2013-01-08 | 2014-07-17 | Violin Memory Inc. | Method and system for data storage |
US9519575B2 (en) * | 2013-04-25 | 2016-12-13 | Sandisk Technologies Llc | Conditional iteration for a non-volatile device |
US9846642B2 (en) * | 2014-10-21 | 2017-12-19 | Samsung Electronics Co., Ltd. | Efficient key collision handling |
KR102343246B1 (ko) | 2014-12-12 | 2021-12-27 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 그것의 동작 방법 |
US10915256B2 (en) | 2015-02-25 | 2021-02-09 | SK Hynix Inc. | Efficient mapping scheme with deterministic power transition times for flash storage devices |
JP6441171B2 (ja) * | 2015-06-12 | 2018-12-19 | 東芝メモリ株式会社 | メモリシステム |
TWI563510B (en) * | 2015-07-24 | 2016-12-21 | Phison Electronics Corp | Mapping table accessing method, memory control circuit unit and memory storage device |
US20170139594A1 (en) | 2015-11-17 | 2017-05-18 | Samsung Electronics Co., Ltd. | Key-value integrated translation layer |
US10175889B2 (en) * | 2016-03-10 | 2019-01-08 | Toshiba Memory Corporation | Memory system capable of accessing memory cell arrays in parallel |
KR20180019419A (ko) | 2016-08-16 | 2018-02-26 | 삼성전자주식회사 | 메모리 컨트롤러, 메모리 시스템 및 그 동작방법 |
KR102559518B1 (ko) | 2016-09-28 | 2023-07-26 | 에스케이하이닉스 주식회사 | 메모리 제어장치 및 방법 |
US10108359B2 (en) * | 2016-10-20 | 2018-10-23 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and system for efficient cache buffering in a system having parity arms to enable hardware acceleration |
US10409726B2 (en) * | 2017-10-30 | 2019-09-10 | Micron Technology, Inc. | Dynamic L2P cache |
-
2018
- 2018-05-31 US US15/994,669 patent/US10970205B2/en active Active
-
2019
- 2019-03-27 JP JP2020566796A patent/JP7079349B2/ja active Active
- 2019-03-27 KR KR1020207037664A patent/KR20210003946A/ko active IP Right Grant
- 2019-03-27 WO PCT/US2019/024244 patent/WO2019231533A1/en unknown
- 2019-03-27 CN CN201980036672.9A patent/CN112204515A/zh active Pending
- 2019-03-27 EP EP19811868.9A patent/EP3803565A4/en active Pending
-
2021
- 2021-03-10 US US17/197,660 patent/US11556466B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090106486A1 (en) | 2007-10-19 | 2009-04-23 | Inha-Industry Partnership Institute | Efficient prefetching and asynchronous writing for flash memory |
US20180136865A1 (en) | 2016-11-15 | 2018-05-17 | Samsung Electronics Co., Ltd. | Method of operating memory device, memory device using the same and memory system including the device |
Also Published As
Publication number | Publication date |
---|---|
WO2019231533A1 (en) | 2019-12-05 |
US20190370169A1 (en) | 2019-12-05 |
JP2021526260A (ja) | 2021-09-30 |
CN112204515A (zh) | 2021-01-08 |
KR20210003946A (ko) | 2021-01-12 |
US20210191855A1 (en) | 2021-06-24 |
US10970205B2 (en) | 2021-04-06 |
US11556466B2 (en) | 2023-01-17 |
EP3803565A1 (en) | 2021-04-14 |
EP3803565A4 (en) | 2022-03-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7079349B2 (ja) | 論理対物理データ構造 | |
US20200233585A1 (en) | Data relocation in hybrid memory | |
CN110083545B (zh) | 数据存储装置及其操作方法 | |
KR20200035311A (ko) | 캐시 라인 데이터 | |
JP7049476B2 (ja) | ハイブリッドメモリシステム | |
US11200159B2 (en) | System and method for facilitating efficient utilization of NAND flash memory | |
US20240143219A1 (en) | Software-hardware combination method for internal mapping address query of zoned namespace | |
US10789003B1 (en) | Selective deduplication based on data storage device controller status and media characteristics | |
US11016904B2 (en) | Storage device for performing map scheduling and electronic device including the same | |
KR20210028729A (ko) | 논리적 대 물리적 테이블 프래그먼트들 | |
US10628300B2 (en) | RAID stripe physical placement | |
CN117121107A (zh) | 使用内容可寻址存储器的用于经排序字符串表的密钥存储 | |
JP7038227B2 (ja) | ハイブリッドメモリシステム | |
US11126624B2 (en) | Trie search engine | |
US20230315646A1 (en) | Method of managing data in storage device based on variable size mapping, method of operating storage device using the same and storage device performing the same | |
CN112445422A (zh) | 存储器控制器、存储装置以及存储器控制器的操作方法 | |
CN110096452B (zh) | 非易失随机访问存储器及其提供方法 | |
CN113126906B (zh) | 用于元数据指示的方法和系统 | |
CN110968527A (zh) | Ftl提供的缓存 | |
US20220269437A1 (en) | Data Storage Device and Method for Predetermined Transformations for Faster Retrieval | |
CN113302582A (zh) | 每光标逻辑单元号定序 | |
US11409665B1 (en) | Partial logical-to-physical (L2P) address translation table for multiple namespaces | |
US20240045597A1 (en) | Storage device and operation method thereof | |
US20230409203A1 (en) | Memory system and read method | |
US20230205440A1 (en) | Storage device including indirect access module, method of operating the same, and method of operating storage system including the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210113 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210113 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220131 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220201 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220411 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220426 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220520 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7079349 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |