JPS62251933A - 多重ポ−ト・メモリ・アレイのシミユレ−シヨン方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

Δ、産業上の利用分野 本発明は、専用プロセッサによる。多重ポート・メモリ
・アレイ動作のシミュレーションに関するものである。 専用プロセッサは、論理シミュレーション機械からの模
擬アクセス信号を利用する。 論理シミュレーション機械は、模擬メモリ・アレイの周
辺論理の動作を表わす信号を発生する。 Ｂ、従来技術 シミュレーションは、電子論理回路の設計に広く使用さ
れている。論理回路の設計ができると、特定の一組のテ
スト条件下での回路の動作を表す働きをする論理シミュ
レーション機械（ＬＳＭ）によって、その動作を間接的
に検査することができる。機械シミュレーションの目的
は、シミュレートされる論理の設計エラーを検出し、設
計を製造に移す前に論理設計者がエラーを訂正できるよ
うにすることである。 １９８３年のＴＥＥＥ国際コンピュータ設計会議の議事
録にでている一連の論文に、特定の論理シミュレーショ
ン機械が記載されている。それらの論文とは、ジョン（
Ｊｏｈｎ）Ｋ、ハワード（Ｈｏｗａｒｄ）外のｒ　１８
Ｍロス・ガトス論理シミュレーション機械の概説（Ｉｎ
ｔｒｏｄｕｃｔｉｏｎ　ｔ、ｏ　ｔｈｅ　Ｉ［１Ｍ　Ｌ
ｏｓ　ＧａｔｏｓＬｏｇｉｃ　Ｓｉｍｕｌａｔｉｏｎ　
Ｍａｃｈｉｎｅ）Ｊ　、テッド・バーブグラフ（Ｔｅｄ
　Ｂｕｒｇｇｒａｆｆ）外のｒＩ［１Ｍロス・ガトス・
シミュレーション機械ハードウェア（Ｔｈｅ　Ｉ１３阿
ＬｏｓＧａｔｏｓ　Ｓｉｎ＋ｕｌａｔｉｏｎ　Ｍａｃｈ
ｉｎＣＩｌａｒｄｗａｒｅ）Ｊ　、ジャック・コーン（
Ｊａｃｋ　Ｋａｈｎ）外のｒＩｎＭロス・ガトス論理シ
ミュレーション機械ソフトウェア（Ｔｈｅ　ｒｒｌＭＬ
ｏｓ　Ｇａｔｏｓ　Ｌｏｇｉｃ　Ｓｉｍｕｌａｔｉｏｎ
　Ｍａｃｈｉｎｅ　Ｓｏｆｔｗａｒｅ）Ｊ、およびＫ・
ハワード外のｒＩＯＭロス・ガトス論理シミュレーショ
ン機械の使用（Ｕｓｉｎｇ　ｔｈｅ　Ｔ［３ＭＬｏｓ　
Ｇａｔｏｓ　５ｉＩｌｌｕｌａｔｉｏｎ　Ｍａｃｈｉｎ
）Ｊである。これらの論文に記載されたＬ　Ｓ　Ｍは、
米国特許第４３０６２８６号（特公昭５９−４８４２４
号公ｌ１ｆｉ）に最初に開示された。 米国特許第４３０６２８６号のＬＳＭは、それぞれ論理
ネットワークの一部分をシミュレートできる複数の機能
的に等価なプロセッサを組み込んだ、高度な並列機械で
ある。並列プロセッサの動作は、対話式プロセッサ・ス
イッチを備えた制御装置により制御される。従来技術の
ＬＳＭの動作は、並列プロセッサのそれぞれにおける一
連の命令の実行にもとづくもので、各命令が１つの論理
ゲートの動作に対応する機械動作ステップを開始する。 機械は周期的に動作し、各基本サイクルは、シミュレー
トされる論理ゲートでの全ての４３号値の１回の更新に
対応する。 Ｃ１発明が解決しようとする問題点 従来技術のＬＳＭは、離散形ゲートからなる論理回路を
シミュレートするには非常に効率的であるが、機械シミ
ュレーションが論理ゲート動作に関係する個々のビット
に作用するために、メモリ・アレイのシミュレーション
はうまくできない。したがって、従来技術のＬＳＭで、
たとえば、８Ｘ３２にメモリ・アレイの各ビットについ
て動作をシミュレートするには、２５６，０００個を越
える命令が必要となるはずである。明らかに、従来技術
の論理シミュレータでは、多重ビット・メモリ動作が最
小限度の命令セットによってシミュレートできるような
改善が待望されている。できれば各メモリ参照が、１つ
の命令によってシミュレートされることが好ましい。 Ｄ１問題点を解決するための手段 従来技術のＬＳＭで待望されていた改善は、本発明にお
いて、メモリ参照動作のシミュレーションを実現するメ
モリ・アレイ・アクセス命令しく「アレイ命令」）を定
義し、それを複数の模擬メモリ・アクセス信号に作用さ
せることにより。 実現される。各アレイ命令は、１つの命令実行ステップ
中で関連する複数の信号に作用して、模擬メモリ・アレ
イの特定のポートで予め定義されたメモリ参照をシミュ
レへ−１−する、そのときのメモリ参照パラメータは模
擬（８号によって設定される。これに関連して、「メモ
リ参照」という表現は、メモリの読取りまたは書込みを
表し、［メモリ参照パラメータ」という用語は、模擬メ
モリ参照を行うためのデータ、アドレス、およびメモリ
制御条件の特定の組を指す。 本発明の方法は、インターフェース用有限状態機械（Ｆ
ＳＭ）が少なくとも１つのメモリ・アレイをシミュレー
トするようになっている論理シミュレーション機械で実
行することにより、機械アクセス可能なメモリ・アレイ
に加えられたメモリ参照をシミュレートする。このシミ
ュレーション方法のステップには、模擬メモリ・アレイ
に対応するように１または複数のメモリ・ポート名を定
義すること、およびそれらのメモリ・ポート名をＦＳＭ
の入出力資源の対応するそれぞれのサブセットに関連づ
けることが含まれる６模擬メモリ参照を定義するアレイ
命令は、定義された選択可能なポート名に結合され、Ｆ
ＳＭに記憶される。ＬＳＭからの模擬メモリ・アクセス
信号は、それらを特定のメモリ・アクセス命令に関連づ
ける所定のパターンレこしたがって、各入出力資源サブ
セットに置換可能な形で人力される。最後に、命令セン
トがＦＳＭで実行されて、メモリ・アレイに対するアク
セスをシミュレ−１−する。 本発明の有限状プル機械は、論理シミュレーション機械
によって供給される模擬メモリ・アクセス信号に応答し
て、機械アクセス可能な多重ポート・メモリ・アレイで
の動作をシミュレートする目的の、パイプライン・プロ
セッサである。このプロセッサは、第１の置換入出力機
構を備えている。 この置換入出力機構は、１つの機械動作サイクル中に模
擬メモリ・アクセス信号を受は取ると同時に前の機械動
作サイクル中に受は取った模擬メモリ・アクセス信号を
置換して供給する。プログラマブル入力置換メモリは、
プログラムされた所定の置換パターンに応答して、第１
の置換入出力機構の各サブセット中の受は取られた模擬
メモリ・アクセス（８号の記憶を調整する。プログラマ
ブル・シミュレーション・プロファイル・メモリは、第
１または第２の置換入出力記憶機構の対応する各サブセ
ットと関連する複数のメモリ・ポート名を定義するアレ
イ命令を受は取って記憶する。これらのアレイ命令はさ
らに、ポート名によって定義される模擬メモリ・アレイ
について実行すべき模擬メモリ参照を定義する。プログ
ラマブル出力置換メモリは、プログラムされた所定の置
換パターンに応答して、第２の置換入出力機構に記憶さ
れたメモリ・ポート出力信号を取り出す。このプロセッ
サは、またアレイ命令実行回路を備えている。 このアレイ命令実行回路は第１の入出力資源から置換可
能な形で記憶されたメモリ・アクセス信号を受は取り、
かつメモリ・シミュレーション・プロファイル・メモリ
からアレイ命令を受は取り、受は取ったアレイ命令を実
行して、受は取った置換メモリ・アクセス信号によって
確定されるメモリ・アクセス・パラメータにしたがって
、定義済みメモリ・ポート名に対するメモリ参照の実行
をシミュレートし、模擬メモリ出力信号を供給する。 Ｅ、実施例 並列処理技術を用いて設計中の論理回路の動作をシミュ
レートする論理シミュレーション機械は、当技術で既知
である。この点に関して、上段に引用した４つの論文を
参照する。第２図は、これらの論文に記載されたＬＳＭ
システムを示す。 Ｌ　Ｓ　Ｍは、制御プロセッサ１０と複数の論理シミュ
レータ１６．１８を備えている。制御プロセッサ１０は
、特定の論理設計の動作をシミュレートする際にシステ
ムが行なう種々の動作を制御し。 スケジューリングし１周期する。さらに、制御プロセッ
サ１０は、シミュレーション・システムと上位／インタ
ーフェース・プロセッサの間をインターフェースする。 この上位／インターフェース・プロセッサを介して、論
理設計およびテスト・パターンの記述が、高水準プログ
ラミング言語で入力される。従来のＬＳＭ上位／インタ
ーフェース・プロセッサは、高水準設計記述を機械に理
解できる特定のシミュレーション・プログラムに翻訳す
る、コンパイラを備えている。ｒＩＢＭロス・ガトス論
理シミュレーション機械ソフトウェア」と題する。上段
で引用した論文に提示されているように、従来技術のコ
ンパイラは、高水準コマンドを解釈し、コマンドを実行
するための命令のリストをアセンブルし、ＬＳＭ上で使
用可能な資源の割振りをスケジューリングする能力を備
えている９ＬＳＭの資源には、制御プロセッサ１０の他
にプロセッサ間スイッチ１２と論理シミュレータ・プロ
セッサ１６．１８がある。プロセッサ間スイッチ１２は
、論理シミュレータ・プロセッサの任意の１台がＬＳＭ
内の他の任意のプロセッサと通信できるようにするＮＸ
Ｎクロスバ−である。 論理シミュレータ・プロセッサ１６．１８は周知である
。米国特許第４３０６２８６号に記載されているように
、論理シミュレータ・プロセッサ１６．１８は並列に動
作して、模擬論理設計の特定の部分をシミュレートし、
模擬データ信号をプロセッサ間スイッチ１２を介して交
換する。 論理設計シミューレーションを開始するには、アセンブ
ルされた命令が制御プロセッサ１０を通り。 プロセッサ間スイッチ１２を介して、特定のプロセッサ
１６．１８中の命令メモリおよびデータ・メモリに送ら
れる。周知のように、コンパイラは命令をプロセッサ１
６．１８に分配する能力だけでなく、各プロセッサ内で
それらの命令を順序づけ、シミュレーションに必要なプ
ロセッサ間の通信をスケジューリングする能力も備えて
いる。 基本ＬＳＭ信号ｍ位は、２つのビット、すなわち値ビッ
トと未定義ビットで符号化される４つの可能な状態を有
する。それらの状態は、未初期設定、未定義、論理０お
よび論理１である。未初期設定状態は、シミュレーショ
ン前に初期設定されていない信号状態、または、シミュ
レーションが開始しているのにまだ計算されていない信
号状層を表わす。他の３つの状態は、シミュレーション
前の初期設定の結果、またはシミュレーション中の命令
実行の結果である。以下の議論では、基本信号単位をビ
ットと呼ぶ場合、仮定された動作環境でそのビットは上
記米国特許のＬＳＭの値ビットおよび未定義ビットを含
むものとする。しかし、以下に説明する本発明は、他の
基本シミュレーション信号単位にも適合させることがで
きることを理解すべきである。 本発明の本質は、米国特許第４３０６２８６号の従来技
術のＬＳＭなどの論理シミュレーション機械に接続され
る、メモリ・シミュレータ２０にある。メモリ・シミュ
レータ２０は、プログラミングおよびハードウェア構成
の特定の構造および機能にもとづいて、多重ポート・メ
モリ・アレイをシミュレートする能力をＬＳＭに与える
。本発明が従来技術のＬＳＭに与える利益は、内部メモ
リを備えた通常の論理設計をメモリ・シミュレータ２０
を備えていない従来技術のＬＳＭ上でシミュレートする
場合に明らかになる。そのようなシミュレーションは、
１つのメモリ記憶スペース当り１つのＬＳＭ命令を用い
ることによって行なわれる。たとえば、３２Ｘ３２ビツ
トのメモリを備えた論理設計では、従来技術のシステム
だとすべてのメモリ・ピッ１−に作用するのに、１０２
４個のＬＳＭ命令が必要となり、そのため１つの論理シ
ミュレータ・プロセッサの全計算能力を使ってしまう。 それとは対照的に、メモリ・シミュレータ２０は、メモ
リ・ポート１個当り（すなわち、読取リポートまたは書
込みポート１個当り）１つの命令を使って、同じメモリ
の動作をシミュレートできる。 第１図は、メモリ・シミュレータ２０の基本的アーキテ
クチャを示す。メモリ・シミュレータ２０は、シミュレ
ーション・プロファイル・メモリ２２、入力データ置換
回路２４．アレイ命令実行アセンブリ２６．実メモリ３
０．および出力データ置換回路３２を備えている。シミ
ュレータ２゜には、シミュレータの動作をＬＳＭと同期
させるための幾つかのクロックを発生する、通常のクロ
ック発生回路３３も含まれている。模擬論理設計中のメ
モリは、シミュレーション・プロファイル・メモリ２２
に入力される一連のメモリ・アレイ命令によって表わさ
れる。各模擬メモリは、そのメモリの読取リポートまた
は、書込みポートを表わすために必要なだけの数のメモ
リ・アレイ命令によって表わされる。好ましい実施例で
は、各メモリ・アレイ命令は、一意的な名前をもつ読取
リポートまたは書込みポートのみをモデル化する。 模擬メモリに書き込むべきデータ、作用を受けるメモリ
・セクタを識別するアドレス・データ、およびポートま
たは装置の選択を示す制御データなどの、メモリ・アク
セス・パラメータを表すすデータ信号が、論理シミュレ
ータ・プロセッサから受は取られ、入力データ置換回路
２４を通過する。入力データ置換口１２４は、それぞれ
の信号がプロファイル・メモリ２２内の特定のアレイ命
令に関連づけられるように、模擬メモリ・アクセス・パ
ラメータ信号を再配列する。以下に説明するように、入
力データ置換回路２４は、アクセス命令がメモリ２２に
入力される時点で回路２４に入力される置換パターンに
したがって、模擬信号を置換する。メモリ・シミュレー
タ２０の動作中。 模擬信号は、命令実行アセンブリ２６中でそれぞれ関連
する命令と組み合わされる。実行アセンブリ中でアセン
ブルされた組合せデータは、実メモリ３０に対する模擬
メモリ・アクセス動作をそのアセンブリが実行できるよ
うにするために必要なすべての模擬データ、模擬アドレ
スおよび模擬制御情報を含む。 模擬読取り動作は、データを実メモリ３０から取り出し
、出力データ置換回路３２を通ってＬＳＭ内の種々記憶
位置に送る。出力データ置換回路３２は、模擬読取りデ
ータのＬＳＭへの転送をスケジューリングする置換パタ
ーンを埋め込んである。 初期プログラム・ロード（ＩＰＬ）操作モード中に、ア
レイ命令が、シミュレーシ式ン―プロファイル・メモリ
２２に入力され、それぞれの置換パターンが置換回路２
４および３２に入れられる。 シミュレーション（ＲＵＮ）モードの動作中は、模擬メ
モリ・アクセス信号が、それぞれ置換回路を介して、Ｌ
ＳＭから受は取られ、またＬＳＭに送られる。図示した
ように、ＩＰＬモードおよびＰＵＮモードでのＬＳＭと
のすべての通信は、プロセッサ間スイッチ１２を介して
行なわれる。 アレイ命令を使って本発明においてメモリ・ハードウェ
アがどのようにしてシミュレートされるかを理解するた
め、次に第３図および第４図を参照する。第３図は、特
定の論理設計と関連してシミュレートすべきランダム・
アクセス・メモリ（ＲＡＭ）を表わす。従来と同様、Ｒ
ＡＭは少なくとも１つのアドレス・ポート八を有さねば
ならず、アドレス・ポート八を介して、アクセスすべき
資源記憶セクタを指定するためのアドレス・データ　（
ＡＤＤＡＴＡ）が受は取られる。ＲＡＭに対するアクセ
スは、】、つまたは複数の書込みポート（すＰＯＲＴ）
または読取リポート（ＲＤＰＯＩ’ｌＴ）によって行な
われる。書込みポートを介するアクセス動作には、もち
ろん、書込みポートに関連するアドレス・ポートに供給
されるアドレスによって識別されるメモリ・セクタに、
指定された書込みポートを介してデータを入力すること
が必要である。読取りの場合、データは、指定された読
取リポートを介して、ＲＡＭのアドレスされたセクタか
ら取り出される。従来と同様、メモリ装置の動作は。 ＲＡＭのチップ選択ポート（Ｃ８）へ供給されるチップ
選択信号Ｃによってゲートされる。 第３図のＲＡＭは、３つのメモリ・アクセス・ポート、
すなわち、読取リポートＲＤＰＯＲＴ　１、第１書込み
ポートＷＰＯＲＴ　１、および第２書込みポートｗｐｏ
訂２を有するものと仮定する。１群のメモリ・アレイ命
令が、各ポートを介する１つのメモリ参照を完全に定義
する。その命令は、３１１１である。 すなわち、　ＲＤ［’０ＲＴ１を介する読取り動作に対
応するアレイ命令１、ＷＩ’ＯＲＴ　１を介する書込み
動作に対応するアレイ命令２．および１１”ＯＲＴ　２
を介して行なうべきデータ入力動作に対応するアレイ命
令３である。 実メモリ３０は、シミュレーション中に実行すべき各メ
モリ・アクセス命令に正しいメモリ応答を与えるために
使用される。実メモリは、シミュレ−１−すべきメモリ
・デバイスと同じ数のセクタに分割される。特定のメモ
リ・デバイスに対応するアレイ命令は、すべて実メモリ
の°同一区画セクタにマツピングされる。大部分の場合
、特定のメモリ・デバイスに対応するアレイ命令には、
すべて共通の実メモリ・ベース・アドレスが割り当てら
れる。例外については下段で考察する。 メモリ・シミュレーションがコンパイルされるとき、実
メモリ３０はシミュレートすべきメモリ・デバイスに応
じて区分される。各メモリでシミュレートすべき各動作
に対する模擬データ、模擬アドレスおよび模擬制御信号
の値が、入力データ置換回路２４で収集される。読取り
動作または書込み動作が、関連するアレイ命令によって
示される場合、メモリ・シミュレータ２０は、そのメモ
リ・デバイスに割り当てられたセクタに対する実メモリ
・ベース・アドレスと、模擬アドレス信号によって表わ
されるアドレスとからなる合成アドレスにより、実メモ
リ・アクセスを実行する。メモリ読取り動作がシミュレ
ートされる場合、データは合成アドレスによって示され
る実メモリ位置から得られ、出力データ置換回路３２を
介してステージングされる。 メモリ・シミュレータ２０のＲＵＮモードは一連のサイ
クルに分割され、その各サイクル中に、シミュレーショ
ン・プロファイル・メモリ２２内のメモリ・アレイ命令
のすべてが一度実行される。 データ、アドレス、および制御ビットを表わす模擬信号
値が１−サイクルの間に入力データ置換回路２４中に収
集されて配列され１次のサイクルで別の１組の模擬信号
がアセンブルされる間に、取り出されて検査される。１
サイクルの間に実メモリ３０から得られた読取りデータ
は、そのサイクル中、出力データ置換回路３２に保持さ
れ、次のサイクルで、プロセッサ間スイッチ１２に送ら
れる。 次に、メモリ・シミュレータ２０の構造および動作につ
いて詳細に説明するため、第５Ａ図、第５Ｂ図および第
６図を参照する。メモリ・アクセス命令は、シミュレー
ション・プロファイル・メモリ４０、アドレス・カウン
タ兼比較回路４２、およびアクセス命令プロファイル・
ラッチ４４を備えたアクセス命令回路内に記憶され、そ
こから供給される。シミュレーション・プロファイル・
メモリ４０は、実行すべき各アレイ命令ごとに１つの３
１ビツト・データ・ワードを記憶する３１ビツト×２５
６ワード・メモリである。アクセス命令は、アドレス・
カウンタ兼比較回路４２の制御のもとに、記憶された順
にシミュレーション・プロファイル・メモリ４０から読
み取られる。 アドレス・カウンタ兼比較回路４２は、進行中のシミュ
レーションの各サイクル中に実行すべきアレイ命令の数
に対応する２進数を受は取るための、８ビツト・レジス
タを備えている。たとえメモリ・シミュレータ２０が進
行中のシミュレーションの間使用されない場合でも、シ
ミュレーション期間中実メモリ３０が必要とするリフレ
ッシュ命令の数に対応する初期２進数を受は取らなけれ
ばならない。回路４２のカウンタは、ゼロから、実行す
べきアレイ命令の数に対応する所定の２進数までカウン
トすることができる。そのカウント出力が、シミュレー
ション・プロファイル・メモリ４０をアドレスするため
に使用され、カウンタがゼロから所定の２進数までカウ
ントされるにつれて、メモリ４ｏ中に保持されたアレイ
命令が順にアドレスされる。アドレス・カウンタ兼比較
回路４２は、さらに、現在のカウンタ出力と受は取った
２進数を比較する機能を備えている。カウンタ出力が２
進数値に等しくなると、カウンタは停止する。命令の数
を表わす２進数よりもカウンタ出力が小さい間は、信号
線４３上の信号は、メモリ４０中でアドレスされた現在
の命令が有効な命令であることを示す。カウンタ出力が
２進数値に等しくなると、線４３上の信号は、実行すべ
き命令がもはやないことを示す９ 各命令は、プロファイル・メモリ４０から読み取られる
と、アレイ命令プロファイル・ラッチ４４に入力される
。アレイ命令のフォーマットが理解しやすいように、ラ
ッチ４４は実行すべき各アレイ命令のフォーマットに応
じて細分された３２ビツト・レジスタを含んでいる。ア
レイ命令の最初のフィールドは実メモリのベース・アド
レスを含む。このベース・アドレスは、アレイ命令が表
わすボー］−を有するメモリ・デバイスに割り当てられ
た記憶セクタを定義する。好ましい実施例では、このベ
ース・アドレスは、シミュレート中のメモリ・デバイス
内のアドレス・ゼロに対応する。 アレイ命令内の次のフィールドは、シミュレート中のメ
モリ・デバイスのアドレス幅を示す。たとえば、アドレ
ス幅４は、１６ワードの記憶容量を有するメモリ・デバ
イスを定義する、４ビツトのアドレス・フィールドを意
味する。この値は、後述のアドレス生成論理で実メモリ
・アドレスを計算するときに使用され、特定の模擬メモ
リ・デバイスに対して有効である所定の最大数のビット
のうち何ビットがアドレス・ビットであるかを決定する
。 アレイ命令のＲＡＭタイプ・フィールドは、実行中のア
レイ命令のタイプを示す。このフィールドは、１つの状
態が読取リポートを介する参照を示し、逆の状態が書込
みポート参照を示すようになっている１ビツトからなる
ことが好ましい。 ワード幅フィールドは、シミュレート中のメモリ・デバ
イスのワード・サイズを示す。この値は、現アレイ命令
に対して有効な所定の最大ビット数のうち何ビットがデ
ータ・ビットであるかを指定するために、下段で説明す
る出力メモリ制御が使用する。所定の最大ビット数は、
実メモリのワード・サイズ（幅）を表わす。したがって
、たとえば、実メモリが３６ビツｌ−幅で、呪アレイ命
令がワード幅８ビツトのアレイをシミュレートしている
場合、ワード幅フィールドの内容は８になる。 最後にリフレッシュ命令フィールドは、メモリ参照動作
をシミュレートする目的の有効なアレイ命令と、実メモ
リ上で実行すべきフレッシュ動作とを区別するために、
下段で説明する複合論理が使用する単一ビットからなる
。アレイ命令プロファイル・ラッチ４４は、アレイ命令
フィールドの他に、アドレス・カウンタ兼比較回路４２
によって供給される有効命令標識も受は取る６ 各主サイクル中にスイッチ１２を介してメモリ・シミュ
レータ２０に受は取られたメモリ・パラメータ・シミュ
レーション・データは、所定の置換パターンで記憶され
る。このパターンは、ユーザによって入力されたプログ
ラムのコンパイルによってメモリ・シミュレータのデー
タ取入れ動作に課せられるスケジューリングを表わす。 この意味で、！換とは、主サイクル中に到着した個々の
データ単位を、プロセッサ間スイッチ１２からメモリ・
シミュレータへ流れるデータ・シーケンス中での位置に
関係しない記憶セクタに記憶することである。このよう
な置換が必要なのは、メモリ・データ、アドレスおよび
制御信号に関係するメモリ・アクセス・パラメータ信号
が、論理シミュレーション・プロセッサ１６．１８の独
立した動作によって生成されるためである。 メモリ・シミュレータの入力メモリ４６は、一対の同じ
記憶メモリを備えており、この記憶メモリの各々は、第
５Ａ図の概略図では、６つの記憶要素を有し、それらは
他方のメモリの記憶要素と交互に配置されている。各記
憶要素は、１ビツトＸ１０２４の記憶位置を有するメモ
リ・デバイスである。メモリ４６の２つのメモリの一方
は、Δ／ＩＮメモリと呼ばれ、他方はＢ／ＩＮメモリと
呼ばれる。１サイクル中に、メモリ・シミュレータに流
入するデータは、２つのメモリの一方に置換され、一方
、前のサイクル中に置換されたデータがもう一方のメモ
リから順次読み取られる。 メモリ４６についてさらに説明すると、Ａ／ＩＮメモリ
およびＢ／ＩＮメモリは、それぞれ一対の同じメモリ要
素を含む３つのセクションからなる。前記米国特許のＬ
　Ｓ　Ｍにおける単位シミュレーション信号は、「値」
ピッ１へおよび「未定義」ビットと呼ばれる２つのビッ
トからなるので、メモリ要素は好ましい実施例では対に
なっている。 この対になったデータ構造は、特定のタイプの論理シミ
ュレーション構成に関連して本発明の好ましい実施例の
動作を理解しやすくするためにすぎない。実際には、メ
モリ４６（および以下に説明する出力メモリ８０）は、
メモリ・シミュレータ２０が動作するシミュレーション
環境の基本信号単位を許容できるものであれば、どんな
構造でもよい。 次に、ＲＵＮモード中のメモリ４６の書込み動作および
読取り動作をＡ、／ＩＮメモリについて説明する。Ｂ／
ＩＮメモリの場合も全く同じ説明になることは当然であ
る。 ＲＵ　Ｎモード中に、Ａ／ＩＮメモリが邸き込まれるど
き、現在使用可能な信号がどのアドレスに記憶されるか
は、入力置換メモリ５０の出力によって決定される。好
ましい実施例の入力置換メモリは、１０２４ワードを線
形順序で記憶し、各ワードは１２ビット幅である。記憶
された各ワードが、現在使用可能な信号を記憶すべきＡ
／ＩＮメモリ内の一意的アドレスを定義する。入力置換
メモリ５０は各主サイクルで順次ステップされ、Ａ／Ｉ
Ｎメモリに書込みアドレスを供給する。このため、シミ
ュレート中の特定の論理設計のコンパイルによって課せ
られる置換順序でΔ／ＩＮメモリに書き込むことが可能
になる。入力置換メモリ５０は、各主サイクル毎に０か
ら１０２４まで単純にカウント・アップされる遅延側サ
イクル・カウンタ５２によってアドレスされ、入力置換
メモリ・アドレスを順次供給する。好ましい実施例では
、遅延カウンタ５２は、各主サイクルの始めに「−５」
に設定され、サイクルが開始すると、−５からカウント
・ダウンされる。遅延カウンタ５２を−５の初期値にプ
リセットするのは、プロセフサ間スイッチ１２から有効
な入力データが受は取られる前に消費される５つのＬＳ
Ｍパイプライン・クロックを考慮に入れるためである。 Ａ／ＩＮメモリ要素は、書き込まれるとき、上述のよう
に対になってアクセスされる。入力置換メモリ５０から
現在使用可能な書込みアドレスの高位２ビツトが、メモ
リ要素のどの対に書き込むべきかを選択するため、複合
される。残りの１０ビツトは、現在使用可能な信号を書
き込むべき選択された対の要素中のアドレスを定義する
。したがって、シミュレーション信号を形成し、特定の
アレイ命令に対する１つのデータ・ビット、制御ビット
またはアドレス・ビットを表わす２ビツトが、選択され
たＡ／ＩＮメモリ要素対内の同じアドレスに書き込まれ
る。前述のように、入力置換メモリ５０は、メモリが所
期の任意の順序で書き込めるように、Ａ／ＩＮメモリに
アドレスするために使用される。特定の順序が必要であ
り、入力置換メモリ５０が、ＩＰＬモード中での適正な
順序に対応する順序でＡ／ＩＮアドレスを受は取ること
は、自明のはずである。この順序を、プログラム式置換
パターンと呼ぶ６ 上段で論じたように、本発明の議論を組み立てるために
使われている特定の動作環境では、遅延カウンタ５２を
「−５」または１０１９にプリセットすることが必要で
ある。したがって、最初の５つの無効信号は、入力置換
メモリのアドレス１０１９〜１０２３に書き込まれる。 プロセッサ間スイッチ１４から最初の有効信号が到着す
ると。 入力置換メモリのアドレス０に書き込まれ１次の有効デ
ータは、入力置換メモリのアドレス１に書き込まれ、以
下同様にして、最後の有効データは。 入力置換メモリのアドレス１０２３に書き込まれる。 ＲＵＮモードの読み取りにおいては、３つのＡ／ＩＮメ
モリ要素対がすべて同じアドレスで同時にアクセスされ
る。アドレスは１通常の１２ビツト・カウント装置であ
るＡＩＮ／ＢＩＮアドレス・カウンタ５４から得ること
ができ、アドレス・カウンタ５４の現カウントがＡ／Ｉ
Ｎメモリに対する読取リアドレスとして使用される。カ
ウンタＳ４の低位１０ビツトのみがＡ／ＩＮメモリをア
ドレスするために使用される（高位２ビツトは無視され
る）。カウンタ５４は、サイクル毎にアドレス０からア
ドレス１０２３まで増分式にカウントされる。 Ａ／ＩＮメモリおよび１３／ＩＮメモリは、アドレス・
マルチプレクサ５５の動作によって、各主サイクル毎に
その役割を交替する。アドレス・マルチプレクサ５５は
、アドレス信号およびＲ／Ｗ制御信号をメモリ４６の個
々のメモリ要素に供給する。したがって、たとえば１サ
イクル中に、アドレス・マルチプレクサ５５の働きによ
り、各Ａ／ＩＮメモリ要素がメモリ読取り動作を示す制
御信号およびＡＩＮ／ＢＩＮアドレス・カウンタ５４の
低位１０ビツトを受は取り、現在アドレスされている入
力置換メモリ記憶位置の高位２ビツトで示されるＢ／Ｉ
Ｎメモリ要素対が書込み制御信号および現在アドレスさ
れている入力置換メモリ記憶位置の低位１０ビツトを受
は取る。次のサイグルでは、これらの機能が反対になる
。 模擬メモリ・アクセス・パラメータは、ＡＩＮ／ＢＩＮ
ラッチ５８内でそれぞれのアレイ命令と組み合わされる
。ラッチ５８は、２つの論理部分からなる。すなわち、
メモリ４６から供給されるメモリ・アクセス・パラメー
タをステージングするための部分と、アレイ命令プロフ
ァイル・ラッチ４４から受は取ったアレイ命令を記憶し
、転送するためのもう１つの部分からなる。ラッチ５８
の最初の部分は、さらにそれぞれのタイプのアクセス・
パラメータに対応する３つのフィールドに細分される。 ラッチ５８の最初の部分の各フィールドにステージング
される３つのアクセス・パラメータは、第５Ａ図で「書
込みデータ」、「制御」および「アドレスＪとして示さ
れている。したがって、メモリ書込み動作中に書き込む
べき模擬データは書込みデータ・フィールドに記憶され
、制御ビット（チップまたはポート選択信号）は制御フ
ィールドに送られ、シミュレート中のメモリに対する現
アレイ命令によって参照されるメモリ・アドレスはアド
レス・フィールドにラッチされる。 好ましい実施例では、これら３つのラッチ・フィールド
は、それぞれ直列シフト・レジスタを構成し、各シフト
・レジスタはメモリ４６の現在読取り中の部分から直列
パラメータ信号ストリームを受は取り、それをメモリ・
シミュレータ・パイプラインの次の段に並列シフトする
ため順次フォーマットに配列する。 ＡＩ：Ｎ／ＢＩＮラッチ５８のもう一方の部分は。 プロファイル・ラッチ４４からシフ１−されるアレイ命
令を記憶する。メモリ４６からのメモリ・アクセス・パ
ラメータ・データとアレイ命令を組み合わせると、シミ
ュレート中の特定のメモリの指定されたポートで実行す
べきメモリ参照動作を定義するために必要な完全な１組
の情報が確定される。この点に関して、ラッチ５８内の
記憶フィールドを参照すると、ベース・アドレス・フィ
ールドは、どの模擬メモリ要素が操作されるのかを示し
、Ｒ，Ａ　Ｍタイプフィールドは実行すべき参照動作の
タイプ（読取りまたは書込み）を定義し、参照動作が書
込み動作の場合は、書き込むべきデータは書込みデータ
・フィールドにあり、定義された動作を実行すべき模擬
アドレスはアドレス・フィールドにあり、制御フィール
ドの値は、模擬選択信号を模擬デバイスに供給すべきか
否かを決定する。 制御複合回路６０は、ラッチ５８の制御フィールド・ア
ドレス・フィールド、ＲＡＭタイプ・フィールド、リフ
レッシュ命令フィールドおよび有効命令フィールドに含
まれる情報を複合するための通常のゲート・アレイから
なる。制御復号回路６０は基本的には４状５１１ｉ械で
あり、読取り状態、書込み状態、リフレッシュ状態また
はノー・オペレーション状態をとる。 制御復号回路６０は、アレイ命令がリフレッシュ命令で
はなく、有効であり、読取り動作を定義するとき、およ
び制御信号がポートまたはチップ選択の状態にあるとき
、読取り状態に入る。復号回路６０の書込み状態を決定
する条件は、ＲＡＭタイプ信号が書込み動作を示す点以
外は、読取り状態に対する条件と同じである。読取り状
態および書込み状態を決める追加的条件は、ランチ５８
の制御フィールドおよびアドレス・フィールド内の未定
義ビットが、制御およびアドレス複合信号が定義されて
いることを示す状態であることである、復号回路６０は
、有効なリフレッシュ命令がプロファイル・メモリから
ラッチ５８に入力されたとき、リフレッシュ状態に入る
。最後に、命令が無効であることを有効命令フィールド
が示すか。 または未定義の制御ビットまたはアドレス・ビットがセ
ットされると、復号回路６０は、どのオペレーションも
実行しない（Ｎｏ　　ＯＰ）ことを示す。 呪アレイ命令を実行すべき実メモリ・アドレスは、実ア
ドレス生成回路６２によって生成される。 実アドレス生成回路６２は、ラッチ５８のアドレス幅フ
ィールドを用いて、アドレス・フィールド内のどれだけ
多くのビットが呪アレイ命令に対して有効であるかを決
定する。有効なアドレス・ビットが復号され、ラッチの
ベース・アドレス・フィールド内のベース・アドレスに
加えられる。その結果、特定のメモリ参照動作用の実メ
モリ・アドレスが得られる。 制御復号回路６０の状態および実メモリ・アドレスが決
定されると、メモリ・シミュレータの動作の流れは第５
Ｂ図の命令実行回路に移る。 命令実行回路は、実アドレス・ラッチ６４、実メモリ・
インターフェース制御回路６６、ゲート／ドライバ回路
６８を備えている。実アドレス・ラッチ６４は、ラッチ
５８の書込みデータ・フィールド内のデータ、制御復号
回路６０によって復号される４つの状態の１つを定義す
る一対の制御ビット、実アドレス生成回路６２によって
生成された実アドレス、およびラッチ５８のＲＡＭタイ
プ、ワード幅および有効命令フィールド内のデータを受
は取る。制御ビットおよび有効命令信号が。 実アドレス・ラッチ６４の対応するフィールドから実メ
モリ・インターフェース制御回路６６に供給される。実
メモリ・インターフェース制御回路６６は、埋込まれた
プログラムによって制御される通常のプログラマブル論
理からなり、この論理は、制御復号回路６６しこよって
定義される現在の状態および有効な命令情報に応答して
、実メモリ７０に対して実行される動作を制御する。 第７図は、実メモリ・インターフェース制御回路６６の
動作を表わす状態図である。この動作は、最初の待ち状
態を含んでおり、制御復号回路６０がＮ０ＯＰ（ノー・
オペレーション）信号を発生するときはいつでも、回路
は待ち状態に留まる。 復号回路６０が書込みコマンドを発生し、実アドレス・
ラッチ６４内の命令が有効であり、かつメモリ・シミュ
レータがＲＵＮモードにあるときは常に、記憶サイクル
が始まる。同様に、復号回路６０が読取り動作を実行す
べきことを示し、アドレス・ラッチ命令が有効であり、
さらにシミュレータがＲＵＮモードにあるとき、制御回
路６６は、取出しサイクルに入る。記憶サイクルおよび
取出しサイクル中、制御回路６６は、ゲート／ドライバ
回路６８に設けられた複数の制御線６７上に適当な制御
信号を生成するにれらの線は、模擬メモリ参照を定義す
るメモリ・アクセス信号を、実メモリ７０を動作させる
のに適した制御信号の形で伝え、またゲート／トライバ
回路６８が実アドレス・ラッチ６４に保持された実アド
レス書込みデータ、および制御ビットをメモリ７０に供
給できるようにする実アドレス／書込みデータ／制御ビ
ット・ゲーティング信号を伝える。メモリ・アクセス信
号およびゲーティング信号は、メモリ７０が適切に動作
するように、適切な順序で指定された時間の間提示され
る。 したがって、ラッチ６４に現在保持されている命令が書
込み動作に対応するとき、制御回路６６は適切な信号を
ゲート回路６８に順次送って、ゲート回路に、制御信号
、計算された実メモリ・アドレス、および記憶すべきデ
ータを適切な順序で実メモリ７０に供給させる。同様に
、読取り動作に対応する参照の場合、インターフェース
制御回路６６は、実メモリ７０からデータを読み取るた
めに必要な順序で、制御信号および計算された実アドレ
スをゲート回路６８に供給する。さらに、実メモリ取出
しサイクルの終りに、制御回路６６は線６９にクロック
・パルスを供給する。このクロック・パルスは取り出さ
れたデータを実メモリ出力ラッチ７２にロードさせ、し
たがって、得られたデータを出力置換回路へ転送するた
めにラッチすることができる。 制御回路６６は、メモリ・シミュレータ動作のスタート
アップ時に、またはリフレッシュ動作を行なうことなく
所定のリフレッシュ・タイムアウト期間が経過したとき
、常に、前述の条件下でリフレッシュ・サイクルに入る
。リフレッシュ・サイクルでは、制御回路６６が、実メ
モリ７０上で通常のリフレッシュ動作を実行するため、
ゲート回路６８を介して適切な信号を供給する。 図に示したように、実メモリ出力ラッチ７２は、制御回
路６６からのクロック・パルスの制御下で、実メモリ７
０から読み取られたデータをラッチする。実メモリ７ｏ
はメモリ・シミュレータ論理の残りの部分に対して非同
期であるので、読み取られたデータは、メモリ・シミュ
レータがそれを使用する準備が整う前に、使用可能であ
る。したがって、データは出力置換回路に転送可能にな
るまで、ラッチ７２内に保持される。以下の第５Ｂ図の
説明では、実メモリ７０および実メモリ出力ラッチ７２
は共に、好ましい実施例の動作環境に対して定義された
基本信号単位を記憶する機能を有する。すなわち、各信
号単位の「値」ビットおよび「未定義」ビットを記憶す
る。 実メモリ出力ラッチ７２にラッチされたデータは、出力
データ置換回路に転送される。 出力データ置回路は、メモリ・データ・ラッチ７４、書
込み制御兼書込みアドレス生成論理回路７６、副サイク
ル・カウンタ７７、出力置換メモリ（ＯＰＭ）７８．値
セクション８０ａと未定義セクション８０ｂからなるＡ
１０ＵＴおよびＢ／○ＵＴ出カメモリカメモリに参照番
号８２ａおよび８２ｂによって示される２つの部分から
なるアドレス・マルチプレクサからなる。 メモリ・データ・ラッチ７４は、ラッチ６４に保持され
ている実行されたばかりの動作に対するワード幅および
ＲＡＭタイプと共に、実メモリ読取り動作の結果を出力
ラッチ７２から受は取るラッチからなる６書込み制御兼
書込みアドレス生成論理７６の制御下で、ラッチ７４内
の読取りデータが直列にタロツク・アウトされて、Ａ／
○ＵＴまたはＢ１０ＵＴメモリに書き込まれる。ワード
幅およびＲＡＭタイプ・データは、どれだけ多くの読取
りデータ・ビットを選択されたメモリに書き込むかを制
御するために、論理回路７６が使用する。 書込み制御兼書込みアドレス生成論理７６は。 データ・ラッチ７４からＡ１０ＵＴメモリまたはＢ１０
ＵＴメモリへの模ａ読取りデータの転送を制御する。こ
の転送は、信号経路８３上で供給されるシフト・タロツ
ク信号および複合信号経路８５」二で供給されるアドレ
ス信号と書込みイネーブル信号によって制御される。デ
ータ経路８３上のシフト・クロック信号は、実メモリ７
０からメモリ・データ・ラッチ７４に並列に入力された
データを直列にシフトする。直列にシフトされたデータ
は、１サイクル毎に交互にΔ／　ＯＵ　Ｔメモリおよび
Ｂ／○ＵＴメモリに送られ、値ビットはメモリ要素対８
０ａの一方に進み、未定義ビットはメモリ要素対８０ｂ
のそれに対応する１つに進む。 直列にシフトされたデータを入力するための書込み制御
は、複合データ経路８５上のアドレス信号および書込み
イネーブル信号によってもたらされる。アドレス信号は
、直列にシフトされたデータが記憶される宛先メモリ内
のアドレスを定義し。 書込みイネーブル信号は直列にシフトされたデータを、
指示されたメモリ位置に入力させる。 シフト・クロック、書込みアドレスおよび書込みイネー
ブル信号を生成するため、論理７６は。 各サイクルの始めにゼロにリセットされる書込みアドレ
ス・カウント機能を備えている。次に、サイクルが進む
につれ、アレイ読取り命令がラッチに到達したことをメ
モリ・データ・ラッチ７４のＲＡＭタイプフィールドが
示すたびに、論理７６は書込みアドレスを増分する。Ｒ
ＡＭタイプ・フィールドがアレイ読取り命令を示すたび
に、書込みアト

【／ス・カウントがワード幅フィールド
内の値に等しい合計だけ増分される。これは出力メモリ
に書き込まれるビットの数を、読取り動作を開始させた
アレイ命令によってシミュレート中のワード幅までに厳
密に制限する。ワード幅フィールドの値が、データ・ワ
ードが実メモリのワード・サイズより小さいことを示す
場合は、メモリ・データ・ラッチ７４内の余分なデータ
・ビットは無視される。所望のビットがＡ１０ＵＴメモ
リまた１まＢ１０ｔＪＴメモリに書き込まれたとき、生
成論理７６は、書き込まれたばかりのワードに続く最初
の空のメモリ位置を指す６次の読取りデータ・ワードの
最初のビットが、ポインタによって指示される記憶位置
に記憶される。したがって、読み取りデータは出力メモ
リ内に連続して記憶される。 好ましい実施例では、読取り動作がラッチ７４のＲＡ、
　Ｍタイプ・フィールドによって示されたときにＮ０Ｏ
Ｐが生じた場合、（たとえば、未定義ピッｉ−が制御復
号回路６０によって検出されたとき。 あるいは読取リアレイ命令に関連する制御ビットがアク
セスを示さないときなど）１選択されたメモリに未定義
データが書き込まれる。 副サイクル・カウンタ″７７および出力置換メモリ（Ｏ
ＰＭ）７８の相補動作により、データがサイクルごとに
出力メモリから取り出される。副サイクル・カウンタ７
７は、ＲＵＮモード中にＯＩ’Ｍ７８をアドレスするた
めに使われる１、０ビツト・カウンタである。有効デー
タをメモリ・データ・ラッチ７４にもたらすために必要
なパイプライン・クロックの数を考慮して、副サイクル
・カウンタ７７は各サイクルの始めに−３にリセットさ
れる。 ＯＰＭ７８は、それぞれ１０ピッ！−のワードを１０２
４個記憶できる容量を有する、通常の方法でアドレス可
能なメモリ要素である。ＯＰＭ７８は、副サイクル・カ
ウンタ７７の動作により、各主サイクルごとに順次ステ
ップされ、Ａ１０ＵＴメモリまたはＢ１０ＩＪＴメモリ
に読取リアドレスを供給する。このため、Δ／○ＵＴメ
モリおよびＢ１０ＵＴメモリを任意の順序で読み取るこ
とができ、それらのメモリに記憶されたデータが置換で
きる。 Ａ１０ＵＴメモリおよびｌ３１０ＵＴメモリは。 アドレス・マルチプレクサ８２ａおよび８２ｂの動作に
より、各サイクルごとに読取りおよび書込みを交互に行
なう６したがって、１サイクル中にＯＰ　Ｍ　７８から
の読取リアドレス信号と、マルチプレクサに関連する組
合せ論理（図示せず）で生成される読取リイネーブル信
号がＡ１０ＵＴ、またはＢ１０ＵＴのどちらか一方に供
給され、一方、生成論理７６からの書込みアドレスおよ
び書込みイネーブル信号がもう一方のメモリに供給され
る。 メモリ・シミュレータのパイプライン動作は、第６図を
参照すると理解できる。第６図には、ロード書込み可能
化クロック（ＬＷＥ）、プロセッサ・クロック（ＰＣＫ
）、アドレス・レジスタ・クロック（ＡＲＣＫ）、パイ
プライン・クロック＃１（ＲＣＫＩ）、パイプライン・
クロック＃２（ＲＣＫ２）、　入出力クロック（ＩＯＣ
Ｋ）　、？スタープロセッサ・クロック（Ｍ　Ｐ　Ｇ　
Ｋ）およびサイクル事前ロード／クリア（ＲΔＲ）信号
が示されている。ＭＰＣＫを除くすべてのクロックは、
第１図のグロック発生器３３に対応する通常のクロック
回路（図示せず）によって供給される。これらのクロッ
クは、最終的にはＬＳＭから得られるＩ。 ＷＥクロックから導かれる。ＭＰＣＫ信号およびＲＡＲ
信号は制御プロセッサ１０から供給される。 ＬＷＥクロックは外部ソースから受は取られる。 好ましい実施例では、ＬＷＥクロックは制御プロセッサ
１０から直接量は取られる。ＬＷＥクロックは、周期が
約１６７ナノ秒で接続時間が５０ナノ秒のパルスを出す
ことが好ましい。メモリ・シミュレータ２０がＲＵＮモ
ード中、ＬＷＥクロックは連続したパルス・ストリーム
である。Ａ／ＴＮメモリおよびＢ／ＩＮメモリ４６に対
する書込みイネーブル信号は、ＲＵＮモード中にＬＷＥ
タロツクから直接得られる。ｌ０ＣＫ、ＰＣＫおよびＡ
ＲＣＫ信号は、ＬＷＥクロックを反転し１反転された波
形を５０ナノ秒だけ遅延させることによって得られる。 ｌ０ＧＫは、ＲＵＮモードではＬＷＥの１９番目のパル
スごとに（失なわれたパルスに等しい間）非活動状態に
留まる。ＡＲＣＫは、ＲＵＮ動作モード中、遅延副サイ
クル・カウンタ５２および副サイクル・カウンタ７７を
刻時するために使用される。したがって、データがメモ
リ４６を介してメモリ・シミュレータ２０に入力されて
いるとき、ＩＰＭ５０のアドレスが、ＡＲＣＫの各パル
スの特定の遷移時に、遅延副サイクル・カウンタ５２に
よって増分される。ＬＷＥの次のパルスの対応する遷移
時に、データがメモリ４６に書き込まれ、それにより、
模擬データ・アクセス・パラメータのメモリ４６への書
き込みのための適切なタイミングが確立される。メモリ
４６および８０ａ、８０ｂからデータを読み取る場合に
ついても、同様なタイミング関係が確立される。 ＩＯＣＫ信号は、アドレス・カウンタ５４に供給され、
またΔＩ　Ｎ／Ｂ　Ｉ　Ｎラッチ５８の直列にシフトさ
れる書込みデータ、制御およびアドレス・セクションに
供給されて、アドレス・カウンタ５４のカウント・セク
ションによって入力メモリ４６から直列に読み取られる
データをそれらのセクションにクロック・インする。カ
ウンタ５４は、ｌ０ＣＫに応答してカウント・アップさ
れるので、ラッチ５８の直列入力サブセクションでＩ　
ＯＣＫを使用すると、メモリ４６からそれらのサブセク
ションへのデータの転送が同期される同様に、ＡＲＣＫ
はＯＰＭ７８からの読取リアドレスをＬＷＥに同期して
変更させ、それにより、データがメモリ８０ａ、８０ｂ
からスイッチ】２に確実に転送されるようにする。 メモリ・シミュレータ２０は、パイプライン・クロック
ＲＣＫＩおよびＲＣＫ２が整相されているため、パイプ
ライン方式で動作する。ＲＣＫ　１は主パイプライン・
タロツクであり、ＰＣＫから導かれ、ＲＵＮモードの間
だけ活動状態になる。 ＲＣ：に１はＰＣＫの最初のパルスと共に発生し。 その後はＰＣＫパルス１９個ごとに１回発生する。 第２のパイプライン・クロックＲＣＫ２も、ＰＣＫから
導かれ、ＲＵＮモードの間だけ活動状態になる。ＲＣＫ
２は、ＰＣＫのパルス１９個ごとに１回発生し、ＲＣＫ
ｌの直前に発生するＰＣＫパルスと一致する。 メモリ・シミュレータのパイプライン動作を、第８図に
示す。第８図はプロファイル・メモリ４０からの連続し
た３つの命令の経路を示す。読み取られる最初の命令ｌ
Ｎ５Ｔｉは、実メモリ７０を読み取ることを要求する命
令であると仮定され、（Ｒ，）　で示される。２番口の
命令Ｉ　Ｎ　Ｓ　Ｔ　ｊは書込み（Ｗ）命令であり、３
番目の命令ｒＮｓＴｋはもう１つの読取り（Ｒ）命令で
ある。パイプライン・クロックの整相は、第８図のグラ
フの最上部に左端から右端まで水平に示されている。 そのシーケンスは次の通りである。ＲＣＫＩが最初に発
生したとき、ｌＮ５Ｔｉは命令プロファイル・ラッチ４
４にラッチされ、アドレス・カウンタ兼比較回路（ＡＣ
Ｃ）４２は、ｌＮ５Ｔｊが記憶されているアドレスまで
増分される。ＲＣＫｌの最初の発生から次のＲＣＫ２ま
での間、シミュレーション・データＳＤｉ、すなわち模
擬読取リアドレスを定義するデータおよびｌＮ５Ｔｉに
対する制御ビットがｌ０ＣＫによってＡ／ＩＮメモリま
たはＢ／ＩＮメモリからΔＩ　Ｎ／Ｂ　Ｉ　Ｎラッチ（
ＡＢＬ）５８へ直列にシフトされる。次に。 ラッチ４４への命令転送およびラッチ５８への対応する
読取りパラメータ・データの転送に続く最初のＲＣＫ２
で、ｌＮ５Ｔｉはラッチ５８にラッチされる。ｌＮ５Ｔ
ｉがラッチ５８にラッチされると直ちにその命令に対す
る制御の復号および実アドレスの生成が行なわれる。 ２番目のＲＣＫＩが発生するとき、Ｉ　Ｎ　Ｓ　Ｔ　ｉ
に対する制御ビットおよび生成された実アドレスが、命
令のＲＡＭタイプ、ワード幅および有効命令フィールド
内の情報と共に、実アドレス・ラッチ（ＲＡＬ）６４に
クロック・インされる。同時に、ｌＮ５Ｔｊがラッチ４
４に入り、ＡＣＣカウントが増分されてｌＮ５Ｔｋを指
す。 ２番目のＲＣＫｌが発生してからＲＣＫ２が次に発生す
るまでの間、実メモリ７０がラッチ６４内の実アドレス
で読み取られ、読み取られたデータが実メモリ出力ラッ
チ（ＲＭＯＬ）７２内にラッチされる。同時に、メモリ
参照のためのシミュレーション・データＳＤｊ　（書込
み、制御およびアドレス）がラッチ５８に直列に入力さ
れて、工Ｎ５Ｔｊに必要な記憶動作を実行するための条
件を設定する。 Ｒ，ＣＫ　１が２度目に発生した後のＲＣＫ２パルスで
、ｌＮ５Ｔｉの実行中に実メモリから取り出されたデー
タが、実メモリ出力ラッチ７２からメモリ・データ・ラ
ッチ（ＭＤＬ）７４に入力される。」二連したように、
このデータは上述の生成論理７６の動作によってラッチ
７４からメモリ８０ａ、８０ｂにシフトされる。同時に
、ｌＮ５Ｔｊに必要な記憶動作が、制御ビットの復号お
よび実メモリ・アドレスの生成によってセットアツプさ
れる。 ３番目のＲＣＫＩが発生すると、書込みデータ、制御ビ
ットおよび実メモリ・アドレスが、ｌＮ５ＴｊのＲＡＭ
タイプ、ワード幅および有効命令フィールド内の情報と
共に、ラッチ６４に入力され、続いてその命令に対する
記憶動作が実行される。 ３番口のＲＣＫＩが発生すると、Ｉ　Ｎ５Ｔｋがラッチ
４４に入り、この命令も、最初の命令の場合と同様の進
行になる。 実メモリ７０．入力メモリ４６および出力メモリ８０ａ
、８０ｂがそれぞれメモリ・シミュレータ２ｏの動作中
にどのように区分され、アクセスされるかを理解するた
め、次に第９図、第１０Ａ図ないし第１０Ｃ図および第
１１八図ないし第１１Ｃ図を参照する。第９図に示すよ
うに、シミュレーション・プロファイル・メモリ（ＳＰ
Ｍ）４０は、上で説明した順にアクセスされる連結した
アドレスに記憶された命令を有する。次に、ＳＰＭアド
レス位置Ｏにある最初の命令ｌＮ５ＴＲＯを参照すると
、この命令の１つのフィールドは実メモリ・ベース・ア
ドレスＢＡＤＤｉを含んでおり、この実メモリ・ベース
・アドレスＢＡＤＤｉは、命令ｒＮＳＴＲＯによってシ
ミュレ−１−されるメモリ参照に対するデータが保持さ
れている実メモリ７０内の最初のアドレスを定義する。 実メモリ７０における命令ｌＮ５ＴＲＯ専用のフィール
ドはＢΔＤＤｉ＋　（Ｊ−１）で終る。ただし、、Ｊは
命令Ｉ　Ｎ　Ｓ　ＴＲＯのアドレス幅フィールド中の値
である。同じ模擬メモリ・デバイスに対するメモリ参照
を表わすＳＰＭ４０内の他の命令も。 ベース・ア１〜レス１３ΔＤＤｉを有する。たとえば。 命令Ｉ　Ｎ　Ｓ　ＴＲＯが力込み動作にシミュレ−１・
する場合、書込まれたデータに対して読取り動作を実行
すべきことがある。この場合、後続の読取り動作は、　
Ｉ＆出しＵ＋作により、命令ｌＮ５ＴＲＯによって記憶
位Ｖ！１１′（ΔＤＤｉを開始位置として実メモリ７０
に１・き込まれたデータに対して実行されることになる
。メモリ７０の区分は、ＩＰＬ中に行なわれ、コンパイ
ラによるベース・アドレスのアレイ命令への割り当てに
よって実現される。 入力メモリ４６は、ＩＰＬ中に区分される。この区分は
、第１０Ａ図を参照すると理解できる。 第１０Ａ図はメモリ４ＧのＡ／ＩＮ部分の３つの要素対
を示すが、以下の説明はメモリのＢ／ＩＮ部分しこ対し
ても有効であること髪理解すべきである。Δ／ＩＮメモ
リの要素対の各要素は、１ピッ＋−ｘ　Ｌ　Ｏ２４位置
の記憶デバイスからなる。好ましい実施例では、長さが
最大７３６ビノ１−までのワードを最大Ｇ’ｌＫの記憶
位置に記憶する能力を有するメモリ・デバイスのシミュ
レーションに対ｌｉユできるようになっている。したが
って、Δ／ＩＮメモリ対は、各命令に対する制御ピッ１
−に加えて最大サイズのワードおよびアドレスを受は取
れるようにされる。このことは、第１０Ａ図では５次の
ようにＡ／ＩＮメモリ要素を１７．分することによって
示されている。ＳＰＭ４０中の各命令について、したが
って、各模擬ポートについて、同し１８個の記憶スペー
スがＡ／ｌＮ５Ｓｌ１４の各々で予約され、最初の要素
対中のスペースはデータ・ワードの最初の１８ビット専
用、第２の要素対中の同じ記憶セクタはデータ・ワード
の第２の１８ピント専用、第３の要素対中の対応する記
憶セクタは１６個のアドレス・ピントおよび１つの制御
ビット専用になっている。第１０Δ図に示すように、こ
の結果、すべてのＡ／ＩＮ対の各￥ｔｌｉ４中の最初の
１８個の記憶スペースは、最初の命令用のシミュレーシ
ョン・データの累算専用になる。 ｊ：、サイクル中にスイッチ１２からメモリ４６に流入
するデータの置換を第１０Ｂ図に示す、上述のように、
入力に換メモリ（ＩＰＭ）５０は１０２４個の別個にア
ドレス可能な記憶スペース髪有し、その各々にスイッチ
ＩＺからのシミュレーションず３号が記憶されている。 メモリ４６内のアドレスが記憶される。コンパイラは、
各サイクル中に模擬メモリ・アクセス信号のメモリ・シ
ミュレータへの伝達をスケジューリングする能力を有す
る６その伝達スケジュールが、ｒｐｒ、モード中にＩ　
Ｐ　Ｍ　５０　ニ記憶されたΔＩ　Ｎ／Ｂ　Ｉ　Ｎメモ
リ・アドレスに反映される。ＲｔＪＮｔ−Ｎモード中Ｍ
アドレスが順に供給され、それにより、現在供給中の信
号ピッ１へを記憶すべきアドレスが出力される。＠に示
すように、アドレスの上位２つのＭＳＢが３つのメモリ
要素対のうちの１つを選択するためにデコーダ５１で復
号され、１０個のＬＳＩ３は、現在使用ｉｉＪ能な値ビ
ットおよび未定義ビットを記憶すべき４択されたメモリ
対中の特定のアドレスを指定する６ 第１０Ｃ図は５Δ／ＩＮメモリ対に記憶されたデータの
読取りを示す６０；Ｉ述のように、アドレス・カウンタ
５４の制御下でメモリ４６からデータが順次読み取られ
る。アドレス・カウンタ５４は、各主サイクルの始めに
〇にリセットされ、０から１０２３まで増分式にカウン
トし、その結果、Δ／ＩＮ対に記憶されたデータがΔＩ
　Ｎ／Ｂ　Ｔ　Ｎラッチ５８に順次読み出される。ラッ
チ５８の最初の３つのフィールドは、３対の直列入力並
列出力シフト・レジスタに記憶される。これらのレジス
タは、第１０Ｃ図では参照番号９０で示され、それぞれ
１８ビツトのデバイスからなる。データは。 ＲＣＫＩの各サイクルの間に生じる１８個のＰＣＫサイ
クル中に、各Ａ／ＩＮメモリ要素から関連する１つのレ
ジスタ９０に直列にシフトされる。 したがって、各レジスタ９０は１つのＡ／ＴＮメモリｇ
！索中の連続する１８個の記憶スペースからの１８ビツ
トのデータで満たされる。ついで、次のＲＣＫＩでデー
タがパイプラインの次の段に転送される。第１００図に
示すように、ラッチ５８の書込みデータ・フィールドは
、最初の２組のレジスタ９０中のデータからなる。制御
ピッ１−は。 最後のレジスタ対の第２記憶位置にあり、アドレス・フ
ィールドの情報は、最後のレジスタ対の記憶位置２〜］
７に保持される。出力メモリ８０ａ８０？＋の１１作は
、第１．１Δ図ないし第１１Ｃ図を参照すると理解でき
る。第１１Δ図に示すように。 ３つのメモリ読取り命令から得られる値ビットおよび未
定義ピントが、それぞれＡ　／　ＯＵ　Ｔメモリ要素８
０　ａ　、および８０ｂ内の連続する記憶位ａに記憶さ
れる。３つの命令に対するワード幅は。 １６．３．１０であると仮定する。メモリ要素８０ａ、
８０ｂの区分の結果、最初の命令の１６個のデータ・ビ
ットが記憶位ｉｏ〜１５に伝えられ。 第２の読取り命令の３つのデータ・ビットは位置１６〜
１日にあり、第３の命令の１０個のデータ・ビットは位
［１９〜２８にある。 次に、ΔＯＵ　Ｔ　／　ｆ３０　ｔＪ　Ｔメモリ上で実
行される書込みおよび読取り機能について理解するため
、第１．１　［３図および第ＬＩＣ図を参照する。アド
レス・マルチプレクサ８２ａ、８２１）は、各機械サイ
クルごとにＡ　／　Ｏ［Ｊ　Ｔメモリど１１　／　Ｏ（
Ｊ　Ｔメモリの間で沓込み制御信号と読取り制御信号を
交、Ｕに切替えるだけなので、第１１１３図および第１
１Ｃ図には示さない。 メモリ要素への読取りデータ・ビットの書込みを第１．
１１３図、第１２図および第１３図に示す。 第１１Ｂ図では、書込み制御／書込みアドレス生成論理
７６が、メモリ・データ・ラッチ（ＭＤＬ）７４からの
読取りデータをΔ／　ＯｔＪ　Ｔメモリ要素内の連続す
る記憶位置に記憶するために必要なアドレスおよび制御
信号を供給する。第１１．　Ｂ図および第１２図に示す
ように、生成論理７６は、ＩくＣＫＩおよびＲＣＫ２を
含むｙＪｌ取りデータ記憶制御信号ならびにＭＤＬ７４
のＲＡＭタイプ・フィールドおよびワード幅フィールド
に記憶された情報に応答して、必要なアドレス（Δ号、
イネーブル信号およびＭＤＬシフト・クロック信号を生
成する。アドレス信号、イネーブル信号、およびＭＤＬ
シフト・りＯツク信号の生成には１発振器９０゜グー１
一式クロック回路９１、遅延回路９２．ゲート回路９４
１幅カウンタ９５．ゼロ・カウント検出器９６．および
アドレス・カウンタ９８の協調動作が必要である。 発振）’Ｊ９０は２通常のものであり、ＡＯＵＴ／ＢＯ
ＵＴ　　ＷＥ　（Ｗ込みイネーブル）として示した出力
発振クロック信号を信号、１８５ａ（第５Ｂ図参照）上
に生成する。この信号はＡＯＵＴ／１１ＯＵＴメモリへ
のデータ入力を可能にする。線８５ａ上のＷＥ倍信号、
遅延回路９２によってわずかに遅延され、カウンタ９５
および９８を刻時するのに使われるカウンタ・タロツク
をもたらす。 カウンタ・タロツク信号は、Ａ　ＯＵ　Ｔ　／　Ｂ　Ｏ
Ｕ　Ｔメモリの書込みをパイプライン・クロックと同期
させるため、ゲート回路９４に供給される。ゲート回路
９４は読取り命令を復号するとき、ロードおよびイネー
ブル１信号を生成する。ロード信号は１幅カウンタ９５
をワード幅フィールド内の値にプリセットさせる。イネ
ーブル１信号は、カウンタ９５および９８に供給される
０幅カウンタ９５がゼロでない値にプリセットされると
、ゼロ・カウント検出回路９６は、イネーブル２信号を
幅カウンタ９５およびアドレス・カウンタ９８に供給す
る０両方のイネーブル信号が使用可能なとき。 カウンタ９５および９８は共にカウンタ・クロック信号
と同期してカウントすることができる０幅カウンタ９５
は、そのプリセット値からゼロに向かってカウント・ダ
ウンし、アドレス・カウンタ９８はカウント・アンプす
る。幅カウンタ９５がゼロ・カウントに達すると、ゼロ
・カウント検出器９Ｇは幅カウンタ９５およびアドレス
・カウンタ９８からイネーブル２（８号を除去する。 アドレス・カウンタ９８は各サイクルの始めにゼロにな
り、検出回路９６によって使用可能にされるたびに、カ
ウンタ・クロックと同期してカウント・アップする。し
たがって、各読取り命令ごとにアドレス・カウンタ９８
は、命令のワード幅フィールド中の値に等しい値だけそ
のカウントを増分し、その命令の間、前の読取り命令の
終りに停止したカウントからカウント・アップする。し
たがって、アドレス・カウンタ９８の出力は、信号線８
５ｂを介してＡ１０ＵＴメモリ要素８０ａ。 ８０ｂに供給される順次アドレスを形成する順次増加カ
ウントである。 ＷＥ（ｉ’１号線８５ａはまた、ゲート式クロック９１
に入力されて、信号線８３上にＭＤＬシフト・タロツク
を生成する。ＭＤＬシフト・クロックは、前に実メモリ
７０からＭＤＬ７４に並列に入力された読取りデータを
直列にシフト・アウトする。 ゲート式クロック回路９１は、ＭＤＬ７４からΔＯＵＴ
／ＢＯＵＴメモリへのシフトが必要なときだけ行なわれ
るように、イネーブル１信号およびイネーブル２信号に
よって通常の方法でゲート制御される。たとえば、ＭＤ
Ｌ７４がＲＣＫ２により並列にロードされているとき、
または書込み命令が実行されている場合は、ＭＤＬシフ
ト・クロックは必要でない。 ＡＯＵＴ／ＢＯＵＴメモリへのデータの書込みに影響を
及ぼす種々の信号間のタイミング関係を第１３図に示す
。各サイクルの始めに、ＲＡＲはゲート回路９４にロー
ド信号をリセットさせる。 一方、イネーブル１信号は、前のＲＣＫ２が読取リアレ
イ命令をロードした場合、ＲＣＫ２によって非活動状態
にリセットされる。ＲＣＫ２の正の遷移１０２が起こる
とき、ＭＤＬ７４が読取りデータ・ビットとワード幅フ
ィールドおよびＲＡＭタイプ・フィールドの情報をそれ
にラッチしたものと仮定する。遷移１０２はゲート回路
９４にそのイネーブル１信号をリセットさせる。ＲＣＫ
２遷移の直後に、対応するＭＤＬ記憶位置からのＲＡＭ
タイプ信号が、読取り動作に対応する状態を取る。読取
り指示に対するゲート回路９４の応答は、ＲＣＫＩパル
ス１０４に続くカウンタ・クロックの最初の遷移まで遅
延される。カウンタ・クロックの遷移１０５は、ゲート
回路９４にカウンタ・クロックの１サイクルの間継続す
るロード信号のセット・パルスを生成させ、カウンタ・
クロックの遷移１０６が起こったとき１幅カウンタ９５
をＭＤＬ７４のワード幅フィールド内の値にプリセット
させる。ロード・パルスの終りに、ゲート回路９４はイ
ネーブル１パルスをセットする。 次に、ゼロ・カウント検出器９６がイネーブル２パルス
をセットする。それに続いて、各イネーブルパルスがそ
れぞれカウンタ９５および９８にカウンタ・クロックと
同期してカウントを開始させる。最初のビットは、ＭＤ
Ｌ７４がＲＣＫ２でロードされるとき、ＭＤＬシフト・
レジスタ（第１１Ｂ図の１１０ａおよび１１０ｂ）から
得られるので、Ａ　ＯＵ　Ｔ　／　Ｂ　ＯＵ　Ｔメモリ
への最初の書込みの前には２ビツトのシフトは不要であ
る。ＲＣＫ２によるロードの後、カウンタ・クロックが
ＭＤＬ７４からビットを直列にシフトする。Ａ１０ＵＴ
メモリ要素への最初の書込みは、ＷＥの立下り１１４で
起こり、カウンタ・クロックの遷移１１８が起こると、
読取りデータの次の値ビットおよび未定義ビットがＭＤ
Ｉ、シフト・レジスタ１１０ａ、１１０ｂから得られ、
これらの２ビツトが書き込まれるＡ１０ＵＴアドレスが
生成される。 この過程は、ゼロ・カウントが幅カウンタ９５から検出
されるまで、ビットをＡ１０ＵＴメモリ要表８０ａ、８
０ｂに順次入力し続け、ゼロ、カウントが検出されると
、イネーブル２は検出器９６によって、カウンタ９５お
よび９８がそれ以上増分するのを禁止する状態に変更さ
れる。イネーブル１は次のＲＣＫ２またはＲＡＲでリセ
ットされる。 ＡＯＵＴ／ＢＯＵＴメモリ対に順次入力されたデータの
出力置換は、第ＬＩＣ図に示すようにして実現される。 ＩＰＬモード中、○ＰＭ７８は、その記憶スペースに入
力される一連のＡＯＵＴ／１３ＯＵＴメモリ・アドレス
を有する。ＡＯＵＴ／ＢＯＵＴアドレスは、０２Ｍアド
レス・シーケンスに対応する順序で記憶されるが、論理
シミニレ−２１２機械上で実行中のシミュレーション全
体への読取りデータの伝達を同期させるため上位／イン
ターフェース・プロセッサ・コンパイラによって課せら
れるＡＯＵＴ／ＢＯＵＴアドレス・シーケンスを定義す
る。好ましい実施例では、０２Ｍアドレスは１０ビツト
からなり、それぞれ各Ａ１０ＵＴメモリ要素８０ａ、８
０ｂ中の１０２４個の１ビツト記憶スペースのうちの１
つを定義する。○ＰＭ７８から取り出された情報の宛先
は、プロセッサ間スイッチ１２である。 したがって、第１１Ｃ図において、ＯＰＭ７８は、ＯＰ
Ｍアドレス０７８〜０８０によって示されるシーケンス
の断片を含む、一連のアドレスをその中に含むことがで
きる。これらのアドレスに。 それぞれＡ１０ＵＴアドレスｉ、ｊおよびｂが記憶され
る。したがって、ＯＰＭアドレス・シーケンスの断片０
７８〜０８０が、それらの位置に記憶されたΔ／○ＵＴ
アドレスにより、Ａ１０ＵＴに順に記憶された情報を、
無順序ではあるが所定の置換パターンで取り出す、一意
的なマツピングをもたらす。 上記で説明した方法および装置は、以下で述べる幾つか
の独自の特徴をもたらす。第１の特徴は、周知の「ライ
ト・スルー」手法がどのようにシミュレートできるかを
示す。「ライト・スルー」とは、書込み中のデータ・オ
ブジェクトを反映する読取り動作と同時に、メモリ・デ
バイスがデータ・オブジェクトの書込みおよび読取りを
行なえる能力を指す。この点に関連して、１つの書込み
ポートと２つの読取リポートを有する３ポ一ト式アレイ
が前提となる。アレイはさらに、１６個の４ビツト・ワ
ードを記憶する能力を有するものと指定される。したが
って、そのアドレス・バスは、１６ワードのアドレス指
定を可能にするために、少なくとも４ビツトの幅がなけ
ればならず、データ入力および出力バスも、データ・ワ
ードをデバイス内に伝え、デバイスから出力するために
、少なくとも４ビツトの幅がなければならない。さらに
、それぞれ３つのデータ・スループット・ポートのうち
の１つを選択するための３つの別個の制御ポートが指定
される。模擬デバイスは、第１４図ではランダム・アク
セス・メモリ（ＲＡＭ）として示す、模ＷＲＡＭに接続
された４ビツト幅のアドレス・バスは、第１４図ではア
ドレス（０，３）として示される。かっこ内の表記は各
アドレス・バス信号バスの明示名を示す。ＲＡＭのそれ
ぞれの書込みポートおよび読取リポートに接続された書
込みデータ・バスおよび読取りデータ・バスも同様な表
記法による。この例では、各ポートは専用の制御ポート
によって制御され、たとえば、ｉＦ込み制御ポートは書
込み実行と記されている。 本例では、［ＭＲＡＭが、ＲＵＮモード中、多数の連続
した主サイクルの各サイクル中に２回以上参照されるこ
とが前提とされる。この点に関して、１つの主サイクル
は任意の数の機械サイクルからなる。アレイ命令フォー
マットを第１５図に示す。シミュレーション用のアレイ
命令は、それぞれ、ＳＰＭ４０のＳＰＭアドレス位置ｊ
、ｊ＋１、およびｊ＋２に連続的に記憶される。アレイ
命令フィールドは、次の省略形で示される。ＢＡはベー
ス・アドレス・フィールドを指し、その中の実メモリ・
アドレスｉは、模擬ＲＡＭに割り当てられた実メモリ記
憶セクタ内の最初のアドレスを指す。アドレス・フィー
ルドは、ＡＷと表記され、アドレス・バス幅に等しい値
（４）を含む。 ＲＴは、ＲＡＭタイプ・フィールドを指し、その中の１
つは読取り命令に対応し、０は書込み命令に対応する６
ＷＷフイールドは、ワード幅フィールドであり、データ
・オブジェクト・サイズが４であることを示し、さらに
書込みバスおよび読取りバスを４ビツト幅として暗黙の
内に定義する。 リフレッシュ命令フィールドＲＥ　Ｆは０を含み。 アレイ命令が実メモリに対するリフレッシュ動作を刺激
しないことを示す。 第１６図の波形は、本実施例について本発明者が行なっ
た実際のシミュレーションを示す。アレイ・シミュレー
ションの初期条件は、ＴＰＬ中にアレイ情報をすべてゼ
ロに初期設定すること、および読取り２ポートを表わす
命令が書込みポートを表わす命令よりも先行し、書込み
ポート命令が読取り１命令よりも先行するように、アレ
イ命令を配列することを含む。これらの初期条件は、従
来技術のシステムの上位プロセッサ中でのコンパイラの
通常の動作によって実現された。 第１６図では、ＡＩＮ／ＢＩＮメモリの制御。 アドレスおよび書込みの各データ・フィールドならびに
ＡＯＵＴ／ＢＯＵＴメモリの読取りデータ・フィールド
の部分に含まれる特定のデータ・ビットを表わす、値ビ
ットおよび未定義ビットの復号を表わす波形によって、
シミュレーションが図示されている。さらに、各ポート
に対する制御データ・フィールドの復号されたビットが
示される。 初期設定されていないデータは？で示され、未定義のデ
ータは申で示され、論理０および１は通常どおり対応す
る波の高さで表わされる。 シミュレーションは、ＲＵ　Ｎモード中にほぼ４つの主
サイクルを経て進行するものとして図示される。第１６
図で、シミュレーションが開始したとき、各ポートに対
する制御線は非活動状態であり、各実行線での論理Ｏに
対応する。このことは。 関連するポートに対してメモリ参照が実行されていない
ことを示す。好ましい実施例では、読取りアレイ命令が
ラッチ５８中で、０の制御フィールド値に関連づけられ
ているときは、読取りメモリ・アクセスは発生せず、Ａ
／○ＵＴまたはＢ１０ＵＴメモリに転送された読取りデ
ータは１強制的に未定義状態にされる。このことは、第
１６図の最初の主サイクルで本で示されている。 最初の主サイクル中に、Ｗ込みデータおよびアドレス・
データが定義されるが、実メモリ７０から得られた読取
りデータは初期設定されていない。 もちろん、実メモリ７０に、Ｉ　Ｐ　Ｌ中に初期データ
が入力されることは可能であるが、この例では、メモリ
は初期設定されていない。 第２の主サイクルの始めに、最初の機械サイクル中に、
読取り実行線およびアドレス・ポートに対する定義済み
データが、スイッチ】２からメモリ・シミュレータ２０
に転送され、Ａ／ＩＮメモリに捕捉される。第２の主サ
イクルの第２の機械サイクルが始まると、読取り実行信
号およびアドレス信号がＡ／ＩＮまたはＢ／ＩＮメモリ
から取り出され、実メモリ・アクセスが実行され、読み
取られたデータがＡ／○ＵＴまたはＢ／○ＵＴメモリに
記憶される。第２の主サイクルの第３の機械サイクルが
始まると、読み取られたデータがＡ１０ＵＴまたはＢ／
○ＵＴメモリからプロセッサ間スイッチ１２に送られる
。 第３の主サイクルの始めに、書込み実行線が活動状態に
なり、アドレスは依然としてアドレス１であり、Ｖ込み
データは再びすべて０である。読取り実行線は、第３の
主サイクルの間活動状態にある。このとき、書込み実行
線が正の状態であるため、第３の主サイクルの最初の２
つの機械サイクル中に、模擬データが実メモリ７０に入
力される。第３の機械サイクルの始めに、指示されたア
ドレスに書き込まれたデータが、最初の読取リポートで
すべて１に変る。第２の読取リポートを表わす読取り命
令は、書込み命令に先行するので。 新しいデータが最初の読取リポートにより「認識」され
てから１＠械サイクル後に新しいデータを「認識」する
。したがって、書き込まれたすべての１は、新しいデー
タが最初の読取リポートで使用可能になってから１機械
サイクル後に第２の読取リポートで使用可能になる。し
たがって、シミュレータ２０の同じ機械サイクル中に（
すなわち、第３の主サイクルの第３の機械サイクル中に
）ＩＦ込みポートを経て、模擬ＲＡＭに入力されたデー
タを最初の模擬読取リポートで認識することにより、「
ライト・スルーＪシミュレーションが実現される。 本発明のメモリ・シミュレータは、模擬メモリ参照（読
取りまたは書込み）が開始してからスイッチ１２を通っ
て流れる結果が認識されるまで、本来的に２つの遅延レ
ベルを伴う。読取リアレイ命令を書込みアレイ命令の後
に配置することにより、書込みアレイ命令の実行後、で
きるだけ早く書込み命令データを読み取ることが可能に
なる。 読取り命令が書込み命令に先行するように命令が配置さ
れている場合は、さらに、１機械サイクルの遅延が生じ
る。大部分のシミュレーションの場面では、この付加的
遅延レベルは許容される。 しかし、書込み命令と読取り命令の間の余分な遅延レベ
ルが容認できない場合、設計者は、書込み命令が読取り
命令に先行するように命令を配置するというオプション
を選ぶことができる。 本発明によってもたらされるもう１つの特徴は、実メモ
リ７０のデータ幅より幅の広いデータ・オブジェクトを
有するメモリ・デバイスのシミュレーションを可能にす
る。データ幅が、たとえば、実メモリ７０で可能な最大
限度の３６ビツトよりも大きいメモリ・デバイスをシミ
ュレートする場合、そのデバイスは、それぞれ３６ビツ
ト（以下）のワード幅フィールドを有する２つ（以上）
のアレイ命令によって表わされる。このため、同一メモ
リ・デバイスの別個の２つの部分に対応する２つのアレ
イ命令が独立して実行できる。この場合、各部分に対す
るシミュレーション用のアドレスおよび制御データは同
じであり、各命令の間に書き込まれ、または読み取られ
るデータにのみ相違がある。したがって、模擬メモリ・
デバイスは、シミュレートすべき各ポートごとにコンパ
イルされた２つの独立したアレイ命令を有しく各命令は
データ・フィールドの１つのセクションに関連する）、
各命令はコンパイラによって実メモリ７ｏの別個の区域
を割り当てられ、この区域に対して各命令の動作が実行
される。もちろん、メモリ７０の別個の各区域はそれ自
身のベース・アドレスによってアクセスされる。 最後に、本発明は、アドレス可能なサイズが１つの命令
によって表わされる最大限度の６４にワード（アドレス
幅フィールドが１６ビツト幅である結果）を越えるメモ
リ・デバイスのシミュレーションを実現する。この場合
、メモリ・デバイスをそれぞれ６４にワード（以下）の
２つ（以上）の区画に分割し、高位アドレス・ビットを
使って各区画に対して制御信号を選択的にゲートするこ
とができる、残りのアドレス線およびデータ線は。 この場合１両方の区画に共通である。この点に関して、
命令には実メモリの別個の領域が割り当てられる。各領
域はそれぞれベース・アドレスを有し、シミュレート中
のメモリの各区画に対応する。 Ｆ８発明の効果 任意の幅および記憶容量をもち、任意の数の参照ポート
を有するどのようなメモリ・デバイスでも、本発明を用
いてシミュレートできる。さらに、１ビット幅のデータ
・オブジェクトに対してしか各シミュレーション動作を
実行できない従来技術の論理シミュレーション機械と対
比して、どのような模擬メモリ・デバイスに対するどの
ようなメモリ参照であっても、任意のサイズのデータ・
オブジェクトに作用することが認められる。

【図面の簡単な説明】

第１図は１本発明の主な機能を示す概略ブロック図、 第２図は１本発明の代表的な動作システム環境を示すブ
ロック図、 第３図は、アレイを定義するためポート名がどのように
使用されるかを示す１本発明によってシミュレートされ
るメモリ・アレイの図。 第４図は、第３図のメモリ・アレイ・シミュレーション
が、本発明においてソフトウェアとハードウェアの組合
せによってどのように実現されるかを示すブロック図。 第５Ａ図および第５Ｂ図は本発明のハードウェア実施例
のブロック図、 第６図は、第５Ａ図および第５Ｂ図のハードウェア実施
例を通るデータの流れをパイプライン方式で同期するた
めに使用されるクロック波形を示す波形図、 第７図は、第５Ａ図および第５Ｂ図のハードウェア実施
例の実メモリ制御装置の動作を示す状態遷移図、 第８図は、第５Ａ図および第５Ｂ図のハードウェア実施
例のパイプライン式動作を示すタイミング図。 第９図は、実メモリの区分を示すブロック図。 第１０Ａ図ないし第１０Ｃ図は第５Ａ図のＡＩＮ／Ｂ　
Ｉ　Ｎメモリの区分、書込みおよび読取りを示すブロッ
ク図、 第１１Ａ図ないし第１１Ｃ図は第５Ｂ図のＡＯＵＴ／Ｂ
ＯＵＴメモリの区分別、書込みおよび読取りを示すブロ
ック図、 第１２図は、第５Ｂ図の書込み制御／書込みアドレス生
成論理７６のブロック図、 第１３図は、第１２図の論理の動作を示す波形図、 第１４図は、シミュレート中の３ポート式メモリ・デバ
イスのブロック図、 第１５図は、第１４図のデバイスをシミュレ−１・する
ためのアレイ命令セットの例を示す図、第１６図は、第
１４図のメモリ・アレイをシミュレートする際の本発明
の動作を示す波形図である。 出題人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） 第工図

Claims (1)

1. 【特許請求の範囲】 論理シミュレーション機械で多重ポート・メモリ・アレ
   イをシミュレートするために、少なくとも１つのメモリ
   ・アレイをシミュレートするインターフェース用有限状
   態機械（ＦＳＭ）を使用するシミュレーション方法であ
   って、 シミュレートすべきメモリ・アレイに対応する複数のポ
   ート名を定義して、前記ＦＳＭの入出力資源の対応する
   各サブセットと関連付け、 前記メモリ・アレイで実行すべき模擬メモリ・アクセス
   動作を定義するアレイ命令の組を前記ポート名に関連付
   けて記憶し、 前記論理シミュレーション機械からの模擬メモリ・アク
   セス信号を、前記アレイ命令の組に関連する所定のパタ
   ーンに従って置換可能な形で前記入出力資源のサブセッ
   トへ供給し、 前記ＦＳＭで前記メモリ・アクセス信号を用いて前記ア
   レイ命令の組を実行し、 前記ＦＳＭでの実行結果を所定の順序で出力することを
   特徴とするシミュレーション方法。