JPH09101975A - エミュレーションシステム - Google Patents

エミュレーションシステム

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JPH09101975A
JPH09101975A JP8188282A JP18828296A JPH09101975A JP H09101975 A JPH09101975 A JP H09101975A JP 8188282 A JP8188282 A JP 8188282A JP 18828296 A JP18828296 A JP 18828296A JP H09101975 A JPH09101975 A JP H09101975A
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Abstract

(57)【要約】 【課題】 コンパイル時間を短縮化でき、高速で回路設
計をエミュレートできるようにする。 【解決手段】 回路の動作をエミュレートする論理エミ
ュレーションシステムにおいて、第１の組のセレクタ
（マルチプレクサ）は第１の組のシフトレジスタに接続
され、該第１の組のシフトレジスタは第２の組のセレク
タに接続されている。前記第２の組のセレクタの出力
は、複数の論理プロセッサの入力に接続されている。こ
のような接続構造により、前記エミュレーションシステ
ムにおけるすべての論理プロセッサ間で一様なルーティ
ングが行われる、ことが保証される。こうして、技術マ
ッピングおよびスケジューリングを含むコンパイルステ
ップは相互に独立し、コンパイル時間をより速くするこ
とができる均一なプログラミングモデルが提供される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ディジタルエミ
ュレーションシステムに関し、特に、改良された信号ル
ーティング機能を有する多数の論理プロセッサを使用し
たディジタルエミュレーションシステムに関する。
【０００２】
【従来の技術】電子回路設計の動作速度および複雑性が
増すのに伴い、様々異なる開発段階で回路設計をテスト
することがより重大になる。ハードウエアエミュレータ
は、開発中の複雑な回路設計をテストするための手段を
提供するものである。典型的には、このようなエミュレ
ータは、ソフトウエアによって制御されることによって
設計中の回路の機能を実行するハードウエアを提供す
る。前記回路設計は、該回路の構造および動作を定義す
るデータ組によって特定される。エミュレータは、ソフ
トウエアによる制御の下に動作する。前記回路設計は、
前記エミュレータを制御するプログラムを作成するため
に“コンパイル”される。
【０００３】
【発明が解決しようとする課題】このようにエミュレー
タ制御プログラムを作成するために前記設計をコンパイ
ルする処理は、重要で、時間がかかる処理である。コン
パイル処理に時間がかかるのは、１つには、回路設計を
できるだけ高速でエミュレートするプログラムを作成す
るという目標のためである。エミュレータは実際の回路
と同じ速さで被エミュレート回路の機能を実行できない
ので、エミュレータにおいては速度が絶対不可欠な問題
である。回路設計を外部回路またはその他の装置に正確
にインターフェイス接続するために、被エミュレート回
路の目標動作速度にできるだけ近い速度でエミュレータ
を動作させ、該回路の動作タイミングをテストすること
が望ましい。
【０００４】前記コンパイルする処理が複雑で時間がか
かるその他の理由は、エミュレータのハードウエアにお
ける制約により、コンパイル中に多くの演算を行うこと
なくプログラムの速度を最適化することが難しい、とい
うことである。広範囲の回路設計の機能を実行しなけれ
ばならないので、エミュレータは、可能な限り融通性に
富むものでなければならない。これは、エミュレーショ
ンシステムが様々異なる設計について使用可能な論理処
理ハードウエアを備えなければならない、ということを
意味する。従来のこのようなエミュレーションシステム
は、被エミュレート回路の機能を間接的に実行するため
に使用される多数の汎用処理要素を備えている。例え
ば、従来の汎用のエミュレータは、多数の機能を備えて
いない回路設計のエミュレーションには使用できなくな
る専用のハードウエア乗算器を使用する代りに、多数の
論理式を処理することにより乗算回路をエミュレートし
ている。これらの式を解くためには、エミュレータ内の
多くのゲートまたはその他の装置に、信号を供給しなけ
ればならない。さらに、前記ゲートまたはその他の要素
の出力は、前記エミュレータの様々な要素間で効率的に
ルーティング（経路指定）されなければならない。
【０００５】前記コンパイルするステップは複雑で時間
がかかるものであるが、設計者が最新の設計変更をエミ
ュレートする前に長い時間待たなくてもよいように、こ
のステップをできるだけ簡単にする必要がある。エミュ
レータが集積回路の設計および開発に使用される場合、
これは特に重要である。すなわち、集積回路の場合、多
くの増分的な変更がなされ、エミュレーションを進める
前に各前記変更がコンパイルステップを必要とする。こ
のことは、エミュレータの有用性を高めるためには、前
記コンパイルステップの時間を短縮しなければならな
い、ということを意味する。この発明は上述の点に鑑み
てなされたもので、コンパイル時間を短縮化でき、高速
で回路設計をエミュレートできるエミュレーションシス
テムを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、回路設計をエミュレートする式を解く
論理プロセッサ手段を備え、該論理プロセッサ手段が複
数の論理プロセッサ入力および複数の論理プロセッサ出
力を有する、回路設計をエミュレートするためのエミュ
レーションシステムであって、複数の第１のセレクタ入
力および複数の第１のセレクタ出力を有し、前記論理プ
ロセッサからの１つまたは２つ以上の出力が前記複数の
第１のセレクタ入力に接続された第１のセレクタ手段で
あって、前記複数の第１のセレクタ入力における信号の
部分集合を選択し、該選択した信号を前記複数の第１の
セレクタ出力に与えるものと、複数のレジスタ入力およ
び複数のレジスタ出力を有し、前記複数のレジスタ入力
が前記複数の第１のセレクタ出力に接続されたレジスタ
手段であって、前記第１のセレクタ手段から受け取った
前記信号を格納するものと、複数の第２のセレクタ入力
および複数の第２のセレクタ出力を有する第２のセレク
タ手段であって、前記複数の第２のセレクタ入力が、選
択的に前記レジスタの出力を前記複数の第２のセレクタ
出力に与えるために、前記複数のレジスタ出力に接続さ
れたものとを具備し、前記論理プロセッサ手段の複数の
入力が前記第２のセレクタ手段の複数の出力に接続され
ていることを特徴とする。
【０００７】この発明は、集積回路内の多数のプロセッ
サ間、または、集積回路間における信号のやり取りを可
能にするために、改良されたルーティングおよび処理の
ためのアーキテクチャを使用するものである。複数のセ
レクタが複数のシフトレジスタに接続され、該シフトレ
ジスタが他の複数のセレクタに出力し、これら他のセレ
クタが論理ユニットまたは論理プロセッサに出力すると
いう構成は、融通性に富むアーキテクチャを提供すると
ともに、コンパイル時間を短縮化する均一なプログラミ
ングモデルを提供する。
【０００８】好ましい実施の形態において、回路設計を
エミュレートするエミュレーションシステムは、チップ
上に組込まれており、複数の入力信号に接続される複数
の第１のセレクタを備えている。これら第１のセレクタ
に対する前記入力信号のうちのいくつかは、該第１のセ
レクタと同一のチップ上に設けられた論理プロセッサか
らの出力を含み、その他の入力信号は他の集積回路の複
数の論理プロセッサからの出力である。複数のシフトレ
ジスタまたは“パイプ”が設けられており、これらの入
力は前記複数の第１のセレクタの出力である。これらの
シフトレジスタは、前記エミュレーションシステムを制
御するために使用されるプログラムのステップに従っ
て、前記複数の第１のセレクタからの信号を格納する。
【０００９】前記シフトレジスタまたはパイプの出力に
接続された複数の第２のセレクタは、個々の論理プロセ
ッサに与えられるべき信号をさらに選択するために使用
される。前記複数の第２のセレクタの出力は、前記複数
の論理プロセッサの入力に供給される。前記複数のセレ
クタ、シフトレジスタおよび論理プロセッサからなるこ
の構成は、エミュレーション前のコンパイル速度、およ
び、エミュレーション中の実行速度を高速化した一様な
ルーティング機構を提供する。
【００１０】
【発明の実施の形態】図１は、この発明の一実施の形態
に係るエミュレータにおける１つの“チップ”のシステ
ムレベルブロック図。この図１においてチップ１００と
して示された設計は、“ハイドラチップ（Hydra Chi
p）”と呼ばれる１つの集積回路（ＩＣ）パッケージ上
に組込まれている。図２〜図７は、論理エミュレーンシ
ステムのボードレベルおよびブロックレベルにおける詳
細を示すものである。ここでは特定の実施の形態に係る
エミュレータを説明するが、この発明の範囲はこの特定
の実施の形態に限定されるものではない。
【００１１】図１において、前記チップ１００は、特定
の機能を実行するために様々なサブ回路を含んでいる。
図１において、これらのサブ回路は、例えば制御データ
ブロック１０２のようなブロックとして示されている。
このエミュレーンシステムを説明するために、論理エミ
ュレーションシステムのアーキテクチャを以下に説明す
る。そして、次に、ハイドラ（Hrdra）論理ユニット
（ＨＬＵ）に対するセレクタおよびシフトレジスタのデ
ータルーティングに関係するサブ回路１０６〜１１２に
焦点を当てて、前記論理エミュレーションシステムにお
ける選択されたサブ回路を詳細に説明する。前記ハイド
ラ論理ユニット（ＨＬＵ）は、前記論理エミュレーショ
ンシステムに対して、該ハイドラ論理ユニット間で様々
なデータを普遍的に且つ一様にルーティングする能力に
関して特別の利点を提供するものである。さらに、その
後、前記エミュレーンシステムにおいて実行すべき回路
をコンパイルするための一例を説明する。
【００１２】Ｉ．論理エミュレーションシステムのアー
キテクチャ 図１において、制御データブロック１０２は、ハイドラ
チップ（Hrdra Chip、以下、チップとも言う）の動作を
指示するマイクロコード制御ワードを格納するために使
用される。好ましい実施の形態において、制御データブ
ロック１０２は、各々が約10,000ビットのサイズを有す
る６４個の制御ワードを格納する。以下に説明するよう
に、各前記制御データにおける様々な数のビットは、制
御ラインを介して前記チップ上の他の機能ブロックに送
られ、例えば、ｎ：１セレクタ（ｎ個入力の１つを選択
出力するセレクタ、換言すればマルチプレクサ）、シフ
トレジスタ、通過ゲート、信号反転部等を制御する。図
示を簡略化するために、制御ラインは図１に示されてい
ない。しかし、各種素子および機能ブロックを制御する
ために、前記制御データが当該技術において周知の方法
で使用されてよい、ことは明らかであろう。
【００１３】前記制御データブロック１０２は、コンパ
イラによって発生される制御プログラムの制御ワードを
最高６４個まで格納する。前記コンパイラは、エミュレ
ートすべき回路（被エミュレート回路）の詳細情報を入
力し、前記チツプに所望の回路をエミュレートさせる演
算式および制御論理からなる制御プログラムを出力す
る。１エミュレーションサイクルが被エミュレート回路
の１サイクルである場合、前記制御プログラムの制御ワ
ードは各エミュレーションサイクル毎に実行される。す
なわち、前記被エミュレート回路が１ＭＨｚで動作する
ものである場合、エミュレーションサイクルは１．０μ
ｓである。これは、前記プログラムのすべてのステップ
が１．０μｓ内に完了しなければならない、ということ
を意味する。最高６４個のプログラムステップが許容さ
れるので、エミュレータクロックは、最高６４ＭＨｚで
動作することになる。プログラムステップ数が６４個未
満である場合、これに応じて、エミュレータクロックの
動作速度を遅くすることができる。
【００１４】前記エミュレータは、任意のプログラムス
テップの長さを最高３エミュレータクロックサイクルだ
け長くすることができる。これは、より長いアクセス時
間を必要とするターゲットハードウエアに対して前記エ
ミュレータをインターフェース接続するのに有用であ
る。プログラムステップを長くすると、当然、これに応
じて、全体的なプログラムサイクルが長くなる。
【００１５】プログラマブル出力ＲＡＭ１０４は、１６
×２５６ビットのランダムアクセスメモリ（ＲＡＭ）で
あり、前記チップが外部回路に対して予め定義された出
力値を送る手段を提供する。図１に示すように、前記チ
ップから外部に１２ビットが出力され、外部回路へのイ
ンターフェース接続に使用される。各ワードの他の４ビ
ットは、チップ機能を制御するために使用される“内部
使用”ビットである。前記プログラマブル出力ＲＡＭ１
０４は、前記コンパイラが、１つのエミュレートされた
クロックサイクル内の特定の期間に、“密封された”出
力値を定義して出力することを可能にする。前記エミュ
レータクロックに従って進められる２５６個のアドレス
が存在する。前記チップは制御データサイクルを最高３
サイクル拡張できるので、前記ＲＡＭ１０４には、制御
データブロック１０２における制御データワード位置の
数の４倍のワード位置が存在している。こうして、前記
６４個の制御ワードの各々は、最高４サイクルまで、前
記制御データブロック１０２の出力ライン上に維持され
ることができる。その間、前記ＲＡＭ１０４のアドレス
位置はインクリメントされる。このことにより、前記制
御ワードが拡張される場合、前記ＲＡＭ１０４からの値
は１制御ワードサイクル内に出力される。この例を使用
して前記ＲＡＭ１０４のアドレスが進められる速度は、
６４ＭＨｚである。
【００１６】以下に説明するように、機能ブロック１０
６〜１１２は、前記チップのルーティングおよび処理能
力の心臓部を構成する。基本的に、これらの機能ブロッ
ク１０６〜１１２は、ハイドラ論理ユニット（ＨＬＵ）
１１２に供給されて処理される変数値に関するマルチプ
レクス能力およびシフトレジスタ格納能力を提供する。
機能ブロック１１２は８つのハイドラ論理ユニットを含
み、これら８つのハイドラ論理ユニットの各々は、４つ
の出力を有する４つのハイドラ論理プロセッサからなっ
ている。従って、機能ブロック１１２は合計３２個の出
力を有する。前記８つのハイドラ論理ユニットのこれら
の出力は、３：１セレクタ１１４に対する入力となる。
該３：１セレクタ１１４の他の入力としては、３２：１
セレクタ１２２を介してバックプレーンから与えられる
信号（バックプレーン入力として示されている）があ
る。こうして、３２個のバックプレーン信号のうちのい
ずれかが、前記３：１セレクタ１１４のいずれかの入力
に送られる。前記バックプレーン信号は、ボード間信号
である。前記論理エミュレーションシステムのボードレ
ベルの設計については、図７を参照して後で説明する。
【００１７】前記３：１セレクタ１１４に対する３組目
の入力は、メモリ１２４からである。該メモリ１２４
は、前記３：１セレクタ１１４の出力に接続されてお
り、前記エミュレーションシステムがユーザの回路設計
における１つまたは多数のＲＡＭをエミュレートするの
を可能にする。前記３：１セレクタ１１４の出力は、
２：１セレクタ１２０および前記チップのピンパッドに
与えられる。前記２：１セレクタ１２０は、前記信号
を、前記ブロック１０６〜１１２のルーティング機構を
介して、前記ハイドラ論理ユニット１１２の入力に戻す
よう機能する。こうして、前記３：１セレクタ１１４に
より、前記エミュレーションシステムは、前記３つの異
なる信号源からの信号を選択し、この発明のエミュレー
ションシステムのプロセッサ機能が組込まれる前記チッ
プの内部および外部のプロセッサに出力することができ
る。
【００１８】好ましい実施の形態において、前記メモリ
１２４は、４Ｋ×３２ビットのＲＡＭである。該ＲＡＭ
は、前記バックプレーンを介して、前記チップの内部お
よび外部のハイドラ論理ユニットによって発生される信
号によってアドレス指定される。アドレスの１つまたは
２つ以上のビットが入力され、各エミュレータサイクル
ごとに使用するために格納される。前記エミュレーショ
ンシステムが被エミュレート回路設計におけるアドレス
論理をエミュレートする上で広い融通性を有するよう、
前記アドレスは１つまたは２つ以上のサイクルごとに少
しずつ形成され、ラッチされる。前記アドレスをラッチ
し使用するための構成は、図１には示されていない。前
記ＲＡＭのためのデータ値は、前記ハイドラ論理ユニッ
ト、前記バックプレーンまたは該ＲＡＭ自体から得られ
る。
【００１９】レジスタ１１６は、１つまたは２つ以上の
エミュレータサイクルだけ遅延するよう、前記ハイドラ
論理ユニットからの出力値を格納する。現在の変数値が
出力されるのか、または、レジスタ１１６の格納値が出
力されるのかは、２：１セレクタ１２０の制御ラインに
接続された単一モードビット１１８によって決定され
る。該単一モードビット１１８は、上述したＲＡＭ１０
４の４つの“内部使用”ビットのうちの１つから得ら
れ、従って、各エミュレータクロックサイクルごとに可
変である。
【００２０】さらに、３２：１セレクタ１２６、ＡＮＤ
ゲート１２８およびＲＡＭ１３０によって、前記ハイド
ラ論理ユニットからの信号は、選択的に前記バックプレ
ーンに出力され、他のボード上のプロセッサによって使
用されることが可能になる。各チップからの信号が効果
的に前記バックプレーンに“ワイヤードＯＲ”されるよ
うオープンコレクタドライバを使用することによって、
前記信号は前記バックプレーンのバスに出力される。前
記ＲＡＭ１３０は、前記コンパイラによってロードされ
る。前記ＲＡＭ１３０において使用される各制御ワード
１３０はエミュレートされる各クロックサイクル毎に１
回ずつ連続的にアドレスされるので、前記ＲＡＭ１３０
は、エミュレートされる各クロックサイクル毎に特定の
信号が前記バックプレーンに出力されるのを可能にする
ために使用される。
【００２１】３２：１セレクタ１３２は、中断点制御信
号を出力するために、ドライバ１３４およびＲＡＭ１３
６と共に使用される。該ＲＡＭ１３６はエミュレータプ
ログラムの一部として前記コンパイラによってロードさ
れ、各クロックサイクルごとに１ずつインクリメントさ
れるという意味において、ＲＡＭ１３６は前記ＲＡＭ１
３０と同様に動作する。中断点は、信号（すなわち、変
数）状態をチェックするために前記ハイドラ論理ユニッ
トに式の計算を行わせ、且つ、所望の組合わせを検出し
た時に、３２：１セレクタ１３２によって選択されるこ
とになるハイレベルの信号を出力することによって実現
される。前記３２：１セレクタ１３２は、セレクタ１２
０を除く図１の他のセレクタと同様に、前記制御データ
ブロック１０２からの制御信号によって制御される。
【００２２】次に、前記ブロック１０６〜１１２のルー
ティングおよび処理について詳述する。Ａ．ルーティング 前記機能ブロック１０６〜１１２は、ハイドラチップ１
００のルーティングおよび処理の核心部である。前記チ
ップ１００はエミュレートされるサイクル毎に多数のエ
ミュレータサイクルに依存するので、同一の論理ユニッ
トとの間で処理データの数回のインタラクション（後述
する）が効率的に実現され得るよう、様々なローカルプ
ロセッサとリモートプロセッサ（すなわち、オンチップ
プロセッサとオフチッププロセッサ）との間におけるデ
ータのルーティング（経路指定）が高速で且つ容易に行
われ得る、ようにすることが重要である。
【００２３】図１において、２５６個の４８：１セレク
タグループは、３２個の内部信号ラインおよび３５２個
の外部信号ラインのいずれかを選択するために使用され
る。前記３２個の内部信号ラインは前記８つのハイドラ
論理ユニット１１２の出力からフィードバックされ、一
方、前記外部信号ラインは、それぞれが図１と同じプロ
セッサであって、１１×３２＝３５２個の信号を提供す
る１１個の外部プロセッサから与えられる。こうして、
２５６個の４８：１セレクタ１０６には、合計３５２＋
３２＝３８４個の信号が入力される。これら３８４個の
信号の各々は前記２５６個の４８：１セレクタの３２個
の入力に分配される。従って、前記２５６個の４８：１
セレクタの合計入力数は、３２×３８４＝１２、２８８
である。
【００２４】前記２５６個の４８：１セレクタは、２５
６個のシフトレジスタ１０８に対して２５６個の信号を
出力する。この場合のルーティングは１対１であり、各
前記４８：１セレクタの出力は、１つの６４ステージま
たは６４ビットのシフトレジスタ入力に信号を与える。
前記４８：１セレクタとシフトレジスタとの組合わせ
を、以下、“パイプ”と言うことにする。各前記シフト
レジスタの各ステージが出力され、前記シフトレジスタ
グループからの出力数は６４×２５６＝１６、３８４に
なる。これら１６、３８４個の出力は、１２８個の１
Ｋ：１セレクタに与えられる。前記１２８個の１Ｋ：１
セレクタの出力は前記８つのハイドラ論理ユニット１１
２に送られる。各前記ハイドラ論理ユニットは、１６個
の１Ｋ：１セレクタからの出力を受け取る。
【００２５】図２は、図１に示した前記機能ブロック１
０６〜１１２のルーティングを示す拡大図である。図２
において、符号１５０で示す３８４個の信号は、符号１
５４で示すパイプに与えられる。前記３８４個の信号と
前記パイプとの間の相互接続は、符号１５２で示されて
いる。好ましい相互接続方式に従うと、前記３８４個の
信号の各々が前記４８：１セレクタグループの３２個の
異なる入力に分配される。また、該好ましい相互接続方
式により、各信号は６４ビットのシフトレジスタの１６
対にルーティングされる。これらのシフトレジスタ対
は、前記入力信号のファンアウトの重複が可能な限り少
なくなるよう分離されている。
【００２６】符号１５４で示すパイプグループと符号１
５８で示すセレクタグループとは、連続した８個の１
Ｋ：１セレクタグループが１６個のシフトレジスタから
同じ１０２４個の出力を受け取るよう接続されている。
例えば、第１グループの８個の１Ｋ：１セレクタ（セレ
クタ０〜７）において、各セレクタは、シフトレジスタ
０〜１５から同じ１０２４個の出力を受け取る。同様
に、次グループの８個の１Ｋ：１セレクタ（セレクタ８
〜１５）において、各セレクタは、次のシフトレジスタ
１６〜３１から同じ１０２４個の出力を受け取る、等々
である。
【００２７】符号１５８で示す１Ｋ：１セレクタグルー
プと１６２で示すハイドラ論理ユニットＨＬＵとの間の
接続１６０は、モジュロ１６に従って割当てられる。す
なわち、例えば、ハイドラ論理ユニットＨＬＵ０は１
Ｋ：１セレクタ０，１６，３２，４８，．．．，１１２
に接続され、ハイドラ論理ユニットＨＬＵ１は１Ｋ：１
セレクタ１，１７，３３，４９，．．．，１１３に接続
される、等々である。
【００２８】図３は、図１における機能ブロック１０
６，１０８の回路をより詳細に示す図である。具体的に
は、図３の回路は、“シャドウ”シフトレジスタ１８
０、６４：１セレクタ１８２および２：１セレクタ１８
４を含んでいる。４８：１セレクタ１８６およびシフト
レジスタ１８８は、上述した図１の要素１０６および１
０８と同じものである。
【００２９】現在のエミュレートされたクロックサイク
ル中に演算された論理要素の状態が、次にエミュレート
されるクロックサイクルまで、他の論理要素に対する入
力として必要とされない場合、前記シャドウシフトレジ
スタ１８０は、この発明のエミュレーションシステムが
フリップフロップのような論理要素を取り扱う能力に関
して顕著な利点を提供する。前記シフトレジスタ１８８
は、前記エミュレーションプログラムの（最大）６４個
のステップの各々における演算結果を格納するために使
用される。しかしながら、例えば、フリップフロップの
出力、または、その他の“一時記憶された”信号が次の
サイクルまで必要でない場合、特別なケースが生じる。
現在のエミュレートされたクロックサイクルが終るま
で、これらの一時記憶された信号は更新されて使用され
てはならない。このため、前記シャドウシフトレジスタ
１８０は、このような一時記憶された変数値を、これら
の発生時から、論理機能に対する入力として必要とされ
るまで格納するために使用される。前記プログラムサイ
クルの終りに、すなわち、現在のサイクルのためのすべ
てのプログラムステップが実行された後に、これらの一
時記憶された変数の新たな値が次のプログラムサイクル
の入力として使用できるよう、前記シャドウシフトレジ
スタ１８０からの値が前記シフトレジスタ１８８にコピ
ーされる。このコピーは、前記シャドウシフトレジスタ
１８０の並列出力によって前記シフトレジスタ１８８を
ロードすることによって実行される。次のプログラムサ
イクルまで前記信号は必要でないので、このような処理
によって、すべての“一時記憶された”信号の時間に依
存したエミュレータによるルーティングが可能になる。
【００３０】図３から理解されるよう、４８：１セレク
タ１８６からの値は、前記シャドウシフトレジスタ１８
０に、および、選択的に、２：１セレクタ１８４を介し
て前記シフトレジスタ１８８に送られる。前記４８：１
セレクタ１８６からの値が一時記憶された変数である場
合、該一時記憶された変数は、前記シャドウシフトレジ
スタ１８０にのみコピーされ、前記シフトレジスタ１８
８にはコピーされない。その代り、現在のプログラムサ
イクルの間に変化する一時記憶された変数が次のプログ
ラムサイクルまで更新されないよう、前記シフトレジス
タ１８８は、前のプログラムサイクルの間に発生される
６４：１セレクタ１８２からの値を受け取る。
【００３１】前記６４：１セレクタ１８２により、前記
シフトレジスタ１８８内からの値は該シフトレジスタの
ステージ０に送り戻される。これは、１プログラムサイ
クル内で算出される変数値に対する融通性のあるアクセ
スを可能にする。前記６４：１セレクタ１８２による変
数の選択は、該セレクタ１８２に接続された、制御デー
タによって制御される６つの制御ラインを通して行われ
る。前記４８：１セレクタ１８６に対する５つの入力マ
ルチプレクサ（ＭＵＸ）ライン、および、前記２：１セ
レクタ１８４に対する１つの制御ラインのような他の制
御信号も、前記制御データから発生する。
【００３２】Ｂ．処理 次に、図４および図５を参照して、この発明のエミュレ
ーションシステムにおける処理に使用されるハイドラ論
理ユニットの詳細を説明する。図４は、図１のブロック
１１２の論理を示す拡大図である。図４において、前記
チップ上における８つのハイドラ論理ユニット（ＨＬ
Ｕ）のうちの１つが示されている。１６個の前記１Ｋ：
１セレクタからの１６個の入力は、ハイドラ論理ユニッ
ト２０２に供給される。これらの信号を反転した信号も
供給され、合計３２個の信号が黒線によって示すように
供給される。前記１６個の入力信号は、ここでは入力
“ワンド（wand）”とも言うインバータおよび通過ゲー
トを介して、ＯＲゲート２０６〜２１２に与えられる。
図５には、１１個の前記入力ワンドがより詳細に示され
ている。各前記１６個の入力信号がＯＲゲート２０６〜
２１２のいずれかの入力に与えられるよう、各前記入力
信号は各前記入力ワンドを介して送られる。前記ＯＲゲ
ートに対する各ラインにはＮＯＲゲート２１４のような
ＮＯＲゲートが設けられており、前記ＮＯＲゲートに対
する各入力は、ゼロまたはローレベルの信号を加えるこ
とによって選択的に不能状態にされることができる。
【００３３】前記ＯＲゲート２０６〜２１２は、ユーザ
の回路設計の機能をエミュレートする論理式を解くため
の積項の和を演算するために使用される。前記コンパイ
ラは、前記ユーザの回路設計を、その後に多数のプログ
ラムステップに変換されることになる論理式に変換す
る。これらのプログラムステップは、図１の制御データ
ブロック１０２におけるマイクロコードワード、およ
び、該エミュレーションシステム中の様々なセレクトＲ
ＡＭにおける制御信号として、エミュレーションアーキ
テクチャにロードされる。
【００３４】図４に戻り、レジスタエミュレーション論
理２２０は、各前記ＯＲゲートの出力側に設けられてい
る。該レジスタエミュレーション論理２２０は、前記エ
ミュレータが効率的にレジスタおよびラッチ等の順次素
子エミュレーションを行えるようにする、特殊化された
制御信号を提供する。“RESET”、“PRESET”、“CLOC
K”および“Q-1”等の信号は、標準的な順次素子におけ
るこれらに対応する周知の信号を示す。これらの信号
は、例えば符号２２２で示すような３４：１セレクタを
使用することによって、前記１６個の入力信号およびこ
れらを反転した信号から得られる。なお、前記３４：１
セレクタは、前記１６個の入力信号およびこれらを反転
した信号の他に、ハイレベルまたはローレベルの信号が
選択されるようにする。前記信号“Q-1”は、通常、エ
ミュレートされているレジスタに格納された値の前の値
を示すものである。
【００３５】前記レジスタエミュレーション論理２２０
の反転制御ビットは、制御データに従うデータ信号の反
転を可能にする。Ｐ／Ｒ制御信号は、プリセット信号お
よびリセット信号が同時に発生した時に、両信号のどち
らによって制御するのかを決定する。前記レジスタエミ
ュレーション論理２２０の２：１セレクタに対する２つ
の制御ビットと同様に、Ｐ／Ｒ制御ラインは制御ＲＡＭ
に接続されている。前記レジスタエミュレーション論理
が必要でないとき、前記２：１セレクタは、該レジスタ
エミュレーション論理のバイパスを提供する。
【００３６】図６は、図１の機能ブロック１２４、すな
わち、エミュレーションメモリをより詳細に示す図。該
エミュレーションメモリは、前記ハイドラ論理ユニット
から発生された値を格納し、前記エミュレーションメモ
リのアドレスを指定する際に使用するための効率的な方
法を提供する。図７は、１２個のハイドラチップのボー
ドレベルにおける構成を示す図であり、その他の同様な
ボードを接続可能なバックプレーン２５０を含んでい
る。要素（16646）はレジスタトランシーバであり、要
素（74FB2033）はバックプレーンインターフェイストラ
ンシーバである。
【００３７】II．論理エミュレーションシステムにおけ
るコンパイラの動作 図８は、ユーザがエミュレートしようとする回路３００
を例示する図である。該回路３００は、出力Ｑ０〜Ｑ
３、終了カウント（目標カウント値）入力Ｃ０〜Ｃ３、
リセット（PRESET）信号入力およびクロック（CLOCK）
信号入力を備えた４ビット・バイナリカウンタである。
前記終了カウント値入力Ｃ０〜Ｃ３は、該カウンタがリ
セットされる時を指定するために使用される。前記出力
Ｑ０〜Ｑ３のカウント値が前記終了カウント値入力Ｃ０
〜Ｃ３により指定された値に一致した時、前記カウンタ
は、ゼロにリセットされ、カウントアップを再開する。
【００３８】図９は、図８の回路のタイミングチャート
である。図９の図示例において、前記出力Ｑ０〜Ｑ３
は、他の信号CLOCK、RESETおよび終了カウントビットC0
〜C3に従う異なる時点に、それぞれ異なる値（０，１，
２，３）を出力する。例えば、出力Ｑ０〜Ｑ３は、図９
の３０２において値“０”を出力し、３０４において値
“１”を出力する。さらに、３０８において終了カウン
トビットC0〜C3が終了カウント値“１”を指定するの
で、出力Ｑ０〜Ｑ３は、３０６において値“０”にリセ
ットされる。同様に、出力Ｑ０〜Ｑ３は、該タイミング
チャートの後続部分についてそれぞれ指定される終了カ
ウント値までカウントアップする。なお、カウント値は
クロック信号の前方エッジで変化し、リセット信号がハ
イレベルになる毎に、カウント値は“０”になる。
【００３９】図１０は、この発明のエミュレーションシ
ステムのコンパイラと共に使用されるのに適したコンピ
ュータシステムを示す図であり、この発明と共に使用可
能な多くのコンピュータタイプまたは構成の一例を示し
ている。図１０に示すコンピュータシステムＩは、ディ
スプレイ装置３、ディスプレイ画面５、キャビネット
７、キーボード９およびマウス１１を備えている。前記
マウス１１およびキーボード９は“ユーザ入力装置”で
ある。ユーザ入力装置の他の例としては、タッチスクリ
ーン、ライトペン、トラックボール、データグラブ等が
ある。
【００４０】さらに、図１１は、図１０のコンピュータ
システムにおける基本的なサブシステムを示す図であ
る。この図１１において、前記サブシステムは、中央プ
ロセッサ５２、システムメモリ５４等のブロックによっ
て示されている。前記サブシステムは、システムバス５
０を介して相互接続されている。プリンタ、キーボー
ド、固定ディスクなど、他のサブシステムも示されてい
る。前記サブシステムおよび相互接続を、その他構成に
よって実現してもよい。
【００４１】前記コンパイラは、前記回路３００の電子
的な記述を入力として受入れる。好ましい実施の形態に
おいて、回路の電子的な記述としては、Verilogハード
ウエア記述言語などの多くのフォーマットが受入れられ
る。前記コンパイラは、前記回路の動作を前記エミュレ
ーションシステム内のプロセッサにマップする（対応づ
ける）ために、前記回路を“技術マッピング”するステ
ップを実行する。前記回路の動作は、１つまたは２つ以
上のプロセッサが前記被エミュレート回路の１サイクル
内に解くことができる式に変換される。また、他の式に
対する入力として必要とされる式の結果が前記他の式が
実行される前に得られることを保証するために、前記コ
ンパイラは、前記式の解答を“スケジューリング”する
ステップを実行する。この発明において、前記技術マッ
ピングステップおよびスケジューリングステップは、上
記セクションＩで説明した複数の同等の論理ユニットお
よびルーティングアーキテクチャを利用することによっ
て、有利に実行される。
【００４２】前記コンパイラは、前記技術マッピングス
テップおよびスケジューリングステップの結果を使用し
て、前記エミュレーションシステムの制御記憶、マルチ
プレクサセレクトＲＡＭおよびその他の部分にロードさ
れるエミュレーションプログラムを出力する。該エミュ
レーションプログラムは、前記式を解くよう前記エミュ
レーションシステムを制御する。なお、前記式の解答
は、エミュレートされる１つのクロック周期（すなわ
ち、図９の信号CLOCKの周期）内に６４プログラムステ
ップまで実行することによって行われる。コンパイル手
続きは、前記エミュレーションシステムにおける信号の
一貫した接続性が“均一な”プログラミングモデルを実
現することによって、より効率的なものになる。これに
より、前記技術マッピングの後のスケジューリングステ
ップが、エミュレートされている設計のルーティング機
能に影響を与えない、ことが保証される。換言すれば、
前記技術マッピングステップおよびスケジューリングス
テップは、相互に、および、コンパイルにおけるルーテ
ィングとは完全に独立したものになる。
【００４３】図１２は、図８の回路の技術マッピングを
示す図である。図１２において、前記回路は７つの論理
機能Ａ〜Ｇに分けられている。各前記論理機能は、図１
１の回路の動作のサブ機能であり、１つの論理プロセッ
サによって実現可能である。各前記サブ機能は、明確に
定義された入力および出力を有し、各エミュレーション
クロックサイクルまたはプログラムステップ内に実現可
能である。１つのエミュレーションサイクル内の異なる
時に到来する信号には、３つの論理“ステージ”または
従属性が存在する。
【００４４】図８の回路は十分簡単なものであり、従っ
て、前記技術マッピングおよびスケジューリングは図１
２のように手作業で実現可能である。説明目的のため、
この例では、７つの論理機能が選択されている。論理機
能ＦおよびＧは、前記回路に付加された機能を含んでい
る。この機能は、正確に、前記クロック信号CLOCKのエ
ッジ変化をもたらす。出力Q0〜Q3を発生するレジスタは
正方向のエッジ（立ち上がり）に反応するので、前記論
理機能ＦおよびＧは、クロック信号の立ち上がり変化を
示す信号を発生する被エミュレート立ち上がり検出論理
に接続された被エミュレート遅延要素を含んでいる。
【００４５】図１３は、論理プロセッサに対する論理機
能の割当て（図１〜図７のアーキテクチャに関連して上
述したように、各チップごとに３２個の論理プロセッサ
または８個の論理ユニットが設けられている）、各前記
論理機能に対する入力、入力が必要になる（プログラム
ステップにおいて与えられる）最も早い時、前記論理機
能の出力、および、前記論理機能の出力が利用可能にな
らなければならない最も遅い時を示している。この例の
場合、図１２の各論理機能は別々のプログラムに割り当
てられる。各ハイドラ論理ユニットは、４つの異なる積
項の和を形成し、４つの出力（すなわち、４のプロセッ
サ）を発生することができる。従って、例えば、１つの
ハイドラ論理ユニットを使用して論理機能Ａ〜Ｄを処理
することができ、第２のハイドラ論理ユニットを使用し
て論理機能Ｅ，Ｆ，Ｇを処理することができる。しか
し、後述するように、この例は、１つのハイドラ論理ユ
ニットが３つのプログラムステップ内ですべての演算を
処理することを可能にする。前記エミュレータにおける
ルーティングの均一性により、前記ハイドラ論理ユニッ
トの割当て、および、前記ハイドラ論理ユニット内のプ
ロセッサは、ルーティング機能に関して完全に任意に選
択可能である。
【００４６】図１３に戻り、論理機能Ａは、信号Q0，CL
EARおよびCLOCK_POSEDGEの信号を含んでいる。信号Q0お
よびCLEARは、エミュレーション中の実際の回路と同様
に、前記エミュレーションシステムにインターフェース
接続されるユーザの外部回路からの入力である。信号CL
OCK_POSEDGEは、論理機能Ｇの出力として発生され、ク
ロック信号の立上がりを示す。なお、信号CLOCK_POSEDG
Eは、被エミュレート回路からのユーザのクロックであ
る信号CLOCKから発生されるものである。論理機能Ａに
おいて、信号Q0はプログラムステップ０で必要になり、
信号CLEARはプログラムステップ２で必要になり、信号C
LOCK_POSEDGEもプログラムステップ２で必要になる。論
理機能Ａの出力は、遅くとも次のプログラムサイクルに
よって発生されなければならない信号Q0である。
【００４７】この例において、タイムスライス０，１，
２を占める３つのプログラムステップのみが存在する。
各プログラムステップは、エミュレータクロックの１ク
ロック周期内に実行される。被エミュレート回路は、必
然的に、エミュレーションプログラムサイクルの速度よ
り速い速度で動作するよう設計されているので、一般的
に、エミュレータクロックは可能な限り高速で動作させ
られる。上述のように、例えば、前記エミュレータにお
ける遅延によって、前記エミュレーショントシステム
が、２サイクル以上にわたって、特定のプログラムステ
ップに対応する所定の状態に維持されることが要求され
る場合、プログラムステップは最高４エミュレータクロ
ックサイクルまで拡張可能である。
【００４８】図１３において、残りの論理機能Ｂ〜Ｇ
は、論理機能Ａと同様に指定される。図１４は、タイム
スライスおよびバスワイヤに対する論理プロセッサの割
当てを示す図である。例えば、出力値Q0はタイムスライ
ス２およびバスワイヤ３５５に割り当てられる。上述の
如く、前記４８：１セレクタグループには、３８４本の
バスワイヤ（０〜３８３）が入力される。バスワイヤ３
５２〜３８３は、論理ユニット０〜７から発生する結果
を含んでいる。この例による回路設計は専ら論理ユニッ
ト０を使用し、すべての信号は、この論理ユニットを含
んだ１つのチップ内において発生され、使用される。こ
の場合、エミュレーションのためにチップ間データ交換
は必要でない。なお、信号CLEAR，CLOCK_DELAYEDおよび
CLOCK_POSEDGEはタイムスライス１で発生され、信号Q0
〜Q3はタイムスライス２で発生される。
【００４９】図１５は、バスワイヤに対する入力の割当
てを示す図である。信号C0〜C3，RESETおよびCLOCKは、
前記エミュレータに対する６個の外部入力を示すもので
ある。各前記入力は、プログラムサイクルの始め、すな
わち、プログラムステップ０に利用可能および有効にな
り、サンプルされる、と仮定する。図１４および図１５
は、前記コンパイル処理におけるスケジューリングステ
ップの結果を示す。該スケジューリングは、特定の演算
に必要とされる出力値が前記演算に必要になる前に利用
可能になる、ことを保証する。換言すれば、ある値を発
生するために必要な演算は、その後の演算がその値を使
用可能になる前に、実行またはスケジュールされなけれ
ばならない。この簡単な例にあってはこれは些細な問題
であり、その解決法は、図１４および図１５に示されて
いるが、被エミュレート回路が大きい回路である場合、
前記コンパイル処理における極めて時間のかかるステッ
プとなる恐れがある。
【００５０】この発明の利点は、従来のエミュレーショ
ンシステムおよびコンパイラとは逆に、前記スケジュー
リングステップがエミュレートされる設計のルーティン
グ機能に影響を与えない、ということである。これは、
部分的には、前記プロセッサがこの発明のエミュレーシ
ョンシステムにおける代替可能な製品であるためであ
る。なぜならば、ハイドラチップレベルにおけるルーテ
ィングのすべてが前記プロセッサ間で一様なので、他の
ものより優先して特定のプロセッサを使用することは、
入力ルーティング能力または出力ルーティング能力上の
特別な利点をもたらさないからである。
【００５１】図１６および図１７は、それぞれ、タイム
スライス１およびタイムスライス２における異なるプロ
セッサの入力マッピングまたは出力マッピングを示す図
である。図１６において、信号CLEAR，CLOCK_DELAYEDお
よびCLOCK_POSEDGEは、値C0〜C3，RESET，Q1〜Q3，CLOC
KおよびCLOCK_DELAYEDから発生される。出力CLOCK_DELA
YEDは、図４の符号２２０で示されているもののような
レジスタエミュレーション論理を使用することによっ
て、発生される。同様に、図１７は、タイムスライス２
で演算される信号のマッピングを示す図である。
【００５２】図１８および図１９は、この例における処
理に適した前記１Ｋ：１セレクタのマルチプレクサ設定
状態を示す図である。タイムスライス１まで論理処理の
ための信号は必要でないので、タイムスライス０に関す
る設定状態は示されていない。図２０〜２２は、タイム
スライス０，１，３における４８：１マルチプレクサの
設定値を示す図である。
【００５３】
【発明の効果】以上のように、この発明は、コンパイル
時間を短縮化でき、高速で回路設計をエミュレートでき
る、という優れた効果を奏する。
【図面の簡単な説明】
【図１】この発明のエミュレータにおける１つの集積回
路のシステムレベルブロック図。
【図２】図１に示したいくつかの機能ブロックのルーテ
ィングを示す拡大図。
【図３】図１における第１の機能ブロックの回路をより
詳細に示す図。
【図４】図１の論理ユニットブロックの論理を示す拡大
図。
【図５】図４の入力ワンド回路をより詳細に示す図。
【図６】図１のエミュレーションメモリブロックをより
詳細に示す図。
【図７】この発明の１２個の論理ユニットチップのボー
ドレベルでの構成を示す図、
【図８】被エミュレート回路の一例を示す図。
【図９】図８の回路のタイミングチャート。
【図１０】この発明のエミュレーションシステムコンパ
イラと共に使用されるのに適したコンピュータシステム
を示す図。
【図１１】図１０のコンピュータシステムにおける基本
的なサブシステムを示す図。
【図１２】図８の回路の技術マッピングを示す図。
【図１３】論理プロセッサに対する論理機能の割当てを
示す図。
【図１４】タイムスライスおよびバスワイヤに対する論
理プロセッサの割当てを示す図。
【図１５】バスワイヤに対する入力の割当てを示す図。
【図１６】タイムスライス１におけるプロセッサの入／
出力マッピングを示す図。
【図１７】タイムスライス２におけるプロセッサの入／
出力マッピングを示す図。
【図１８】タイムスライス１における１Ｋ：１セレクタ
のマルチプレクサ設定状態を示す図。
【図１９】タイムスライス２における１Ｋ：１セレクタ
のマルチプレクサ設定状態を示す図。
【図２０】タイムスライス０における４８：１マルチプ
レクサの設定状態を示す図。
【図２１】タイムスライス１における４８：１マルチプ
レクサの設定状態を示す図。
【図２２】タイムスライス２における４８：１マルチプ
レクサの設定状態を示す図。
【符号の説明】
１０２ 制御データブロック １０６ ４８：１ セレクタ １０８ シフトレジスタ １１０ １Ｋ：１セレクタ １１２ ハイドラ論理ユニット １１４ ３：１セレクタ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596104669 インゴ シェーファー ＩＮＧＯ ＳＣＨＡＥＦＥＲ アメリカ合衆国 94089 カリフォルニア サニーベール，ラ ローシェル テラス 1143，ユニット イー (72)発明者 ジョン チルトン アメリカ合衆国 95076 カリフォルニア, ソークウェル，サンクレスト ドライブ 210 (72)発明者 トニー サルノ アメリカ合衆国 95067 カリフォルニア, スコッツ バレー，ピーオーボックス 66692 (72)発明者 インゴ シェーファー アメリカ合衆国 94089 カリフォルニア, サニーベール，ラ ローシェル テラス 1143，ユニット イー

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 回路設計をエミュレートする式を解く論
    理プロセッサ手段を備え、該論理プロセッサ手段が複数
    の論理プロセッサ入力および複数の論理プロセッサ出力
    を有する、回路設計をエミュレートするためのエミュレ
    ーションシステムであって、 複数の第１のセレクタ入力および複数の第１のセレクタ
    出力を有し、前記論理プロセッサからの１つまたは２つ
    以上の出力が前記複数の第１のセレクタ入力に接続され
    た第１のセレクタ手段であって、前記複数の第１のセレ
    クタ入力における信号の部分集合を選択し、該選択した
    信号を前記複数の第１のセレクタ出力に与えるものと、 複数のレジスタ入力および複数のレジスタ出力を有し、
    前記複数のレジスタ入力が前記複数の第１のセレクタ出
    力に接続されたレジスタ手段であって、前記第１のセレ
    クタ手段から受け取った前記信号を格納するものと、 複数の第２のセレクタ入力および複数の第２のセレクタ
    出力を有する第２のセレクタ手段であって、前記複数の
    第２のセレクタ入力が、選択的に前記レジスタの出力を
    前記複数の第２のセレクタ出力に与えるために、前記複
    数のレジスタ出力に接続されたものとを具備し、前記論
    理プロセッサ手段の複数の入力が前記第２のセレクタ手
    段の複数の出力に接続されていることを特徴とするエミ
    ュレーションシステム。
  2. 【請求項２】 前記レジスタ手段が、第１のシフトレジ
    スタ入力および第１のシフトレジスタ出力を有する第１
    のシフトレジスタを備え、前記第１のシフトレジスタ入
    力が１つの前記第１のセレクタ出力に接続されており、
    該１つの第１のセレクタ出力が１つの前記第２のセレク
    タ入力に接続されている請求項１に記載のエミュレーシ
    ョンシステム。
  3. 【請求項３】 前記エミュレーションシステムの動作を
    同期させるためのエミュレータクロック信号を出力する
    エミュレータクロックソースと、 前記エミュレータクロックソースに接続された制御記憶
    であって、前記エミュレータクロック信号に従って順次
    実行される１つまたは２つ以上のプログラムステップを
    定義するデータを格納するものとをさらに具備し、前記
    シフトレジスタのデータが前記エミュレータクロック信
    号に同期してシフトされるよう、前記シフトレジスタが
    前記エミュレータクロックソースに接続されたクロック
    入力を有する請求項２に記載のエミュレーションシステ
    ム。
  4. 【請求項４】 前記第１のシフトレジスタが、第１のシ
    フトレジスタ並列入力および第１のシフトレジスタ並列
    出力を有し、 前記レジスタ手段が、第２のシフトレジスタ並列出力、
    第２のシフトレジスタ入力および第２のシフトレジスタ
    出力を有する第２のシフトレジスタをさらに備え、前記
    第２のシフトレジスタ入力が１つの前記第１のセレクタ
    出力に接続されており、前記第２のシフトレジスタ出力
    が１つの前記第２のセレクタ入力に接続されており、前
    記第２のシフトレジスタ並列出力が前記第１のシフトレ
    ジスタ並列入力に接続されている請求項２に記載のエミ
    ュレーションシステム。
  5. 【請求項５】 前記第１のセレクタ手段、レジスタ手
    段、第２のセレクタ手段および論理プロセッサ手段のす
    べてが、１つの集積回路上に組込まれており、１つまた
    は２つ以上の前記第１のセレクタ入力が前記１つの集積
    回路の外部の信号源に接続されている請求項１に記載の
    エミュレーションシステム。
  6. 【請求項６】 前記第１のセレクタ手段が２５６個の４
    ８：１マルチプレクサを備え、 前記レジスタ手段が２５６個のシフトレジスタを備え、
    各前記シフトレジスタが入力および出力を有し、前記第
    １のセレクタ手段の４８：１マルチプレクサの出力が前
    記シフトレジスタに１対１で接続されており、各前記シ
    フトレジスタが６４ステージおよび６４ビットの並列出
    力ラインを有することにより、前記レジスタ手段が合計
    ６４×２５６＝１６，３８４個のシフトレジスタ並列出
    力ラインを有し、 ８個の１０２４：１セレクタが１６個の前記シフトレジ
    スタから同じ１，０２４個の出力を受け取るように、前
    記第２のセレクタ手段が、前記シフトレジスタ並列出力
    ラインに接続された１２８個の１０２４：１マルチプレ
    クサを備えてなり、前記論理プロセッサ手段が８つのプ
    ロセッサを備え、各前記プロセッサが１６個の入力を有
    し、１２８個の１０２４：１マルチプレクサが割当てモ
    ジュロ１６に従って前記プロセッサに接続されるよう
    に、前記８つのプロセッサの入力が前記１２８個の１０
    ２４：１マルチプレクサの出力に接続されていることを
    特徴とする請求項１に記載のエミュレーションシステ
    ム。
  7. 【請求項７】 前記回路設計が、論理式によって記述さ
    れていて、回路周波数を有する回路クロック信号を含ん
    でおり、 前記回路クロック信号に接続されていて、１より大きい
    整数であるｎ倍だけ前記回路周波数より速いエミュレー
    タクロック信号を発生するクロック発生手段と、 前記回路設計をエミュレートする論理式に対する解答を
    発生する処理手段と、 前記処理手段に接続されていて前記論理式の解答を制御
    する制御手段であって、前記エミュレータクロック信号
    に接続されており、前記エミュレータクロックのｎサイ
    クルごとに１つまたは２つ以上の論理式が解答されるよ
    うにするものとをさらに具備した請求項１に記載のエミ
    ュレーションシステム。
JP18828296A 1995-06-28 1996-06-28 エミュレーションシステム Expired - Fee Related JP3896177B2 (ja)

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US08/496,239 US5923865A (en) 1995-06-28 1995-06-28 Emulation system having multiple emulated clock cycles per emulator clock cycle and improved signal routing

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