JP2001222564A - 論理エミュレーションシステム - Google Patents
論理エミュレーションシステムInfo
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
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- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 多値の論理値を複数の物理信号で表現するこ
とにより、多値対応論理エミュレーションを実現可能と
する。 【解決手段】 何値で論理エミュレーションを実施する
かを指定することにより、論理値を複数（Ｌｏｇ２＜指
定値＞の切り上げ整数）の物理信号で表現し、多値対応
論理合成及び自動配置・自動配線を行い、その情報をプ
ログラム可能ゲート・アレイにマッピングすることによ
り、多値論理エミュレーションを実行可能とする。
とにより、多値対応論理エミュレーションを実現可能と
する。 【解決手段】 何値で論理エミュレーションを実施する
かを指定することにより、論理値を複数（Ｌｏｇ２＜指
定値＞の切り上げ整数）の物理信号で表現し、多値対応
論理合成及び自動配置・自動配線を行い、その情報をプ
ログラム可能ゲート・アレイにマッピングすることによ
り、多値論理エミュレーションを実行可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、多値論理のエミュ
レーションをプログラム可能ゲート・アレイを用いて行
う論理エミュレーションシステムに係り、特に、エミュ
レーション対象の論理回路における動作不良解析に用い
て好適な論理エミュレーションシステムに関する。
レーションをプログラム可能ゲート・アレイを用いて行
う論理エミュレーションシステムに係り、特に、エミュ
レーション対象の論理回路における動作不良解析に用い
て好適な論理エミュレーションシステムに関する。
【０００２】
【従来の技術】論理エミュレーションに関する従来技術
として、ＦＰＧＡ（フィールド・プログラマブル・ゲー
ト・アレイ）を使用する方法と、特開平０９−１０１９
７５号公報等に記載されたエミュレーション専用プロセ
ッサを使用する方法とが知られている。これらの従来技
術は、どちらの方法も、複数のプロセッサ（プログラム
可能ゲート・アレイ）を基板上に相互接続した形で多数
搭載して構成して行われるものである。
として、ＦＰＧＡ（フィールド・プログラマブル・ゲー
ト・アレイ）を使用する方法と、特開平０９−１０１９
７５号公報等に記載されたエミュレーション専用プロセ
ッサを使用する方法とが知られている。これらの従来技
術は、どちらの方法も、複数のプロセッサ（プログラム
可能ゲート・アレイ）を基板上に相互接続した形で多数
搭載して構成して行われるものである。
【０００３】プログラム可能ゲート・アレイは、主に多
数の論理セルブロックと経路バスとにより構成され、論
理セルブロックは、主に論理構成部と経路選択部とから
構成されている。論理構成部は、主にルックアップテー
ブル、フリップフロップ、セレクタにより構成され、そ
の出力は、経路選択部を通して経路バスへ接続されてい
る。ルックアップテーブルは、主に多入力１出力で構成
され、これを用いて任意の論理関数を実現している。
数の論理セルブロックと経路バスとにより構成され、論
理セルブロックは、主に論理構成部と経路選択部とから
構成されている。論理構成部は、主にルックアップテー
ブル、フリップフロップ、セレクタにより構成され、そ
の出力は、経路選択部を通して経路バスへ接続されてい
る。ルックアップテーブルは、主に多入力１出力で構成
され、これを用いて任意の論理関数を実現している。
【０００４】
【発明が解決しようとする課題】前述した従来技術は、
１論理値を１物理信号線（１ビット）により表現するた
め、論理値としては“０”または“１”の２値しか取り
扱うことができず、３値以上の論理エミュレーションを
行うことができないという問題点を有している。
１論理値を１物理信号線（１ビット）により表現するた
め、論理値としては“０”または“１”の２値しか取り
扱うことができず、３値以上の論理エミュレーションを
行うことができないという問題点を有している。
【０００５】本発明の目的は、前述した従来技術の問題
点を解決し、何値で論理エミュレーションを実施するか
を事前に指定することにより、１論理値を（Ｌｏｇ２＜
指定値＞の切り上げ整数）で表される複数個の物理信号
線で表現することにより、３値以上の多値論理のエミュ
レーションを行うことを可能とした論理エミュレーショ
ンシステムを提供することにある。
点を解決し、何値で論理エミュレーションを実施するか
を事前に指定することにより、１論理値を（Ｌｏｇ２＜
指定値＞の切り上げ整数）で表される複数個の物理信号
線で表現することにより、３値以上の多値論理のエミュ
レーションを行うことを可能とした論理エミュレーショ
ンシステムを提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば前記目的
は、多値論理による被検証論理に対する論理エミュレー
ションシステムにおいて、多値論理による被検証論理に
ついて、多値対応の論理を合成する論理合成手段と、自
動配置、自動配線を行い、その情報をプログラム可能ゲ
ート・アレイにマッピングする手段と、マッピング時に
作成された多値論理エミュレーションプログラムにより
多値対応論理エミュレーションを行う手段とを備えるこ
とにより達成される。
は、多値論理による被検証論理に対する論理エミュレー
ションシステムにおいて、多値論理による被検証論理に
ついて、多値対応の論理を合成する論理合成手段と、自
動配置、自動配線を行い、その情報をプログラム可能ゲ
ート・アレイにマッピングする手段と、マッピング時に
作成された多値論理エミュレーションプログラムにより
多値対応論理エミュレーションを行う手段とを備えるこ
とにより達成される。
【０００７】また、前記目的は、１つの論理ゲート演算
を、１入力・１出力、１入力・多出力、多入力・１出
力、または、多入力・多出力の前記プログラム可能ゲー
ト・アレイのプログラム可能素子を１個または複数個用
いて行うことにより、多値の論理演算を実現することに
より達成される。
を、１入力・１出力、１入力・多出力、多入力・１出
力、または、多入力・多出力の前記プログラム可能ゲー
ト・アレイのプログラム可能素子を１個または複数個用
いて行うことにより、多値の論理演算を実現することに
より達成される。
【０００８】また、前記目的は、前記プログラム可能ゲ
ート・アレイが、１つの論理信号線を複数の物理信号線
により実現することにより、また、何値で論理合成する
かが指定されることにより、その指定値に対応する論理
合成を行うことにより達成される。
ート・アレイが、１つの論理信号線を複数の物理信号線
により実現することにより、また、何値で論理合成する
かが指定されることにより、その指定値に対応する論理
合成を行うことにより達成される。
【０００９】さらに、前記目的は、前記論理合成手段
が、何値で論理合成するかの指定値と多値対応論理合成
用セルライブラリに格納された論理セルの情報とを用い
て論理合成を行うことにより、また、前記何値で論理合
成するかの指定値により、論理回路内の論理信号線数
を、Log2(指定値)の切り上げ整数として算出して、それ
ぞれを論理的に結線することにより達成される。
が、何値で論理合成するかの指定値と多値対応論理合成
用セルライブラリに格納された論理セルの情報とを用い
て論理合成を行うことにより、また、前記何値で論理合
成するかの指定値により、論理回路内の論理信号線数
を、Log2(指定値)の切り上げ整数として算出して、それ
ぞれを論理的に結線することにより達成される。
【００１０】
【発明の実施の形態】以下、本発明による論理エミュレ
ーションシステムの一実施形態を図面により詳細に説明
する。
ーションシステムの一実施形態を図面により詳細に説明
する。
【００１１】図１は本発明の一実施形態による多値論理
エミュレーションを行う論理エミュレーションシステム
の機能構成を説明するブロック図、図２は多値対応論理
合成処理部の機能構成を説明するブロック図、図３は多
値対応論理コンパイル処理部の機能構成を説明するブロ
ック図、図４は合成用ライブラリに格納されている複数
種の論理セルの例について説明する図、図５は多値対応
論理への合成について説明する図、図６は論理信号と物
理信号との対応を示すテーブルの構成を説明する図、図
７はプログラム可能ゲートアレイの構成を説明する図、
図８はゲートアレイ内の論理セルブロックの構成を説明
する図、図９はプログラム可能論理構成ユニットの構成
を説明する図である。図１〜図９において、１００は論
理エミュレーションシステム、１０１は多値対応論理合
成処理部、１０２は多値対応論理コンパイル処理部、１
０３は多値対応論理エミュレーション実行部、２０１は
前処理、２０２はマッピング処理、２０３は信号線拡張
化処理、２１０は値情報保持手段、２１１は論理回路情
報ファイル、２１２は合成用ライブラリ、３０１は配置
・配線処理、３０２はプログラミング・ワード生成処
理、３１１は多値対応論理回路情報ファイル、５０１、
５０２はライブラリセル、６００はテーブル、７０１は
論理セルブロック、８０１はプログラム可能論理構成ユ
ニット、８０２はプログラム可能経路選択ユニット、８
０３はプログラミングワード格納ユニット、９０４は真
理値表である。
エミュレーションを行う論理エミュレーションシステム
の機能構成を説明するブロック図、図２は多値対応論理
合成処理部の機能構成を説明するブロック図、図３は多
値対応論理コンパイル処理部の機能構成を説明するブロ
ック図、図４は合成用ライブラリに格納されている複数
種の論理セルの例について説明する図、図５は多値対応
論理への合成について説明する図、図６は論理信号と物
理信号との対応を示すテーブルの構成を説明する図、図
７はプログラム可能ゲートアレイの構成を説明する図、
図８はゲートアレイ内の論理セルブロックの構成を説明
する図、図９はプログラム可能論理構成ユニットの構成
を説明する図である。図１〜図９において、１００は論
理エミュレーションシステム、１０１は多値対応論理合
成処理部、１０２は多値対応論理コンパイル処理部、１
０３は多値対応論理エミュレーション実行部、２０１は
前処理、２０２はマッピング処理、２０３は信号線拡張
化処理、２１０は値情報保持手段、２１１は論理回路情
報ファイル、２１２は合成用ライブラリ、３０１は配置
・配線処理、３０２はプログラミング・ワード生成処
理、３１１は多値対応論理回路情報ファイル、５０１、
５０２はライブラリセル、６００はテーブル、７０１は
論理セルブロック、８０１はプログラム可能論理構成ユ
ニット、８０２はプログラム可能経路選択ユニット、８
０３はプログラミングワード格納ユニット、９０４は真
理値表である。
【００１２】本発明の一実施形態による多値論理エミュ
レーションを行う論理エミュレーションシステム１００
は、図１に示すように、多値対応論理合成処理部１０１
と、多値対応論理コンパイル処理部１０２と、多値対応
論理エミュレーション実行部１０３とを備えて構成され
ている。そして、これらの処理部１０１、１０２、実行
部１０３が順番に処理を実行する。
レーションを行う論理エミュレーションシステム１００
は、図１に示すように、多値対応論理合成処理部１０１
と、多値対応論理コンパイル処理部１０２と、多値対応
論理エミュレーション実行部１０３とを備えて構成され
ている。そして、これらの処理部１０１、１０２、実行
部１０３が順番に処理を実行する。
【００１３】多値対応論理合成処理部１０１は、図２に
示すように、前処理２０１と、マッピング処理２０２
と、信号線拡張化処理２０３とにより構成されており、
また、これらの処理で使用する値情報保持手段２１０、
論理回路情報ファイル２１１、合成用ライブラリ２１２
を備えている。値情報保持手段２１０は、何値での論理
合成を実施するかを示す値情報を保持している。論理回
路情報ファイル２１１は、被論理エミュレーション回路
の回路情報を格納しているファイルである。また、論理
合成用ライブラリ２１２は、論理合成用セルライブラリ
が格納されているファイルである。
示すように、前処理２０１と、マッピング処理２０２
と、信号線拡張化処理２０３とにより構成されており、
また、これらの処理で使用する値情報保持手段２１０、
論理回路情報ファイル２１１、合成用ライブラリ２１２
を備えている。値情報保持手段２１０は、何値での論理
合成を実施するかを示す値情報を保持している。論理回
路情報ファイル２１１は、被論理エミュレーション回路
の回路情報を格納しているファイルである。また、論理
合成用ライブラリ２１２は、論理合成用セルライブラリ
が格納されているファイルである。
【００１４】多値対応論理合成処理部１０１における前
処理２０１は、値情報保持手段２１０から値情報を読み
込み、多値の１論理信号線を実現するために必要な物理
信号線の数を求める。物理信号線数ｎは、次の式１に示
す関数を用いて算出することができる。 物理信号線数ｎ＝Ｌｏｇ2 (値情報)の切り上げ整数 ……（１） 例えば、４値の論理エミュレーション実施時に１論理信
号線を実現するために必要な物理信号線数は、式１に示
す算出式により、Log2４＝２となり、１論理信号線を実
現するのに２つの物理信号線が必要ということになる。
処理２０１は、値情報保持手段２１０から値情報を読み
込み、多値の１論理信号線を実現するために必要な物理
信号線の数を求める。物理信号線数ｎは、次の式１に示
す関数を用いて算出することができる。 物理信号線数ｎ＝Ｌｏｇ2 (値情報)の切り上げ整数 ……（１） 例えば、４値の論理エミュレーション実施時に１論理信
号線を実現するために必要な物理信号線数は、式１に示
す算出式により、Log2４＝２となり、１論理信号線を実
現するのに２つの物理信号線が必要ということになる。
【００１５】マッピング処理２０２は、論理回路情報フ
ァイル２１１を読み込み、多値論理合成用ライブラリ２
１２を使用して多値対応論理合成を行う。多値論理合成
用ライブラリ２１２には、図４に示すように、扱う論理
信号が何値か指定値に対応する論理セルの情報が格納さ
れており、図４にはその例として、ＡＮＤ演算を行う２
値、４値、８値用ＡＮＤセルを示している。そして、こ
のライブラリには、同一演算に対するピン数の異なる複
数の論理セル群が、複数種の演算のための各演算用論理
セル群として格納されている。
ァイル２１１を読み込み、多値論理合成用ライブラリ２
１２を使用して多値対応論理合成を行う。多値論理合成
用ライブラリ２１２には、図４に示すように、扱う論理
信号が何値か指定値に対応する論理セルの情報が格納さ
れており、図４にはその例として、ＡＮＤ演算を行う２
値、４値、８値用ＡＮＤセルを示している。そして、こ
のライブラリには、同一演算に対するピン数の異なる複
数の論理セル群が、複数種の演算のための各演算用論理
セル群として格納されている。
【００１６】マッピング処理２０２は、例えば、４値の
論理合成であれば、多値論理合成用ライブラリ２１２か
ら４値用ライブラリセル、例えば、ＡＮＤ４を取り出し
てマッピングする。また、マッピング処理２０２は、３
値の論理合成であれば４値用セルライブラリ、５、６、
７値の論合成であれば８値用セルライブラリ、……とい
うような最適にマッピングする機能を備えている。
論理合成であれば、多値論理合成用ライブラリ２１２か
ら４値用ライブラリセル、例えば、ＡＮＤ４を取り出し
てマッピングする。また、マッピング処理２０２は、３
値の論理合成であれば４値用セルライブラリ、５、６、
７値の論合成であれば８値用セルライブラリ、……とい
うような最適にマッピングする機能を備えている。
【００１７】多値合成用ライブラリ２１２には、全ライ
ブラリセルのピン名称に接続信号を選択するための規則
が格納されている。図４に示す例の場合、ピン名の最後
の数字によって後述する信号線の拡張化処理により全信
号線の接続が決定されることになる。
ブラリセルのピン名称に接続信号を選択するための規則
が格納されている。図４に示す例の場合、ピン名の最後
の数字によって後述する信号線の拡張化処理により全信
号線の接続が決定されることになる。
【００１８】信号線拡張化処理２０３は、前処理２０１
で算出した必要な物理信号線の数に合わせて論理信号線
の数を拡張化する。拡張化のために複製する信号線の数
は、１論理信号線に対して（必要物理信号数−１）とな
る。そして、拡張化された論理信号線には、拡張化規則
に沿った接続がなされる。
で算出した必要な物理信号線の数に合わせて論理信号線
の数を拡張化する。拡張化のために複製する信号線の数
は、１論理信号線に対して（必要物理信号数−１）とな
る。そして、拡張化された論理信号線には、拡張化規則
に沿った接続がなされる。
【００１９】次に、図５を参照して４値論理合成の例を
説明する。図５に示す例は、４値の論理入力ポートＡ、
Ｂ、Ｃ、論理出力ポートＺを有し、ＡＮＤ、ＯＲがそれ
ぞれ１つで構成される多値対応論理合成前の論理回路を
信号線拡張化処理を行って合成する例である。また、こ
の例での拡張化規則は、「合成前の信号を、信号名＋拡
張化追番で拡張化する。」であるとする。
説明する。図５に示す例は、４値の論理入力ポートＡ、
Ｂ、Ｃ、論理出力ポートＺを有し、ＡＮＤ、ＯＲがそれ
ぞれ１つで構成される多値対応論理合成前の論理回路を
信号線拡張化処理を行って合成する例である。また、こ
の例での拡張化規則は、「合成前の信号を、信号名＋拡
張化追番で拡張化する。」であるとする。
【００２０】図５に示す例の場合、多値論理合成前のポ
ートＡは、拡張化規則により合成後、ポートＡ１、ポー
トＡ２の２つのポートに拡張化される。ポートＢ、ポー
トＣ、ポートＺも、前述と同様に、ポートＢ１、Ｂ２、
ポートＣ１、Ｃ２、及び、ポートＺ１、Ｚ２に拡張され
る。また、内部信号線ａ、ｂ、ｃ、ｚ、ｍも、それぞれ
同様に２本の信号線に拡張化される。各ポートと内部信
号線との接続も、前述の規則に従って行われる。例え
ば、ポートＡ１と接続される信号線は、内部信号ａ１で
あり、ポートＡ２と接続される信号線は、内部信号ａ２
である。他のポート信号と内部信号との接続も同様であ
る。
ートＡは、拡張化規則により合成後、ポートＡ１、ポー
トＡ２の２つのポートに拡張化される。ポートＢ、ポー
トＣ、ポートＺも、前述と同様に、ポートＢ１、Ｂ２、
ポートＣ１、Ｃ２、及び、ポートＺ１、Ｚ２に拡張され
る。また、内部信号線ａ、ｂ、ｃ、ｚ、ｍも、それぞれ
同様に２本の信号線に拡張化される。各ポートと内部信
号線との接続も、前述の規則に従って行われる。例え
ば、ポートＡ１と接続される信号線は、内部信号ａ１で
あり、ポートＡ２と接続される信号線は、内部信号ａ２
である。他のポート信号と内部信号との接続も同様であ
る。
【００２１】図４に示す合成用ライブラリ２１２におけ
る接続信号選択のための規則も前述に合わせれば、合成
用ライブラリ２１２に含まれる多数のライブラリセルの
ピンと内部信号との接続も同様となる。この結果、図５
に示す多値対応論理合成前の論理回路は、その右側に多
値対応論理合成後の論理回路として示すように、４値の
ＡＮＤライブラリセル５０１と、４値のＯＲライブラリ
セル５０２とにより構成したものとなる、そして、例え
ば、ライブラリセル５０１のピンｉｎ１１は内部信号ａ
１と、ピンｉｎ１２は内部信号ａ２と接続される。ライ
ブラリセル５０２についても同様である。これにより、
４値論理エミュレーション実行可能なネットリストを作
成することができる。
る接続信号選択のための規則も前述に合わせれば、合成
用ライブラリ２１２に含まれる多数のライブラリセルの
ピンと内部信号との接続も同様となる。この結果、図５
に示す多値対応論理合成前の論理回路は、その右側に多
値対応論理合成後の論理回路として示すように、４値の
ＡＮＤライブラリセル５０１と、４値のＯＲライブラリ
セル５０２とにより構成したものとなる、そして、例え
ば、ライブラリセル５０１のピンｉｎ１１は内部信号ａ
１と、ピンｉｎ１２は内部信号ａ２と接続される。ライ
ブラリセル５０２についても同様である。これにより、
４値論理エミュレーション実行可能なネットリストを作
成することができる。
【００２２】図６に、前述した多重化処理で作成される
多値論理合成前（論理信号）の信号と、論理合成後（物
理信号）の信号との対応をテーブルとして示しており、
以下、図６を参照して、論理信号と物理信号との対応に
ついて説明する。
多値論理合成前（論理信号）の信号と、論理合成後（物
理信号）の信号との対応をテーブルとして示しており、
以下、図６を参照して、論理信号と物理信号との対応に
ついて説明する。
【００２３】図６に示すテーブル６００は、多値論理合
成前の論理信号名称６０１、拡張後の物理信号名称６０
２、種別６０３、属性６０４により構成される。論理信
号名称６０１は、被エミュレーション回路における信号
名称、物理信号名称は、拡張化処理により作成された信
号名称、種別は、当該信号の配置情報、属性は、当該信
号の入出力情報である。多値論理エミュレーションは、
物理信号を用いて実施されるため、信号観測等の場合、
この対応表を参照することにより物理信号名を論理信号
名に変換する。
成前の論理信号名称６０１、拡張後の物理信号名称６０
２、種別６０３、属性６０４により構成される。論理信
号名称６０１は、被エミュレーション回路における信号
名称、物理信号名称は、拡張化処理により作成された信
号名称、種別は、当該信号の配置情報、属性は、当該信
号の入出力情報である。多値論理エミュレーションは、
物理信号を用いて実施されるため、信号観測等の場合、
この対応表を参照することにより物理信号名を論理信号
名に変換する。
【００２４】さて、図１における多値対応論理コンパイ
ル処理部１０２は、図３に示すように、配置・配線処理
３０１と、プログラミングワード生成処理３０２とを実
行するものであり、これらの処理のために、多値対応論
理合成処理部１０１の信号線拡張化処理２０３から出力
されたファイルである多値対応論理回路情報ファイル３
１１を使用する。配置・配線処理３０１は、多値対応論
理回路情報ファイル３１１を読み込んで、その情報によ
りプログラム可能ゲートアレイ内の接続を決定し、ま
た、プログラミングワード生成処理３０２は、多値論理
エミュレーションプログラムを作成する。
ル処理部１０２は、図３に示すように、配置・配線処理
３０１と、プログラミングワード生成処理３０２とを実
行するものであり、これらの処理のために、多値対応論
理合成処理部１０１の信号線拡張化処理２０３から出力
されたファイルである多値対応論理回路情報ファイル３
１１を使用する。配置・配線処理３０１は、多値対応論
理回路情報ファイル３１１を読み込んで、その情報によ
りプログラム可能ゲートアレイ内の接続を決定し、ま
た、プログラミングワード生成処理３０２は、多値論理
エミュレーションプログラムを作成する。
【００２５】プログラム可能ゲートアレイは、図７にそ
の構成を示すように、プロセッサを含む格子状に配置さ
れた多数の論理セルブロック７０１と、各々の論理セル
ブロック７０１の間に水平方向に設けられ、論理セルブ
ロックと接続された水平配線ユニット７０２と、各々の
論理セルブロック７０１の間に垂直方向に設けられ、論
理セルブロックと接続された垂直配線ユニット７０３と
により構成されている。それぞれの論理セルブロック７
０１は、１論理信号線に対してｎ個の物理信号線を有す
る。物理信号線数ｎは、多値論理合成時に算出されてい
る。水平配線ユニット７０２及び垂直配線ユニット７０
３も、前述と同様に１論理信号線に対してｎ個の物理信
号線を有する。論理セルブロック７０１と水平配線ユニ
ット７０２及び垂直配線ユニット７０３との接続は、対
応する物理信号線同士を配線することにより行われる。
の構成を示すように、プロセッサを含む格子状に配置さ
れた多数の論理セルブロック７０１と、各々の論理セル
ブロック７０１の間に水平方向に設けられ、論理セルブ
ロックと接続された水平配線ユニット７０２と、各々の
論理セルブロック７０１の間に垂直方向に設けられ、論
理セルブロックと接続された垂直配線ユニット７０３と
により構成されている。それぞれの論理セルブロック７
０１は、１論理信号線に対してｎ個の物理信号線を有す
る。物理信号線数ｎは、多値論理合成時に算出されてい
る。水平配線ユニット７０２及び垂直配線ユニット７０
３も、前述と同様に１論理信号線に対してｎ個の物理信
号線を有する。論理セルブロック７０１と水平配線ユニ
ット７０２及び垂直配線ユニット７０３との接続は、対
応する物理信号線同士を配線することにより行われる。
【００２６】論理セルブロックは、図８に示すように、
プログラム可能論理構成ユニット８０１と、プログラム
可能経路選択ユニット８０２と、プログラミングワード
格納ユニット８０３とにより構成される。プログラミン
グワード格納ユニット８０３に格納されたプログラミン
グワードにより、プログラム可能論理構成ユニット８０
１とプログラム可能経路選択ユニット８０２とが結合さ
れ、論理セルブロック間の適切な接続が行われる。
プログラム可能論理構成ユニット８０１と、プログラム
可能経路選択ユニット８０２と、プログラミングワード
格納ユニット８０３とにより構成される。プログラミン
グワード格納ユニット８０３に格納されたプログラミン
グワードにより、プログラム可能論理構成ユニット８０
１とプログラム可能経路選択ユニット８０２とが結合さ
れ、論理セルブロック間の適切な接続が行われる。
【００２７】プログラム可能論理構成ユニット８０１
は、図９に示すように、概略的にはプログラム可能素子
（一般的には、４入力１出力のルックアップテーブル）
により構成される。プログラム可能素子（ＬＵＴ）は、
１個あるいは複数個の使用が可能であり、これにより様
々な演算を実行することが可能となる。図示例では、２
つのプログラム可能素子（ＬＵＴ）９０２、５０３によ
りプログラム可能論理構成ユニット８０１が作られてい
ること、プログラム可能素子に真理値表９０４のデータ
が書き込まれることを示している。これらの２つのプロ
グラム可能素子への値の書き込みは、基本的にはプログ
ラミングワード格納ユニットからの真理値表のロードに
より行うことができる。例えば、４値ＡＮＤ演算の場
合、まず、プログラミングワードに記述された４値ＡＮ
Ｄの真理値表９０４の出力部９０５のテーブルをプログ
ラム可能素子９０２に、また出力部９０６のテーブルを
プログラム可能素子９０３に格納する。実際の演算は、
入力値Ａ０、Ａ１、Ｂ０、Ｂ１の組み合わせにより得ら
れるアドレスによりプログラム可能素子を参照して実行
される。
は、図９に示すように、概略的にはプログラム可能素子
（一般的には、４入力１出力のルックアップテーブル）
により構成される。プログラム可能素子（ＬＵＴ）は、
１個あるいは複数個の使用が可能であり、これにより様
々な演算を実行することが可能となる。図示例では、２
つのプログラム可能素子（ＬＵＴ）９０２、５０３によ
りプログラム可能論理構成ユニット８０１が作られてい
ること、プログラム可能素子に真理値表９０４のデータ
が書き込まれることを示している。これらの２つのプロ
グラム可能素子への値の書き込みは、基本的にはプログ
ラミングワード格納ユニットからの真理値表のロードに
より行うことができる。例えば、４値ＡＮＤ演算の場
合、まず、プログラミングワードに記述された４値ＡＮ
Ｄの真理値表９０４の出力部９０５のテーブルをプログ
ラム可能素子９０２に、また出力部９０６のテーブルを
プログラム可能素子９０３に格納する。実際の演算は、
入力値Ａ０、Ａ１、Ｂ０、Ｂ１の組み合わせにより得ら
れるアドレスによりプログラム可能素子を参照して実行
される。
【００２８】図１に戻って、多値論理エミュレーション
実行部１０３は、前述までの処理により作成された多値
論理エミュレーションプログラムを、ホストコンピュー
タを用いて論理エミュレーション装置にロードすること
により、多値論理エミュレーションを実行させる。
実行部１０３は、前述までの処理により作成された多値
論理エミュレーションプログラムを、ホストコンピュー
タを用いて論理エミュレーション装置にロードすること
により、多値論理エミュレーションを実行させる。
【００２９】前述した本発明の実施形態によれば、多値
論理のエミュレーションを行う値を指定し、この値によ
って対応する物理信号線数を算出し、それを考慮した論
理合成処理を行うことができ、その結果を用いることに
より、指定値を考慮したプログラム可能ゲートアレイへ
の割り当てが可能となる。本発明の実施形態は、これら
によって多値論理エミュレーションを容易に実施するこ
とができる。
論理のエミュレーションを行う値を指定し、この値によ
って対応する物理信号線数を算出し、それを考慮した論
理合成処理を行うことができ、その結果を用いることに
より、指定値を考慮したプログラム可能ゲートアレイへ
の割り当てが可能となる。本発明の実施形態は、これら
によって多値論理エミュレーションを容易に実施するこ
とができる。
【００３０】
【発明の効果】以上説明したように本発明によれば、何
値で論理エミュレーションを実施するかを事前に指定す
ることにより、１論理値を複数個の物理信号線で表現す
ることにより、３値以上の多値論理のエミュレーション
を行うことができる。
値で論理エミュレーションを実施するかを事前に指定す
ることにより、１論理値を複数個の物理信号線で表現す
ることにより、３値以上の多値論理のエミュレーション
を行うことができる。
【図１】本発明の一実施形態による多値論理エミュレー
ションを行う論理エミュレーションシステムの機能構成
を説明するブロック図である。
ションを行う論理エミュレーションシステムの機能構成
を説明するブロック図である。
【図２】多値対応論理合成処理部の機能構成を説明する
ブロック図である。
ブロック図である。
【図３】多値対応論理コンパイル処理部の機能構成を説
明するブロック図である。
明するブロック図である。
【図４】合成用ライブラリに格納されている複数種の論
理セルの例について説明する図である。
理セルの例について説明する図である。
【図５】多値対応論理への合成について説明する図であ
る。
る。
【図６】論理信号と物理信号との対応を示すテーブルの
構成を説明する図である。
構成を説明する図である。
【図７】プログラム可能ゲートアレイの構成を説明する
図である。
図である。
【図８】ゲートアレイ内の論理セルブロックの構成を説
明する図である。
明する図である。
【図９】プログラム可能論理構成ユニットの構成を説明
する図である。
する図である。
１００ 論理エミュレーションシステム １０１ 多値対応論理合成処理部 １０２ 多値対応論理コンパイル処理部 １０３ 多値対応論理エミュレーション実行部 ２０１ 前処理 ２０２ マッピング処理 ２０３ 信号線拡張化処理 ２１０ 値情報保持手段 ２１１ 論理回路情報ファイル ２１２ 合成用ライブラリ ３０１ 配置・配線処理 ３０２ プログラミング・ワード生成処理 ３１１ 多値対応論理回路情報ファイル ５０１、５０２ ライブラリセル ６００ テーブル ７０１ 論理セルブロック ８０１ プログラム可能論理構成ユニット ８０２ プログラム可能経路選択ユニット ８０３ プログラミングワード格納ユニット ９０４ 真理値表
───────────────────────────────────────────────────── フロントページの続き (72)発明者 冨田 広志 神奈川県秦野市堀山下１番地 株式会社日 立インフォメーションテクノロジー内 Ｆターム(参考） 5B046 AA08 JA05 KA06 5B048 AA01 DD15
Claims (6)
- 【請求項１】 多値論理による被検証論理に対する論理
エミュレーションシステムにおいて、多値論理による被
検証論理について、多値対応の論理を合成する論理合成
手段と、自動配置、自動配線を行い、その情報をプログ
ラム可能ゲート・アレイにマッピングする手段と、マッ
ピング時に作成された多値論理エミュレーションプログ
ラムにより多値対応論理エミュレーションを行う手段と
を備えることを特徴とする論理エミュレーションシステ
ム。 - 【請求項２】 １つの論理ゲート演算を、１入力・１出
力、１入力・多出力、多入力・１出力、または、多入力
・多出力の前記プログラム可能ゲート・アレイのプログ
ラム可能素子を１個または複数個用いて行うことによ
り、多値の論理演算を実現することを特徴とする請求項
１記載の論理エミュレーションシステム。 - 【請求項３】 前記プログラム可能ゲート・アレイは、
１つの論理信号線を複数の物理信号線により実現するこ
とを特徴とする請求項１または２記載の論理エミュレー
ションシステム。 - 【請求項４】 前記論理合成手段は、何値で論理合成す
るかが指定されることにより、その指定値に対応する論
理合成を行うことを特徴とする請求項１、２または３記
載の論理エミュレーションシステム。 - 【請求項５】 前記論理合成手段は、多値対応論理合成
用セルライブラリに格納された論理セルの情報を用いて
論理合成を行うことを特徴とする請求項４記載の論理エ
ミュレーションシステム。 - 【請求項６】 前記論理合成手段は、前記何値で論理合
成するかの指定値により、論理回路内の論理信号線数
を、Log2(指定値)の切り上げ整数として算出して、それ
ぞれを論理的に結線することを特徴とする請求項４また
は５記載の論理エミュレーションシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000032335A JP2001222564A (ja) | 2000-02-09 | 2000-02-09 | 論理エミュレーションシステム |
| US09/779,859 US20010025238A1 (en) | 2000-02-09 | 2001-02-09 | Emulation system and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000032335A JP2001222564A (ja) | 2000-02-09 | 2000-02-09 | 論理エミュレーションシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001222564A true JP2001222564A (ja) | 2001-08-17 |
Family
ID=18556953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000032335A Pending JP2001222564A (ja) | 2000-02-09 | 2000-02-09 | 論理エミュレーションシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010025238A1 (ja) |
| JP (1) | JP2001222564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7444276B2 (en) | 2005-09-28 | 2008-10-28 | Liga Systems, Inc. | Hardware acceleration system for logic simulation using shift register as local cache |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10131145B4 (de) * | 2001-06-28 | 2005-07-14 | Innovent E.V. | Zusammensetzung zum zellspezifischen Transfer von Wirkstoffen |
| US7743382B2 (en) * | 2003-11-03 | 2010-06-22 | Ramal Acquisition Corp. | System for deadlock condition detection and correction by allowing a queue limit of a number of data tokens on the queue to increase |
| US20070073999A1 (en) * | 2005-09-28 | 2007-03-29 | Verheyen Henry T | Hardware acceleration system for logic simulation using shift register as local cache with path for bypassing shift register |
| US20070074000A1 (en) * | 2005-09-28 | 2007-03-29 | Liga Systems, Inc. | VLIW Acceleration System Using Multi-state Logic |
| US8520744B2 (en) * | 2010-03-19 | 2013-08-27 | Netlogic Microsystems, Inc. | Multi-value logic signaling in multi-functional circuits |
| US10783298B2 (en) * | 2017-10-13 | 2020-09-22 | Bank Of America Corporation | Computer architecture for emulating a binary correlithm object logic gate |
| US10783297B2 (en) * | 2017-10-13 | 2020-09-22 | Bank Of America Corporation | Computer architecture for emulating a unary correlithm object logic gate |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321605A (en) * | 1990-06-01 | 1994-06-14 | Motorola, Inc. | Process flow information management system |
| US5579231A (en) * | 1991-03-19 | 1996-11-26 | Fujitsu Limited | Management system for manufacture |
| US5586021A (en) * | 1992-03-24 | 1996-12-17 | Texas Instruments Incorporated | Method and system for production planning |
| US5896292A (en) * | 1995-06-05 | 1999-04-20 | Canon Kabushiki Kaisha | Automated system for production facility |
| US5923865A (en) * | 1995-06-28 | 1999-07-13 | Quickturn Design Systems, Inc. | Emulation system having multiple emulated clock cycles per emulator clock cycle and improved signal routing |
| US6389379B1 (en) * | 1997-05-02 | 2002-05-14 | Axis Systems, Inc. | Converification system and method |
-
2000
- 2000-02-09 JP JP2000032335A patent/JP2001222564A/ja active Pending
-
2001
- 2001-02-09 US US09/779,859 patent/US20010025238A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7444276B2 (en) | 2005-09-28 | 2008-10-28 | Liga Systems, Inc. | Hardware acceleration system for logic simulation using shift register as local cache |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010025238A1 (en) | 2001-09-27 |
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