JP2720860B2 - 不揮発性半導体記憶装置の動作条件の設定方法 - Google Patents
不揮発性半導体記憶装置の動作条件の設定方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（金
属−酸化膜−半導体電界効果トランジスタ）を構成要素
とする、典型的にはＥＥＰＲＯＭ（電気的に消去可能な
プログラマブル・リード・オンリ・メモリ装置）である
不揮発性半導体記憶装置に関するもので、特に、その装
置の寿命を予測し、その装置の寿命が目的の値を達する
ような装置の動作条件を設定することに関するものであ
る。
属−酸化膜−半導体電界効果トランジスタ）を構成要素
とする、典型的にはＥＥＰＲＯＭ（電気的に消去可能な
プログラマブル・リード・オンリ・メモリ装置）である
不揮発性半導体記憶装置に関するもので、特に、その装
置の寿命を予測し、その装置の寿命が目的の値を達する
ような装置の動作条件を設定することに関するものであ
る。
【０００２】
【従来の技術】ＶＬＳＩ製造においては、製造された製
品が所期の有用な寿命全体にわたって機能を果たすこ
と、すなわち信頼性の高い製品を製造することが、実用
的な観点からすれば必要なことである。製品の信頼性を
高めるため、まず製造方法の改善が図られてきている。
同様に、ＶＬＳＩの製造者が自己の製品の信頼性をより
良く予測できることも重要である。特に、特定の種類の
信頼性劣化のメカニズムにより信頼性が低下する場合、
その信頼性の劣化を製造者が検出できることが重要であ
る。
品が所期の有用な寿命全体にわたって機能を果たすこ
と、すなわち信頼性の高い製品を製造することが、実用
的な観点からすれば必要なことである。製品の信頼性を
高めるため、まず製造方法の改善が図られてきている。
同様に、ＶＬＳＩの製造者が自己の製品の信頼性をより
良く予測できることも重要である。特に、特定の種類の
信頼性劣化のメカニズムにより信頼性が低下する場合、
その信頼性の劣化を製造者が検出できることが重要であ
る。
【０００３】ＥＥＰＲＯＭにおける信頼性の障害の原因
は大きく２つ考えられている。１つは、ＥＥＰＲＯＭの
ゲート絶縁膜（特にこれはトンネル（絶縁）膜と呼ばれ
る）中に存在する微視的な欠陥による、ＥＥＰＲＯＭの
早期にあらわれる信頼性劣化である。２つめは、ＥＥＰ
ＲＯＭの動作によってトンネル膜中に生成される欠陥・
損傷による長期的な信頼性の劣化で、これがいわゆるデ
バイスの寿命にかかるものである。あとに詳しく述べる
が、ＥＥＰＲＯＭにおいては動作中電子がトンネル膜中
を通過する。このときの通過電子によりトンネル膜中に
欠陥・損傷が生じる。このトンネル膜中の欠陥のため、
ＥＥＰＲＯＭのしきい値が変動することが知られてい
る。したがって、ＥＥＰＲＯＭにおいてはトンネル絶縁
膜の信頼性の問題から、出荷前に動作後の特性を把握
し、製品の信頼性が保証できるようにすることが強く望
まれている。
は大きく２つ考えられている。１つは、ＥＥＰＲＯＭの
ゲート絶縁膜（特にこれはトンネル（絶縁）膜と呼ばれ
る）中に存在する微視的な欠陥による、ＥＥＰＲＯＭの
早期にあらわれる信頼性劣化である。２つめは、ＥＥＰ
ＲＯＭの動作によってトンネル膜中に生成される欠陥・
損傷による長期的な信頼性の劣化で、これがいわゆるデ
バイスの寿命にかかるものである。あとに詳しく述べる
が、ＥＥＰＲＯＭにおいては動作中電子がトンネル膜中
を通過する。このときの通過電子によりトンネル膜中に
欠陥・損傷が生じる。このトンネル膜中の欠陥のため、
ＥＥＰＲＯＭのしきい値が変動することが知られてい
る。したがって、ＥＥＰＲＯＭにおいてはトンネル絶縁
膜の信頼性の問題から、出荷前に動作後の特性を把握
し、製品の信頼性が保証できるようにすることが強く望
まれている。
【０００４】ここで、本発明の内容、効果の説明をわり
やすくするため、ＥＥＰＲＯＭの動作原理を簡単に述べ
る。図１６に、ＥＥＰＲＯＭの横断面図が示されてい
る。図１６のＥＥＰＲＯＭはｐ型のシリコン基板１０１
上に形成されたソース領域１０２とドレイン領域１０３
をもつ。ソース領域１０２とドレイン領域１０３の間に
はチャネル領域１０４が形成される。そのチャネル領域
１０４上にはトンネル絶縁膜（トンネル酸化膜）１０５
が成長され、その上に浮動ゲート１０６が形成される。
浮動ゲート１０６の上部に制御ゲート１０８が設けられ
る。制御ゲート１０８と浮動ゲート１０６は通常多結晶
シリコンで形成される。制御ゲート１０８は絶縁膜１０
７により浮動ゲート１０６から絶縁される。絶縁膜１０
７は通常二酸化シリコンまたは窒化されたシリコンまた
は窒化された酸化物の複合体で形成されている。この様
な構造において、制御ゲート１０８に電圧Ｖcgを印加す
ることにより、トンネル絶縁膜１０５を通して電子を浮
動ゲート１０６に蓄積させた状態と、浮動ゲート１０６
から電子をぬき去る動作をさせる。一般に、浮動ゲート
１０６に電子を蓄積させる操作を「プログラム」、浮動
ゲート１０６から電子をぬき去る操作を「消去」とよ
ぶ。浮動ゲート１０６に電子が存在しない場合に、浮動
ゲート１０６の下に作られているトランジスタをオンさ
せるために制御ゲート１０８に印加する電圧をしきい値
Ｖth1 とし、浮動ゲート１０６に電子が存在する場合に
上記と同じトランジスタをオンさせるために制御ゲート
１０８に印加する電圧をしきい値Ｖth2 とすると、Ｖth
1 より大きなしきい値Ｖth2 が必要である。ＥＥＰＲＯ
Ｍにおいては、この２つの状態のしきい値の差をメモリ
の“０”、“１”の信号として用いている。
やすくするため、ＥＥＰＲＯＭの動作原理を簡単に述べ
る。図１６に、ＥＥＰＲＯＭの横断面図が示されてい
る。図１６のＥＥＰＲＯＭはｐ型のシリコン基板１０１
上に形成されたソース領域１０２とドレイン領域１０３
をもつ。ソース領域１０２とドレイン領域１０３の間に
はチャネル領域１０４が形成される。そのチャネル領域
１０４上にはトンネル絶縁膜（トンネル酸化膜）１０５
が成長され、その上に浮動ゲート１０６が形成される。
浮動ゲート１０６の上部に制御ゲート１０８が設けられ
る。制御ゲート１０８と浮動ゲート１０６は通常多結晶
シリコンで形成される。制御ゲート１０８は絶縁膜１０
７により浮動ゲート１０６から絶縁される。絶縁膜１０
７は通常二酸化シリコンまたは窒化されたシリコンまた
は窒化された酸化物の複合体で形成されている。この様
な構造において、制御ゲート１０８に電圧Ｖcgを印加す
ることにより、トンネル絶縁膜１０５を通して電子を浮
動ゲート１０６に蓄積させた状態と、浮動ゲート１０６
から電子をぬき去る動作をさせる。一般に、浮動ゲート
１０６に電子を蓄積させる操作を「プログラム」、浮動
ゲート１０６から電子をぬき去る操作を「消去」とよ
ぶ。浮動ゲート１０６に電子が存在しない場合に、浮動
ゲート１０６の下に作られているトランジスタをオンさ
せるために制御ゲート１０８に印加する電圧をしきい値
Ｖth1 とし、浮動ゲート１０６に電子が存在する場合に
上記と同じトランジスタをオンさせるために制御ゲート
１０８に印加する電圧をしきい値Ｖth2 とすると、Ｖth
1 より大きなしきい値Ｖth2 が必要である。ＥＥＰＲＯ
Ｍにおいては、この２つの状態のしきい値の差をメモリ
の“０”、“１”の信号として用いている。
【０００５】図１６のＥＥＰＲＯＭは、浮動ゲート１０
６からソース領域１０２あるいはチャネル領域１０４へ
の電子のファウラー・ノルトハイムトンネル（以下ＦＮ
トンネル）効果により消去できる。また、電子のＦＮト
ンネル効果は、ある種のＥＥＰＲＯＭにおいてはプログ
ラムに用いることもできる。このようにＥＥＰＲＯＭに
おいてはそのプログラムと消去の少なくとも１つの操作
を行うことによって、トンネル効果により電子が酸化膜
中を通過する。このとき電子により酸化膜中に欠陥が生
成される。この欠陥は、電子や正孔を捕獲する準位とな
る。このため、ＥＥＰＲＯＭのしきい値が変動すること
が知られている。さらにこの様な欠陥はトンネル膜の絶
縁耐性劣化させるため、いわゆるリークにより浮動ゲー
トに蓄積された電子を損失させる。この結果、ＥＥＰＲ
ＯＭが正常に動作しなくなることが知られている。
６からソース領域１０２あるいはチャネル領域１０４へ
の電子のファウラー・ノルトハイムトンネル（以下ＦＮ
トンネル）効果により消去できる。また、電子のＦＮト
ンネル効果は、ある種のＥＥＰＲＯＭにおいてはプログ
ラムに用いることもできる。このようにＥＥＰＲＯＭに
おいてはそのプログラムと消去の少なくとも１つの操作
を行うことによって、トンネル効果により電子が酸化膜
中を通過する。このとき電子により酸化膜中に欠陥が生
成される。この欠陥は、電子や正孔を捕獲する準位とな
る。このため、ＥＥＰＲＯＭのしきい値が変動すること
が知られている。さらにこの様な欠陥はトンネル膜の絶
縁耐性劣化させるため、いわゆるリークにより浮動ゲー
トに蓄積された電子を損失させる。この結果、ＥＥＰＲ
ＯＭが正常に動作しなくなることが知られている。
【０００６】過去においては、製品が製造されると、そ
の寿命を予測する方法がなかった。したがって、実際に
製造された製品に繰り返し試験を行い、その途中で不合
格になったものを摘出するという選別法が一般的であっ
た。しかしながら、この方法では、選別試験によりすべ
ての製品が等しく劣化してしまうこと、また、この方法
で良品となった製品の寿命については全くわからないと
いう問題があった。この様な問題を解決して、製品の寿
命を予測する方法として、特開平３−１９５０６０号公
報に示されるような寿命予測方法が提案されている。こ
の方法では、ＩＣの消去速度を測定し、消去されたビッ
トの百分率を、印加されたゲートしきい値電圧の関数と
して求める。このとき分布の消去テイル領域内にあるビ
ットの百分率も識別する。このテイル領域内にあるビッ
トは、アレイ内の残りのビットにくらべ比較的高速で消
去する。消去テイル内のビットの数がアレイ中のビット
の総数のある百分率を超えるとそのＩＣは耐久性障害を
早く起しやすいものとして分類される。具体的に、特開
平３−１９５０６０号公報では、その素子の消去テイル
がアレイ中のビットの総数の約６％を越えると、その装
置は信頼性が低いものとして等級を下げられる。この方
法によれば、これまでの方法と比較して選別が容易かつ
迅速に行なえ、また、選別による劣化も防ぐことができ
る。
の寿命を予測する方法がなかった。したがって、実際に
製造された製品に繰り返し試験を行い、その途中で不合
格になったものを摘出するという選別法が一般的であっ
た。しかしながら、この方法では、選別試験によりすべ
ての製品が等しく劣化してしまうこと、また、この方法
で良品となった製品の寿命については全くわからないと
いう問題があった。この様な問題を解決して、製品の寿
命を予測する方法として、特開平３−１９５０６０号公
報に示されるような寿命予測方法が提案されている。こ
の方法では、ＩＣの消去速度を測定し、消去されたビッ
トの百分率を、印加されたゲートしきい値電圧の関数と
して求める。このとき分布の消去テイル領域内にあるビ
ットの百分率も識別する。このテイル領域内にあるビッ
トは、アレイ内の残りのビットにくらべ比較的高速で消
去する。消去テイル内のビットの数がアレイ中のビット
の総数のある百分率を超えるとそのＩＣは耐久性障害を
早く起しやすいものとして分類される。具体的に、特開
平３−１９５０６０号公報では、その素子の消去テイル
がアレイ中のビットの総数の約６％を越えると、その装
置は信頼性が低いものとして等級を下げられる。この方
法によれば、これまでの方法と比較して選別が容易かつ
迅速に行なえ、また、選別による劣化も防ぐことができ
る。
【０００７】
【発明が解決しようとする課題】上記従来技術では、セ
ルの他の構成要素に比べて著しく劣化の速いもののみを
選別する、いわゆる初期的な不良による選別であって、
その選別では合格した「良品」の寿命／信頼性に関して
の予測に関しては不十分なものである。
ルの他の構成要素に比べて著しく劣化の速いもののみを
選別する、いわゆる初期的な不良による選別であって、
その選別では合格した「良品」の寿命／信頼性に関して
の予測に関しては不十分なものである。
【０００８】また、さらに従来技術による寿命予測は、
素子完成後に限られていた。このため、寿命予測試験に
おいて得られた寿命が当初の目標値に達しなかった場合
には、製造されたすべての製品が出荷することができな
くなる。したがって、ＥＥＰＲＯＭ製造のできるだけ早
期の段階で寿命予測を行うことができれば、このような
問題を回避することができる。
素子完成後に限られていた。このため、寿命予測試験に
おいて得られた寿命が当初の目標値に達しなかった場合
には、製造されたすべての製品が出荷することができな
くなる。したがって、ＥＥＰＲＯＭ製造のできるだけ早
期の段階で寿命予測を行うことができれば、このような
問題を回避することができる。
【０００９】本発明の目的は、初期劣化による選別で合
格した不揮発性半導体記憶装置の劣化を予測する方法を
提供することである。
格した不揮発性半導体記憶装置の劣化を予測する方法を
提供することである。
【００１０】本発明の別の目的は、不揮発性半導体記憶
装置の寿命を含む特性の予測を、不揮発性半導体記憶装
置の製造工程の早期に行うことができる方法を提供する
ことである。
装置の寿命を含む特性の予測を、不揮発性半導体記憶装
置の製造工程の早期に行うことができる方法を提供する
ことである。
【００１１】
【課題を解決するための手段】本発明によれば、ＭＯＳ
ＦＥＴ（金属−酸化膜−半導体電界効果トランジスタ）
を構成要素とする不揮発性半導体記憶装置の動作条件の
設定方法において、前記不揮発性半導体記憶装置の製造
完成前に該不揮発性半導体記憶装置の動作シミュレーシ
ョンを行い、動作シミュレーション結果を得る第１のス
テップと、該動作シミュレーション結果から、前記不揮
発性半導体記憶装置の動作条件を求める第２のステップ
を含むことを特徴とする不揮発性半導体記憶装置の動作
条件の設定方法が得られる。
ＦＥＴ（金属−酸化膜−半導体電界効果トランジスタ）
を構成要素とする不揮発性半導体記憶装置の動作条件の
設定方法において、前記不揮発性半導体記憶装置の製造
完成前に該不揮発性半導体記憶装置の動作シミュレーシ
ョンを行い、動作シミュレーション結果を得る第１のス
テップと、該動作シミュレーション結果から、前記不揮
発性半導体記憶装置の動作条件を求める第２のステップ
を含むことを特徴とする不揮発性半導体記憶装置の動作
条件の設定方法が得られる。
【００１２】更に本発明によれば、前記第１のステップ
は、前記不揮発性半導体記憶装置の製造完成前の前記Ｍ
ＯＳＦＥＴの製造の終了時に該不揮発性半導体記憶装置
の前記動作シミュレーションを行い、前記動作シミュレ
ーション結果を得るものであることを特徴とする不揮発
性半導体記憶装置の動作条件の設定方法が得られる。
は、前記不揮発性半導体記憶装置の製造完成前の前記Ｍ
ＯＳＦＥＴの製造の終了時に該不揮発性半導体記憶装置
の前記動作シミュレーションを行い、前記動作シミュレ
ーション結果を得るものであることを特徴とする不揮発
性半導体記憶装置の動作条件の設定方法が得られる。
【００１３】また本発明によれば、前記第１のステップ
は、前記不揮発性半導体記憶装置の製造完成前の前記Ｍ
ＯＳＦＥＴの製造の終了時に、該ＭＯＳＦＥＴの特性測
定から前記不揮発性半導体記憶装置の前記動作シミュレ
ーションに用いるパラメータを求めるステップと、該パ
ラメータを用いて前記不揮発性半導体記憶装置の前記動
作シミュレーションを実行し、前記動作シミュレーショ
ン結果を得る動作シミュレーション実行ステップとを含
むことを特徴とする不揮発性半導体記憶装置の動作条件
の設定方法が得られる。
は、前記不揮発性半導体記憶装置の製造完成前の前記Ｍ
ＯＳＦＥＴの製造の終了時に、該ＭＯＳＦＥＴの特性測
定から前記不揮発性半導体記憶装置の前記動作シミュレ
ーションに用いるパラメータを求めるステップと、該パ
ラメータを用いて前記不揮発性半導体記憶装置の前記動
作シミュレーションを実行し、前記動作シミュレーショ
ン結果を得る動作シミュレーション実行ステップとを含
むことを特徴とする不揮発性半導体記憶装置の動作条件
の設定方法が得られる。
【００１４】更に本発明によれば、前記動作シミュレー
ション実行ステップは、前記動作シミュレーション結果
として、前記不揮発性半導体記憶装置の動作特性の劣化
に関する結果を得るものであり、前記第２のステップ
は、前記不揮発性半導体記憶装置の動作特性の劣化に関
する前記結果から、前記不揮発性半導体記憶装置の動作
条件を求めることを特徴とする不揮発性半導体記憶装置
の動作条件の設定方法が得られる。
ション実行ステップは、前記動作シミュレーション結果
として、前記不揮発性半導体記憶装置の動作特性の劣化
に関する結果を得るものであり、前記第２のステップ
は、前記不揮発性半導体記憶装置の動作特性の劣化に関
する前記結果から、前記不揮発性半導体記憶装置の動作
条件を求めることを特徴とする不揮発性半導体記憶装置
の動作条件の設定方法が得られる。
【００１５】また本発明によれば、前記不揮発性半導体
記憶装置がＥＥＰＲＯＭ（電気的に消去可能なプログラ
マブル・リード・オンリ・メモリ装置）である不揮発性
半導体記憶装置の動作条件の設定方法が得られる。
記憶装置がＥＥＰＲＯＭ（電気的に消去可能なプログラ
マブル・リード・オンリ・メモリ装置）である不揮発性
半導体記憶装置の動作条件の設定方法が得られる。
【００１６】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００１７】本発明の方法によれば、図１６のＥＥＰＲ
ＯＭの構成要素であるＭＯＳＦＥＴの特性を入力パラメ
ータとするＥＥＰＲＯＭの動作シミュレーションを行う
ことにより、ＥＥＰＲＯＭの寿命を予測することができ
る。さらにこのシミュレーションを用いれば、所要の寿
命を達成するようなＥＥＰＲＯＭの動作条件を導き出す
ことも可能となる。とくに、この様な寿命の予測、最適
な動作条件の決定を、ＥＥＰＲＯＭ製造工程中のＭＯＳ
ＦＥＴの製造が終了した段階で行うことができる。メモ
リの寿命を予測できれば、必要な寿命を確保できるよう
にメモリの動作条件をあらかじめ設定することができる
ため、信頼性の高いメモリを提供することができる。
ＯＭの構成要素であるＭＯＳＦＥＴの特性を入力パラメ
ータとするＥＥＰＲＯＭの動作シミュレーションを行う
ことにより、ＥＥＰＲＯＭの寿命を予測することができ
る。さらにこのシミュレーションを用いれば、所要の寿
命を達成するようなＥＥＰＲＯＭの動作条件を導き出す
ことも可能となる。とくに、この様な寿命の予測、最適
な動作条件の決定を、ＥＥＰＲＯＭ製造工程中のＭＯＳ
ＦＥＴの製造が終了した段階で行うことができる。メモ
リの寿命を予測できれば、必要な寿命を確保できるよう
にメモリの動作条件をあらかじめ設定することができる
ため、信頼性の高いメモリを提供することができる。
【００１８】本発明においては、図１６のＥＥＰＲＯＭ
の動作シミュレーションに必要な入力パラメータを得る
ために、まず、図１に示すような、ＥＥＰＲＯＭの構成
要素であるＭＯＳＦＥＴの特性を測定する。ここで用い
るＭＯＳＦＥＴについては、対象としているＥＥＰＲＯ
Ｍの製造工程と同じ工程を通過させたもの、あるいはＥ
ＥＰＲＯＭの一部をこれにあてる。また、ＥＥＰＲＯＭ
のＭＯＳＦＥＴ製造と同じ条件で製造されたＭＯＳキャ
パシターの特性の測定からも、パラメータを求めること
ができる。以下、ＭＯＳＦＥＴとＭＯＳキャパシターを
合わせてＭＯＳデバイスと総称する。また、ＥＥＰＲＯ
Ｍのトンネル膜に用いられる膜は、純粋な酸化膜だけで
はなく、例えば窒素等他の元素をかなり含んだ膜も考え
られるが、ここでは、それらの膜を持った金属・絶縁膜
・半導体構造を含めてＭＯＳとしている。ここで、ＭＯ
Ｓデバイス特性としては、以下のようなものについて測
定を行う。測定する特性について、図１を参照して説明
する。
の動作シミュレーションに必要な入力パラメータを得る
ために、まず、図１に示すような、ＥＥＰＲＯＭの構成
要素であるＭＯＳＦＥＴの特性を測定する。ここで用い
るＭＯＳＦＥＴについては、対象としているＥＥＰＲＯ
Ｍの製造工程と同じ工程を通過させたもの、あるいはＥ
ＥＰＲＯＭの一部をこれにあてる。また、ＥＥＰＲＯＭ
のＭＯＳＦＥＴ製造と同じ条件で製造されたＭＯＳキャ
パシターの特性の測定からも、パラメータを求めること
ができる。以下、ＭＯＳＦＥＴとＭＯＳキャパシターを
合わせてＭＯＳデバイスと総称する。また、ＥＥＰＲＯ
Ｍのトンネル膜に用いられる膜は、純粋な酸化膜だけで
はなく、例えば窒素等他の元素をかなり含んだ膜も考え
られるが、ここでは、それらの膜を持った金属・絶縁膜
・半導体構造を含めてＭＯＳとしている。ここで、ＭＯ
Ｓデバイス特性としては、以下のようなものについて測
定を行う。測定する特性について、図１を参照して説明
する。
【００１９】（１）定電流ストレスゲート電圧（Ｖg ）
−時間（ｔ）特性（Ｖg −ｔ特性） ゲート電極２０６とシリコン基板２０１、ソース領域２
０２あるいはドレイン領域２０３間を流れる電流が一定
値（以下定電流値）となるようなゲート電圧の時間経過
にともなう変動を測定する。典型的なＭＯＳデバイスで
得られるＶg −ｔ特性を図２に示す。ここで、図２にお
いて時間ｔが小さい領域でＶg が時間ｔ＝０に比べて低
下するのはＭＯＳデバイスの酸化膜中に正の電荷が捕獲
された影響、逆に時間ｔが大きくなるにつれＶg が増加
するのはＭＯＳデバイスの酸化膜中に負の電荷が捕獲さ
れた影響である。この測定から膜中の捕獲電荷量を得る
ことができる。
−時間（ｔ）特性（Ｖg −ｔ特性） ゲート電極２０６とシリコン基板２０１、ソース領域２
０２あるいはドレイン領域２０３間を流れる電流が一定
値（以下定電流値）となるようなゲート電圧の時間経過
にともなう変動を測定する。典型的なＭＯＳデバイスで
得られるＶg −ｔ特性を図２に示す。ここで、図２にお
いて時間ｔが小さい領域でＶg が時間ｔ＝０に比べて低
下するのはＭＯＳデバイスの酸化膜中に正の電荷が捕獲
された影響、逆に時間ｔが大きくなるにつれＶg が増加
するのはＭＯＳデバイスの酸化膜中に負の電荷が捕獲さ
れた影響である。この測定から膜中の捕獲電荷量を得る
ことができる。
【００２０】（２）定電圧ストレスゲート電流（Ｉg ）
−時間（ｔ）特性（Ｉg −ｔ特性） ゲート電極２０６とシリコン基板２０１、ソース領域２
０２あるいはドレイン領域２０３間にかかる電圧が一定
値（以下定電圧値）となるようなゲート電流（ゲート電
極２０６と、シリコン基板２０１、ソース領域２０２あ
るいはドレイン領域２０３間を流れる電流）の時間経過
にともなう変動を測定する。この測定から膜中電荷量を
得ることができる。
−時間（ｔ）特性（Ｉg −ｔ特性） ゲート電極２０６とシリコン基板２０１、ソース領域２
０２あるいはドレイン領域２０３間にかかる電圧が一定
値（以下定電圧値）となるようなゲート電流（ゲート電
極２０６と、シリコン基板２０１、ソース領域２０２あ
るいはドレイン領域２０３間を流れる電流）の時間経過
にともなう変動を測定する。この測定から膜中電荷量を
得ることができる。
【００２１】（３）静電容量（Ｃ）−電圧（Ｖg ）特性
（Ｃ−Ｖg 特性） ＭＯＳＦＥＴのゲート電極２０６に印加する電圧の変化
にともなうＭＯＳの容量Ｃの変化を測定する。典型的な
Ｃ−Ｖ特性の例を図３に示す。印加する電圧の周波数に
より低周波Ｃ−Ｖg と高周波Ｃ−Ｖg の２種類がある。
ここで得られるＣの変化は酸化膜の劣化がない場合には
半導体の反転層の挙動を示すものであるが、界面準位や
膜中電荷が存在する場合にはその性質や量を与える。
（Ｃ−Ｖg 特性） ＭＯＳＦＥＴのゲート電極２０６に印加する電圧の変化
にともなうＭＯＳの容量Ｃの変化を測定する。典型的な
Ｃ−Ｖ特性の例を図３に示す。印加する電圧の周波数に
より低周波Ｃ−Ｖg と高周波Ｃ−Ｖg の２種類がある。
ここで得られるＣの変化は酸化膜の劣化がない場合には
半導体の反転層の挙動を示すものであるが、界面準位や
膜中電荷が存在する場合にはその性質や量を与える。
【００２２】（４）ゲート電流（Ｉg ）−ゲート電圧
（Ｖg ）特性（Ｉg −Ｖg 特性） ＭＯＳＦＥＴのゲート電極２０６に印加する電圧の変化
にともなうゲート膜を通過する電流の変化を測定する。
典型的なＩg −Ｖg 特性の例を図４に示す。ここでＶg
大きな領域での電流はＦＮトンネル効果による電流（以
下ＦＮ電流）を表わす。
（Ｖg ）特性（Ｉg −Ｖg 特性） ＭＯＳＦＥＴのゲート電極２０６に印加する電圧の変化
にともなうゲート膜を通過する電流の変化を測定する。
典型的なＩg −Ｖg 特性の例を図４に示す。ここでＶg
大きな領域での電流はＦＮトンネル効果による電流（以
下ＦＮ電流）を表わす。
【００２３】特に、特性の測定にＭＯＳＦＥＴを用いる
場合には以下のような特性についても測定を行う場合が
ある。
場合には以下のような特性についても測定を行う場合が
ある。
【００２４】（５）ドレイン電流（Ｉd ）−ドレイン電
圧（Ｖd ）特性（Ｉd −Ｖd 特性） ＭＯＳＦＥＴにおいてゲート電圧をある値に設定した状
態での、ドレイン電圧の変化に伴うドレイン電流の変化
を測定する。このとき設定するゲート電圧値を変化させ
て同様の測定を行う。
圧（Ｖd ）特性（Ｉd −Ｖd 特性） ＭＯＳＦＥＴにおいてゲート電圧をある値に設定した状
態での、ドレイン電圧の変化に伴うドレイン電流の変化
を測定する。このとき設定するゲート電圧値を変化させ
て同様の測定を行う。
【００２５】（６）ドレイン電流（Ｉd ）−ゲート電圧
（Ｖd ）特性（Ｉd −Ｖd 特性） ＭＯＳＦＥＴにおいてドレイン電圧をある値に設定した
状態での、ゲート電圧の変化に伴うドレイン電流の変化
を測定する。典型的なＩd −Ｖg 特性を図５に示す。一
般に、Ｉd が急速に立ち上がり、その値が所要の値以上
になるＶg をもって、しきい値電圧Ｖthを定義してい
る。このとき設定するドレイン電圧値を変化させて同様
の測定を行う。
（Ｖd ）特性（Ｉd −Ｖd 特性） ＭＯＳＦＥＴにおいてドレイン電圧をある値に設定した
状態での、ゲート電圧の変化に伴うドレイン電流の変化
を測定する。典型的なＩd −Ｖg 特性を図５に示す。一
般に、Ｉd が急速に立ち上がり、その値が所要の値以上
になるＶg をもって、しきい値電圧Ｖthを定義してい
る。このとき設定するドレイン電圧値を変化させて同様
の測定を行う。
【００２６】上記（３）〜（６）については、電気的ス
トレスを印加の前後で測定を行う。ここで、電気的スト
レスとは、ゲート電極に電圧を印加するなどして、酸化
膜中に電流を流す（電子あるいは正孔を酸化膜中に注入
する）操作全般を指す。本発明における動作シミュレー
ションでは上記測定結果およびそこから導きだされる諸
量の少なくとも１つを用いる。
トレスを印加の前後で測定を行う。ここで、電気的スト
レスとは、ゲート電極に電圧を印加するなどして、酸化
膜中に電流を流す（電子あるいは正孔を酸化膜中に注入
する）操作全般を指す。本発明における動作シミュレー
ションでは上記測定結果およびそこから導きだされる諸
量の少なくとも１つを用いる。
【００２７】ここで、ＥＥＰＲＯＭの信頼性について説
明する。信頼性の評価に用いる特性には幾つかあるが、
一般にはプログラム時のしきい値電圧の低下あるいは消
去時のそれの上昇、あるいはその少なくとも１つによる
２つのしきい値電圧の差が小さくなってしまうことを信
頼性の劣化といい、これらの劣化がメモリとしての動作
に支障をきたす値となった時点が寿命と考えられる。こ
の観点による信頼性の評価に広く用いられているのは、
プログラム・消去の動作の繰り返し回数の増加に伴う各
々の動作後のしきい値電圧Ｖthの変動を見るもの（以下
くり返し特性）と、メモリをプログラム状態で長時間放
置した場合の放置時間（以下保持時間）の増加に伴うし
きい値電圧Ｖthの変動を見るもの（以下保持特性）との
２つである。典型的なくり返し特性と保持特性の例を、
各々図６および図７に示す。図６に見られるように、繰
り返し回数の増加とともに、プログラム時のしきい値電
圧Ｖth1 と消去時のしきい値電圧Ｖth2 の差が小さくな
ってしまう、いわゆるウインドウ−イングが起こってい
る。一般には繰り返し回数が１００万回でのしきい値電
圧の差が所要の値を満足するか否かで信頼性が評価され
る。また、図７に見られるように、１０万回のプログラ
ム・消去の繰り返し動作を行なったメモリに関して、プ
ログラム状態でのしきい値電圧が保持時間の増加ととも
に低下していることがわかる。一般には保持時間が１０
００時間程度でのしきい値電圧の変動が所要の値以下で
あるか否かで信頼性が評価されている。以下、本発明の
実施例では、信頼性の評価として、とくに断わらない限
りこの２つの項目について行う。
明する。信頼性の評価に用いる特性には幾つかあるが、
一般にはプログラム時のしきい値電圧の低下あるいは消
去時のそれの上昇、あるいはその少なくとも１つによる
２つのしきい値電圧の差が小さくなってしまうことを信
頼性の劣化といい、これらの劣化がメモリとしての動作
に支障をきたす値となった時点が寿命と考えられる。こ
の観点による信頼性の評価に広く用いられているのは、
プログラム・消去の動作の繰り返し回数の増加に伴う各
々の動作後のしきい値電圧Ｖthの変動を見るもの（以下
くり返し特性）と、メモリをプログラム状態で長時間放
置した場合の放置時間（以下保持時間）の増加に伴うし
きい値電圧Ｖthの変動を見るもの（以下保持特性）との
２つである。典型的なくり返し特性と保持特性の例を、
各々図６および図７に示す。図６に見られるように、繰
り返し回数の増加とともに、プログラム時のしきい値電
圧Ｖth1 と消去時のしきい値電圧Ｖth2 の差が小さくな
ってしまう、いわゆるウインドウ−イングが起こってい
る。一般には繰り返し回数が１００万回でのしきい値電
圧の差が所要の値を満足するか否かで信頼性が評価され
る。また、図７に見られるように、１０万回のプログラ
ム・消去の繰り返し動作を行なったメモリに関して、プ
ログラム状態でのしきい値電圧が保持時間の増加ととも
に低下していることがわかる。一般には保持時間が１０
００時間程度でのしきい値電圧の変動が所要の値以下で
あるか否かで信頼性が評価されている。以下、本発明の
実施例では、信頼性の評価として、とくに断わらない限
りこの２つの項目について行う。
【００２８】この明細書においては、ＦＮトンネル効果
によりプログラム・消去をおこなうＥＥＰＲＯＭを例に
とり、本発明による信頼性の予測および動作条件の設定
の手順について説明する。以下の説明においては、装置
の種類、電圧等のような特定の事項の詳細について数多
く述べてある。しかし、そのような特定の詳細な事項な
しにでも、本発明を実施できることは明らかである。
によりプログラム・消去をおこなうＥＥＰＲＯＭを例に
とり、本発明による信頼性の予測および動作条件の設定
の手順について説明する。以下の説明においては、装置
の種類、電圧等のような特定の事項の詳細について数多
く述べてある。しかし、そのような特定の詳細な事項な
しにでも、本発明を実施できることは明らかである。
【００２９】（実施例１）本発明に従ってＦＭトンネル
効果によるプログラム・消去（以下各々ＦＮプログラ
ム、ＦＮ消去）によるＥＥＰＲＯＭを例にとって、その
動作シミュレーションの方法と、信頼性を評価するため
のくり返し特性のシミュレーションの方法と、得られた
シミュレーション結果に基づくメモリの寿命の予測と所
要の寿命を達成させる動作条件の設定法についてのべ
る。
効果によるプログラム・消去（以下各々ＦＮプログラ
ム、ＦＮ消去）によるＥＥＰＲＯＭを例にとって、その
動作シミュレーションの方法と、信頼性を評価するため
のくり返し特性のシミュレーションの方法と、得られた
シミュレーション結果に基づくメモリの寿命の予測と所
要の寿命を達成させる動作条件の設定法についてのべ
る。
【００３０】まず、動作シミュレーションの方法につい
て説明する。図１６に示すような構造のフラッシュメモ
リでは、しきい値電圧Ｖthは以下の式で計算される。
て説明する。図１６に示すような構造のフラッシュメモ
リでは、しきい値電圧Ｖthは以下の式で計算される。
【００３１】 Ｖth＝Ｖth0 −Ｑfg／Ｃcg …（１） Ｖth0 ：浮動ゲートに電荷がない場合のしきい値 Ｑfg ：浮動ゲートに蓄積している電荷量 Ｃcg ：浮動ゲートと制御ゲートに挟まれた絶縁膜部分
の容量 Ｑfgは浮動ゲートに流れ込むＦＮ電流ＪＦＮの時間積分
下記の数式１で求められる。
の容量 Ｑfgは浮動ゲートに流れ込むＦＮ電流ＪＦＮの時間積分
下記の数式１で求められる。
【００３２】
【数１】 ここで、ＪＦＮは ＪＦＮ＝ＡＥox2 exp ［−Ｂ／Ｅox］ …（３） で与えられる。ここで、Ｅoxはトンネル膜にかかる電界
であり、係数ＡとＢはＭＯＳデバイスのＩg −Ｖg 測定
結果における、高Ｖg 部分の特性から決定される。プロ
グラムは、基板側から浮動ゲートへ流れるＦＮ電流によ
り、また、消去は浮動ゲートから基板側へ流れるＦＮ電
流により行われる。したがって、上記（１）〜（３）の
式を計算することにより、ＥＥＰＲＯＭのプログラム・
消去動作をシミュレートできる。
であり、係数ＡとＢはＭＯＳデバイスのＩg −Ｖg 測定
結果における、高Ｖg 部分の特性から決定される。プロ
グラムは、基板側から浮動ゲートへ流れるＦＮ電流によ
り、また、消去は浮動ゲートから基板側へ流れるＦＮ電
流により行われる。したがって、上記（１）〜（３）の
式を計算することにより、ＥＥＰＲＯＭのプログラム・
消去動作をシミュレートできる。
【００３３】実際のＥＥＰＲＯＭの動作においてはプロ
グラム・消去を行う際には、プログラム時間ｔp 、消去
時間ｔe なる一定の操作時間をあらかじめ設定し、その
時間内で所要のしきい値電圧を得るような動作条件を設
定する。図８と図９に、本動作シミュレーションにより
求められた、プログラム時、及び消去時の操作時間とそ
の時のしきい値電圧の変化を示す。プログラム時のしき
い値電圧をＶth1 、消去時のしきい値電圧をＶth2 とす
ると、ｔp 、ｔe は図の矢印の時間程度の値に設定され
る。また、設定された動作条件は、繰り返し動作後も変
更されない。
グラム・消去を行う際には、プログラム時間ｔp 、消去
時間ｔe なる一定の操作時間をあらかじめ設定し、その
時間内で所要のしきい値電圧を得るような動作条件を設
定する。図８と図９に、本動作シミュレーションにより
求められた、プログラム時、及び消去時の操作時間とそ
の時のしきい値電圧の変化を示す。プログラム時のしき
い値電圧をＶth1 、消去時のしきい値電圧をＶth2 とす
ると、ｔp 、ｔe は図の矢印の時間程度の値に設定され
る。また、設定された動作条件は、繰り返し動作後も変
更されない。
【００３４】ＦＮプログラム、ＦＮ消去ＥＥＰＲＯＭの
場合には、ＦＮトンネル効果によりトンネル膜に注入さ
れる電子により膜中に生成される電荷の捕獲準位とその
準位への電荷の捕獲が、トンネル膜の信頼性を劣化させ
る。これを更に具体的に説明すると、トンネル膜中の捕
獲電荷によりフラットバンドがシフトし、膜内の電界も
変化する。この結果、同じ電圧を制御ゲートに印加して
も、くり返し動作前後でＪＦＮは変化する。従って
（１）〜（３）式から明らかなようにしきい値電圧が変
動する。ここでは、ＦＮ電流が流れた場合の膜中の捕獲
電荷の生成をモデル化し、トンネル膜中に捕獲電荷が存
在する影響を考慮したシミュレーションを行う。
場合には、ＦＮトンネル効果によりトンネル膜に注入さ
れる電子により膜中に生成される電荷の捕獲準位とその
準位への電荷の捕獲が、トンネル膜の信頼性を劣化させ
る。これを更に具体的に説明すると、トンネル膜中の捕
獲電荷によりフラットバンドがシフトし、膜内の電界も
変化する。この結果、同じ電圧を制御ゲートに印加して
も、くり返し動作前後でＪＦＮは変化する。従って
（１）〜（３）式から明らかなようにしきい値電圧が変
動する。ここでは、ＦＮ電流が流れた場合の膜中の捕獲
電荷の生成をモデル化し、トンネル膜中に捕獲電荷が存
在する影響を考慮したシミュレーションを行う。
【００３５】捕獲電荷生成のモデル化にあたっては、先
にのべたＶg −ｔ特性において、一定のＦＮ電流を流す
のに要するＶg の変化の測定結果を用いる。先にも述べ
たとおり、Ｖg の絶対値が小さくなるのは、膜中の正電
荷の増加を、逆に、Ｖg の絶対値が大きくなるのは、膜
中の負電荷が増加することに対応する。図２に示される
ように、注入量の小さい領域では、Ｖg は一度指数関数
的に減少し、その後、注入量が大きくなるにつれて、Ｖ
g はほぼ注入量に比例するように増加する。これは、正
孔は電子注入量が増えると飽和し、一方、膜中の負電荷
は、注入電子量に比例して増加していることを示してい
る。以上から、電子については、注入電子によりあらた
に捕獲準位が生成され、その準位に電子が捕獲されるモ
デルを、正孔に関しては、電気的なストレス印加以前に
酸化膜中にもともと存在する捕獲準位に正孔が捕獲され
るモデルを用いる。膜中の電子捕獲量Ｎe 、および正孔
捕獲量Ｎh は、注入電子量（Ｑinj ）の関数として次式
で記述される。
にのべたＶg −ｔ特性において、一定のＦＮ電流を流す
のに要するＶg の変化の測定結果を用いる。先にも述べ
たとおり、Ｖg の絶対値が小さくなるのは、膜中の正電
荷の増加を、逆に、Ｖg の絶対値が大きくなるのは、膜
中の負電荷が増加することに対応する。図２に示される
ように、注入量の小さい領域では、Ｖg は一度指数関数
的に減少し、その後、注入量が大きくなるにつれて、Ｖ
g はほぼ注入量に比例するように増加する。これは、正
孔は電子注入量が増えると飽和し、一方、膜中の負電荷
は、注入電子量に比例して増加していることを示してい
る。以上から、電子については、注入電子によりあらた
に捕獲準位が生成され、その準位に電子が捕獲されるモ
デルを、正孔に関しては、電気的なストレス印加以前に
酸化膜中にもともと存在する捕獲準位に正孔が捕獲され
るモデルを用いる。膜中の電子捕獲量Ｎe 、および正孔
捕獲量Ｎh は、注入電子量（Ｑinj ）の関数として次式
で記述される。
【００３６】 電子捕獲量：Ｎe ＝ｑＧ［Ｑinj −｛１−exp （−σe Ｑinj)} ／se］ …（４） 正孔捕獲量：Ｎh ＝Ｎh0｛１−exp （−σh αＱinj )} …（５） ここで、ｑは単位電荷量、Ｇは注入電子による準位生成
レート、σe は電子捕獲断面積、σh は正孔捕獲断面
積、Ｎh0は膜中にもともと存在する正孔捕獲準位の密度
を表わす。注入電子量Ｑinj はプログラムあるいは消去
時のＦＮ電流の値から求められる。
レート、σe は電子捕獲断面積、σh は正孔捕獲断面
積、Ｎh0は膜中にもともと存在する正孔捕獲準位の密度
を表わす。注入電子量Ｑinj はプログラムあるいは消去
時のＦＮ電流の値から求められる。
【００３７】各パラメータは、これらの値を用いたＶg
の時間変化をシミュレートした結果が実験結果と一致す
るように求められたものである。以下に述べるＥＥＰＲ
ＯＭの動作シミュレーションにおいてもこれらのパラメ
ータを用いる。このような捕獲電荷が存在する場合の、
電界Ｅox′は、次式で与えられる。
の時間変化をシミュレートした結果が実験結果と一致す
るように求められたものである。以下に述べるＥＥＰＲ
ＯＭの動作シミュレーションにおいてもこれらのパラメ
ータを用いる。このような捕獲電荷が存在する場合の、
電界Ｅox′は、次式で与えられる。
【００３８】 Ｅox′＝（Ｖfg−Ｖfb−Ｎe ・xe／ε＋Ｎh ・xh／ε）／Ｄox …（６） Ｖfg：浮動ゲート電位 Ｖfg＝γＶcg γ＝Ｃcg／（Ｃcg＋Ｃox） Ｃox：トンネル膜の容量 xe：電子捕獲準位のＦＮ電流による電流注入側界面から
の距離 xh：正孔捕獲準位のＦＮ電流による電子注入側界面から
の距離 ε：ＳｉＯ2 の誘電率 Ｄox：トンネル酸化膜厚 Ｖfb：捕獲電荷によるフラットバンドシフト このようにして求められた電界を上記（３）式のＪＦＮ
の計算に用いることにより、トンネル膜が劣化した時の
シミュレーションを行うことができる。このときのしき
い値電圧の計算にあたっては、膜中の捕獲電荷によるフ
ラットバンドシフト分を考慮した Ｖth＝Ｖth0 −Ｑfg／Ｃcg＋Ｖfb …（７） を用いる。上記の方法を用いてＦＮプログラム／ＦＮ消
去の繰り返し特性をシミュレーションした結果を図１０
に示す。このシミュレーションにおける動作条件はプロ
グラム時の制御ゲート電圧Ｖp ＝２１Ｖ、プログラム時
間ｔp ＝１ｍｓｅｃ、消去時の制御ゲート電圧Ｖe ＝−
１７Ｖ、消去時間ｔe ＝１ｍｓｅｃである。実験で一般
に得られている結果（図６）と同様に、１０万回をこえ
るあたりから、しきい値電圧差の減少が見られている。
ここであげた繰り返し特性のシミュレーションは、ここ
であげた動作条件に限らず、それ以外の条件においても
同様に行うことができるものである。
の距離 xh：正孔捕獲準位のＦＮ電流による電子注入側界面から
の距離 ε：ＳｉＯ2 の誘電率 Ｄox：トンネル酸化膜厚 Ｖfb：捕獲電荷によるフラットバンドシフト このようにして求められた電界を上記（３）式のＪＦＮ
の計算に用いることにより、トンネル膜が劣化した時の
シミュレーションを行うことができる。このときのしき
い値電圧の計算にあたっては、膜中の捕獲電荷によるフ
ラットバンドシフト分を考慮した Ｖth＝Ｖth0 −Ｑfg／Ｃcg＋Ｖfb …（７） を用いる。上記の方法を用いてＦＮプログラム／ＦＮ消
去の繰り返し特性をシミュレーションした結果を図１０
に示す。このシミュレーションにおける動作条件はプロ
グラム時の制御ゲート電圧Ｖp ＝２１Ｖ、プログラム時
間ｔp ＝１ｍｓｅｃ、消去時の制御ゲート電圧Ｖe ＝−
１７Ｖ、消去時間ｔe ＝１ｍｓｅｃである。実験で一般
に得られている結果（図６）と同様に、１０万回をこえ
るあたりから、しきい値電圧差の減少が見られている。
ここであげた繰り返し特性のシミュレーションは、ここ
であげた動作条件に限らず、それ以外の条件においても
同様に行うことができるものである。
【００３９】次に、上記で得られたシミュレーション結
果を用いて、１００万回までの寿命を保証する動作条件
を設定する方法について述べる。図１１に、繰り返し前
（初期）と、１００万回繰り返し後での、消去時のしき
い値電圧Ｖthの時間変化の計算結果を示す。この場合、
１００万回繰り返し動作を行なった後のしきい値電圧
は、設定消去時間ｔe においては初期のしきい値電圧ま
で下がりきらず、さらに長い消去時間を要することが示
されている。したがって、消去時間を操作できる場合に
は、初期設定消去時間をｔe ではなくｔe ′とすれば、
繰り返し後も所要のしきい値電圧を得ることができる。
あるいは、くり返し回数の増加にしたがって、消去時間
をｔe からｔe ′までのばすという操作を行なえば繰り
返し後にも初期と同じしきい値電圧を得ることができ
る。本実施例で示されたシミュレーション例では、初期
設定では１ｍｓｅｃであった消去時間を１００万回の繰
り返しの後には５ｍｓｅｃにすれば、初期と同じしきい
値電圧が得られることがわかる。消去時間を操作できな
い場合は、繰り返し回数の増加にしたがって、制御ゲー
トに印加する電圧を上昇させるなどすることにより所要
のしきい値を達成することができる。この制御ゲートの
電圧の上昇値についても、上記のシミュレーションを用
いて、Ｖthを制御電圧の関数として求めることなどによ
り予測できる。
果を用いて、１００万回までの寿命を保証する動作条件
を設定する方法について述べる。図１１に、繰り返し前
（初期）と、１００万回繰り返し後での、消去時のしき
い値電圧Ｖthの時間変化の計算結果を示す。この場合、
１００万回繰り返し動作を行なった後のしきい値電圧
は、設定消去時間ｔe においては初期のしきい値電圧ま
で下がりきらず、さらに長い消去時間を要することが示
されている。したがって、消去時間を操作できる場合に
は、初期設定消去時間をｔe ではなくｔe ′とすれば、
繰り返し後も所要のしきい値電圧を得ることができる。
あるいは、くり返し回数の増加にしたがって、消去時間
をｔe からｔe ′までのばすという操作を行なえば繰り
返し後にも初期と同じしきい値電圧を得ることができ
る。本実施例で示されたシミュレーション例では、初期
設定では１ｍｓｅｃであった消去時間を１００万回の繰
り返しの後には５ｍｓｅｃにすれば、初期と同じしきい
値電圧が得られることがわかる。消去時間を操作できな
い場合は、繰り返し回数の増加にしたがって、制御ゲー
トに印加する電圧を上昇させるなどすることにより所要
のしきい値を達成することができる。この制御ゲートの
電圧の上昇値についても、上記のシミュレーションを用
いて、Ｖthを制御電圧の関数として求めることなどによ
り予測できる。
【００４０】本実施例による動作シミュレーションに要
した時間は、図１０に示される繰り返し特性を求めるの
に、エンジニアリング・ワークステーションにおいて約
１５分程度である。
した時間は、図１０に示される繰り返し特性を求めるの
に、エンジニアリング・ワークステーションにおいて約
１５分程度である。
【００４１】（実施例２）上記実施例１と同様のＦＮプ
ログラム、ＦＮ消去によるＥＥＰＲＯＭを例にとって、
その信頼性を評価するための保持特性の予測についての
べる。
ログラム、ＦＮ消去によるＥＥＰＲＯＭを例にとって、
その信頼性を評価するための保持特性の予測についての
べる。
【００４２】保持特性の劣化は、プログラム状態におい
て、浮動ゲートに蓄積された電子が何らかの理由により
電極からもれること、いわゆるリーク電流により、プロ
グラム時のしきい値電圧が低下することである。従っ
て、保持特性は、浮動ゲート電極の蓄積電荷量、還元す
れば、浮動ゲート電圧Ｖfgの時間変化により評価するこ
とができる。ある時刻ｔ＝ｔ１での浮動ゲート電圧Ｖfg
は下記の数式２で求められる。
て、浮動ゲートに蓄積された電子が何らかの理由により
電極からもれること、いわゆるリーク電流により、プロ
グラム時のしきい値電圧が低下することである。従っ
て、保持特性は、浮動ゲート電極の蓄積電荷量、還元す
れば、浮動ゲート電圧Ｖfgの時間変化により評価するこ
とができる。ある時刻ｔ＝ｔ１での浮動ゲート電圧Ｖfg
は下記の数式２で求められる。
【００４３】
【数２】 ここで、Ｑfg0 はプログラム直後（ｔ＝０）に浮動ゲー
トに蓄積されている電荷量を表し、Ｊleakはリーク電流
値を表わしている。
トに蓄積されている電荷量を表し、Ｊleakはリーク電流
値を表わしている。
【００４４】ＦＮプログラム／ＦＮ消去ＥＥＰＲＯＭの
保持特性の劣化は、ＦＮ電流の通過により酸化膜中に生
成された電子の捕獲準位を介して電子がトンネル（図１
２参照）することによるリーク電流であることが知られ
ている。このときリーク電流Ｊleakは次式で与えられ
る。
保持特性の劣化は、ＦＮ電流の通過により酸化膜中に生
成された電子の捕獲準位を介して電子がトンネル（図１
２参照）することによるリーク電流であることが知られ
ている。このときリーク電流Ｊleakは次式で与えられ
る。
【００４５】 Ｊleak＝ｑＮox／（τ1 ＋τ2 ） …（９） Ｎox：トンネル膜中の電子捕獲準位の密度 τ1 ：浮動ゲート電極からトンネル膜中捕獲準位へのト
ンネルの時定数 τ2 ：トンネル膜中準位から基板へのトンネルの時定数 τ1 ，τ2 は各準位へのトンネルの確率から計算され、
捕獲断面積とトンネル膜中電界の関数与えられる。ここ
で、Ｎox、捕獲断面積およびトンネル膜中電界は、上記
実施例１で述べた、捕獲モデルにより求められる。
（９）式で求められるリーク電流を、（８）式に代入す
ることにより、保持特性がシミュレーションされる。
ンネルの時定数 τ2 ：トンネル膜中準位から基板へのトンネルの時定数 τ1 ，τ2 は各準位へのトンネルの確率から計算され、
捕獲断面積とトンネル膜中電界の関数与えられる。ここ
で、Ｎox、捕獲断面積およびトンネル膜中電界は、上記
実施例１で述べた、捕獲モデルにより求められる。
（９）式で求められるリーク電流を、（８）式に代入す
ることにより、保持特性がシミュレーションされる。
【００４６】上記の方法を用いてＦＮプログラム／ＦＮ
消去の繰り返し回数を変えた場合の各々の保持特性のシ
ミュレーション結果を図１３に示す。動作条件はプログ
ラム時の制御ゲート電圧Ｖp ＝２４Ｖ、プログラム時間
ｔp ＝１ｍｓｅｃ、消去時の制御ゲート電圧Ｖe ＝−１
７Ｖ、消去時間ｔe ＝１ｍｓｅｃである。このシミュレ
ーションの対象となるＥＥＰＲＯＭにおいては動作条件
がこれらの値に固定されるとする。ここで、しきい値電
圧変動の許容範囲に対応する浮動ゲート電圧の低下の許
容値を２Ｖとすると、この設定動作条件では所要の寿命
を満足する保持特性が得られないことが予測される。し
たがって、この様な場合には、この段階でその製品の製
造を中止判断することになる。この様な場合にも、本発
明によれば、製造中止の判断を、ＥＥＰＲＯＭ製造工程
の早い段階である、ＭＯＳＦＥＴの製造段階で下すこと
ができる。したがって、従来のように、製品の完成後に
判断を行う場合に比べ、工程数、コストを著しく節約す
ることが可能となる。
消去の繰り返し回数を変えた場合の各々の保持特性のシ
ミュレーション結果を図１３に示す。動作条件はプログ
ラム時の制御ゲート電圧Ｖp ＝２４Ｖ、プログラム時間
ｔp ＝１ｍｓｅｃ、消去時の制御ゲート電圧Ｖe ＝−１
７Ｖ、消去時間ｔe ＝１ｍｓｅｃである。このシミュレ
ーションの対象となるＥＥＰＲＯＭにおいては動作条件
がこれらの値に固定されるとする。ここで、しきい値電
圧変動の許容範囲に対応する浮動ゲート電圧の低下の許
容値を２Ｖとすると、この設定動作条件では所要の寿命
を満足する保持特性が得られないことが予測される。し
たがって、この様な場合には、この段階でその製品の製
造を中止判断することになる。この様な場合にも、本発
明によれば、製造中止の判断を、ＥＥＰＲＯＭ製造工程
の早い段階である、ＭＯＳＦＥＴの製造段階で下すこと
ができる。したがって、従来のように、製品の完成後に
判断を行う場合に比べ、工程数、コストを著しく節約す
ることが可能となる。
【００４７】要約すれば、本発明の基本的な過程は図１
４に示した通りである。まず、対象となるＥＥＰＲＯＭ
の構成要素であるＭＯＳＦＥＴと同じ条件で形成された
ＭＯＳデバイスの特性を測定する。測定結果から導出し
たパラメータを用い、ＥＥＰＲＯＭの動作シミュレーシ
ョンを行う。シミュレーション結果として、繰り返し後
の特性を操作が可能である条件の関数として求める。こ
れを用いて、繰り返し後において所要の特性が得られる
条件を求める。シミュレーションで得られた動作条件を
設定できる回路を、ＥＥＰＲＯＭの製造中から設計する
ことが可能である。また、シミュレーションで予測され
た寿命、動作条件が回路上の制約範囲内に入らなかった
場合には、この段階でその製品の製造を中止判断する。
このようにして設定された条件により、実際のＥＥＰＲ
ＯＭを動作させる。ここで初期劣化を起こす製品は、従
来技術にある方法で排除する。そこで残った製品は、所
要の値あるいは所要の許容範囲の特性／寿命を持つこと
が保証されたものとなる。
４に示した通りである。まず、対象となるＥＥＰＲＯＭ
の構成要素であるＭＯＳＦＥＴと同じ条件で形成された
ＭＯＳデバイスの特性を測定する。測定結果から導出し
たパラメータを用い、ＥＥＰＲＯＭの動作シミュレーシ
ョンを行う。シミュレーション結果として、繰り返し後
の特性を操作が可能である条件の関数として求める。こ
れを用いて、繰り返し後において所要の特性が得られる
条件を求める。シミュレーションで得られた動作条件を
設定できる回路を、ＥＥＰＲＯＭの製造中から設計する
ことが可能である。また、シミュレーションで予測され
た寿命、動作条件が回路上の制約範囲内に入らなかった
場合には、この段階でその製品の製造を中止判断する。
このようにして設定された条件により、実際のＥＥＰＲ
ＯＭを動作させる。ここで初期劣化を起こす製品は、従
来技術にある方法で排除する。そこで残った製品は、所
要の値あるいは所要の許容範囲の特性／寿命を持つこと
が保証されたものとなる。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
実際の不揮発性半導体記憶装置（例えば、ＥＥＰＲＯ
Ｍ）の製品を作ることなくして、（不揮発性半導体記憶
装置ＥＥＰＲＯＭ）の寿命を予測することができ、その
結果として要求される寿命を満足する動作条件を設定す
ることができるため、信頼性の保証された製品を提供す
ることができるという効果を持つ。さらに、本発明によ
れば、不揮発性半導体記憶装置（ＥＥＰＲＯＭ）製造工
程中の早い段階において不揮発性半導体記憶装置（ＥＥ
ＰＲＯＭ）作成プロセスの是非の判断ができること、ま
た、合格したロットの動作条件設定もこの段階でできる
ため、製造工数削減についても大きな効果がある。
実際の不揮発性半導体記憶装置（例えば、ＥＥＰＲＯ
Ｍ）の製品を作ることなくして、（不揮発性半導体記憶
装置ＥＥＰＲＯＭ）の寿命を予測することができ、その
結果として要求される寿命を満足する動作条件を設定す
ることができるため、信頼性の保証された製品を提供す
ることができるという効果を持つ。さらに、本発明によ
れば、不揮発性半導体記憶装置（ＥＥＰＲＯＭ）製造工
程中の早い段階において不揮発性半導体記憶装置（ＥＥ
ＰＲＯＭ）作成プロセスの是非の判断ができること、ま
た、合格したロットの動作条件設定もこの段階でできる
ため、製造工数削減についても大きな効果がある。
【図１】ＥＥＰＲＯＭの一部を構成するＭＯＳＦＥＴの
横断面図である。
横断面図である。
【図２】ＭＯＳデバイスにおいて一定の電流をトンネル
膜に流すのに必要なゲート電圧Ｖg の時間依存特性を示
す図である。
膜に流すのに必要なゲート電圧Ｖg の時間依存特性を示
す図である。
【図３】ＭＯＳデバイスにおいてＭＯＳ容量−ゲート電
圧特性を示す図である。
圧特性を示す図である。
【図４】ＭＯＳデバイスにおいてゲート電流−ゲート電
圧特性を示す図である。
圧特性を示す図である。
【図５】ＭＯＳＦＥＴにおいてドレイン電流−ゲート電
圧依存性を示す図である。
圧依存性を示す図である。
【図６】ＥＥＰＲＯＭのくり返し特性を示す図である。
【図７】ＥＥＰＲＯＭの保持特性を示す図である。
【図８】本発明におけるシミュレーションにより求めら
れたＥＥＰＲＯＭのプログラム特性を示す図である。
れたＥＥＰＲＯＭのプログラム特性を示す図である。
【図９】本発明におけるシミュレーションにより求めら
れたＥＥＰＲＯＭの消去特性を示す図である。
れたＥＥＰＲＯＭの消去特性を示す図である。
【図１０】本発明による実施例において、シミュレーシ
ョンにより求められたＥＥＰＲＯＭの繰り返し特性を示
す図である。
ョンにより求められたＥＥＰＲＯＭの繰り返し特性を示
す図である。
【図１１】本発明による実施例において、ＥＥＰＲＯＭ
の動作条件のうち消去時間を設定する方法を説明する図
である。
の動作条件のうち消去時間を設定する方法を説明する図
である。
【図１２】酸化膜中の電荷捕獲準位を介するリーク電流
の模式図である。
の模式図である。
【図１３】本発明による実施例において、シミュレーシ
ョンにより求められたＥＥＰＲＯＭの保持特性を示す図
である。
ョンにより求められたＥＥＰＲＯＭの保持特性を示す図
である。
【図１４】本発明による動作条件の設定を示すフローチ
ャートである。
ャートである。
【図１５】従来法を示すフローチャートである。
【図１６】ＥＥＰＲＯＭの横断面図である。
１０１ シリコン基板 １０２ ソース領域 １０３ ドレイン領域 １０４ チャネル領域 １０５ トンネル絶縁膜 １０６ 浮動ゲート １０７ 絶縁膜 １０８ 制御ゲート ２０１ シリコン基板 ２０２ ソース領域 ２０３ ドレイン領域 ２０４ チャネル領域 ２０５ ゲート絶縁膜 ２０６ ゲート電極
Claims (5)
- 【請求項１】 ＭＯＳＦＥＴ（金属−酸化膜−半導体電
界効果トランジスタ）を構成要素とする不揮発性半導体
記憶装置の動作条件の設定方法において、前記不揮発性
半導体記憶装置の製造完成前に該不揮発性半導体記憶装
置の動作シミュレーションを行い、動作シミュレーショ
ン結果を得る第１のステップと、該動作シミュレーショ
ン結果から、前記不揮発性半導体記憶装置の動作条件を
求める第２のステップを含むことを特徴とする不揮発性
半導体記憶装置の動作条件の設定方法。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置の動作条件の設定方法において、前記第１のステップ
は、前記不揮発性半導体記憶装置の製造完成前の前記Ｍ
ＯＳＦＥＴの製造の終了時に該不揮発性半導体記憶装置
の前記動作シミュレーションを行い、前記動作シミュレ
ーション結果を得るものであることを特徴とする不揮発
性半導体記憶装置の動作条件の設定方法。 - 【請求項３】 請求項２に記載の不揮発性半導体記憶装
置の動作条件の設定方法において、前記第１のステップ
は、前記不揮発性半導体記憶装置の製造完成前の前記Ｍ
ＯＳＦＥＴの製造の終了時に、該ＭＯＳＦＥＴの特性測
定から前記不揮発性半導体記憶装置の前記動作シミュレ
ーションに用いるパラメータを求めるステップと、該パ
ラメータを用いて前記不揮発性半導体記憶装置の前記動
作シミュレーションを実行し、前記動作シミュレーショ
ン結果を得る動作シミュレーション実行ステップとを含
むことを特徴とする不揮発性半導体記憶装置の動作条件
の設定方法。 - 【請求項４】 請求項３に記載の不揮発性半導体記憶装
置の動作条件の設定方法において、前記動作シミュレー
ション実行ステップは、前記動作シミュレーション結果
として、前記不揮発性半導体記憶装置の動作特性の劣化
に関する結果を得るものであり、前記第２のステップ
は、前記不揮発性半導体記憶装置の動作特性の劣化に関
する前記結果から、前記不揮発性半導体記憶装置の動作
条件を求めることを特徴とする不揮発性半導体記憶装置
の動作条件の設定方法。 - 【請求項５】 前記不揮発性半導体記憶装置がＥＥＰＲ
ＯＭ（電気的に消去可能なプログラマブル・リード・オ
ンリ・メモリ装置）である請求項１〜４に記載の不揮発
性半導体記憶装置の動作条件の設定方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312403A JP2720860B2 (ja) | 1995-11-30 | 1995-11-30 | 不揮発性半導体記憶装置の動作条件の設定方法 |
| KR1019960059224A KR100273625B1 (ko) | 1995-11-30 | 1996-11-29 | 비휘발성 반도체 메모리를 위한 동작 조건 결정 방법 |
| US08/753,786 US5886905A (en) | 1995-11-30 | 1996-12-02 | Method of determining operating conditions for a nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312403A JP2720860B2 (ja) | 1995-11-30 | 1995-11-30 | 不揮発性半導体記憶装置の動作条件の設定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153600A JPH09153600A (ja) | 1997-06-10 |
| JP2720860B2 true JP2720860B2 (ja) | 1998-03-04 |
Family
ID=18028823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7312403A Expired - Fee Related JP2720860B2 (ja) | 1995-11-30 | 1995-11-30 | 不揮発性半導体記憶装置の動作条件の設定方法 |
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| Country | Link |
|---|---|
| US (1) | US5886905A (ja) |
| JP (1) | JP2720860B2 (ja) |
| KR (1) | KR100273625B1 (ja) |
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|---|---|---|---|---|
| JP2000339977A (ja) * | 1999-05-28 | 2000-12-08 | Nec Corp | データ設定方法および装置、データ記憶装置、情報記憶媒体 |
| JP2001297955A (ja) * | 2000-04-14 | 2001-10-26 | Toshiba Corp | シミュレーション方法、シミュレータ及びシミュレーションプログラムを記録した記録媒体 |
| JP2003234420A (ja) * | 2002-02-06 | 2003-08-22 | Mitsubishi Electric Corp | シミュレーション方法 |
| US8549133B2 (en) * | 2002-03-11 | 2013-10-01 | Qwest Communications International Inc. | Systems and methods for tracking the reliability of communications networks |
| KR100456596B1 (ko) * | 2002-05-08 | 2004-11-09 | 삼성전자주식회사 | 부유트랩형 비휘발성 기억소자의 소거 방법 |
| KR101356425B1 (ko) * | 2007-09-20 | 2014-01-28 | 삼성전자주식회사 | 모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도추정 방법 |
| JP6104676B2 (ja) | 2013-04-01 | 2017-03-29 | 株式会社東芝 | メモリシステム、制御システムおよび寿命予測方法 |
| DE102014115885B4 (de) * | 2014-10-31 | 2018-03-08 | Infineon Technologies Ag | Funktionstüchtigkeitszustand von nicht-flüchtigem Speicher |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4635218A (en) * | 1983-05-09 | 1987-01-06 | Valid Logic Systems | Method for simulating system operation of static and dynamic circuit devices |
| US4862347A (en) * | 1986-04-22 | 1989-08-29 | International Business Machine Corporation | System for simulating memory arrays in a logic simulation machine |
| US5003507A (en) * | 1988-09-06 | 1991-03-26 | Simon Johnson | EPROM emulator for selectively simulating a variety of different paging EPROMs in a test circuit |
| US4963825A (en) * | 1989-12-21 | 1990-10-16 | Intel Corporation | Method of screening EPROM-related devices for endurance failure |
| JP2617026B2 (ja) * | 1989-12-22 | 1997-06-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 障害余裕性メモリ・システム |
| US5146460A (en) * | 1990-02-16 | 1992-09-08 | International Business Machines | Logic simulation using a hardware accelerator together with an automated error event isolation and trace facility |
| JPH04123269A (ja) * | 1990-09-14 | 1992-04-23 | Fujitsu Ltd | Ｐｌａのシミュレーション方式 |
| US5371748A (en) * | 1993-03-26 | 1994-12-06 | Vlsi Technology, Inc. | Technique and apparatus for testing an electrically programmable ROM embedded among other digital circuitry on an IC chip |
-
1995
- 1995-11-30 JP JP7312403A patent/JP2720860B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-29 KR KR1019960059224A patent/KR100273625B1/ko not_active IP Right Cessation
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| KR970029853A (ko) | 1997-06-26 |
| KR100273625B1 (ko) | 2001-01-15 |
| JPH09153600A (ja) | 1997-06-10 |
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