JP6104676B2 - メモリシステム、制御システムおよび寿命予測方法 - Google Patents

Description

本発明の実施形態は、メモリシステム、制御システムおよび寿命予測方法に関する。

従来、ＨＤＤ（ハードディスクドライブ）よりも軽量且つ高速でさらに低消費電力化が可能なメモリシステムとして、ＮＡＮＤフラッシュメモリを集積したフラッシュメモリドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）が存在する。このようなＳＳＤの動作モードには、ＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式またはＭＬＣ（Ｍｕｌｔｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式のアクセス信頼性モデルが使用されていた。しかしながら、ＳＬＣ方式のアクセスモード（以下、ＳＬＣモードという）とＭＬＣ方式のアクセスモード（以下、ＭＬＣモードという）とのモード間切り替え動作に関する信頼性モデルは未だ確立されていない。統一的な信頼性モデルを提供し、さらにこのモデルをＳＳＤシステムに組み込むためには、ＳＳＤにおけるＮＡＮＤチップの寿命を予測できる回路設計が必要となる。

特開平０９−１５３６００号公報 特開２００４−２３０４４号公報 特開２００９−２３８２７９号公報

以下の実施形態では、ＳＳＤにおけるＮＡＮＤチップの寿命を予測可能なメモリシステム、制御システムおよび寿命予測方法を提供することを目的とする。

実施形態にかかるメモリシステムは、記憶セルが２値または２値以上の多値の書き込みレベルを有する不揮発性メモリに対する書込／消去の動作時に前記不揮発性メモリの基板に流れた基板電流を検出し、検出された前記基板電流の積算値を所定の記録部に記録する基板電流積算部と、前記所定の記録部に記録された前記積算値に基づいて前記不揮発性メモリの残り寿命を予測する寿命予測部とを備える。

実施形態にかかる制御システムは、記憶セルが２値または２値以上の多値の書き込みレベルを有する不揮発性メモリを制御するための制御システムであって、前記不揮発性メモリに対する書込／消去の動作時に前記不揮発性メモリの基板に流れた基板電流を検出し、検出された前記基板電流の積算値を所定の記録部に記録する基板電流積算部と、前記所定の記録部に記録された前記積算値に基づいて前記不揮発性メモリの残り寿命を予測する寿命予測部とを備える。

実施形態にかかる寿命予測方法は、記憶セルが２値または２値以上の多値の書き込みレベルを有する不揮発性メモリの寿命予測方法であって、前記不揮発性メモリに対する書込／消去の動作時に前記不揮発性メモリの基板に流れた基板電流を検出し、検出された前記基板電流の積算値を所定の記録部に記録し、前記所定の記録部に記録された前記積算値に基づいて前記不揮発性メモリの残り寿命を予測することを含む。

図１は、実施形態にかかる不揮発メモリに対する書込・消去動作の一例を示す動作シーケンス。 図２は、実施形態にかかるＮＡＮＤフラッシュセルに対する書込・消去動作のサイクル回数と消去動作時に発生したパルスループ数との関係を示すグラフ。 図３は、実施形態にかかるＮＡＮＤフラッシュセルに対する書込・消去動作のサイクル回数と書込動作時に発生したパルスループ数との関係を示すグラフ。 図４は、実施形態にかかるＮＡＮＤフラッシュセルのトンネル膜に電子がトラップされるプロセスを説明するための図。 図５は、実施形態にかかる浮遊ゲートに印加するＦＮストレス電圧に応じてトンネル膜中に注入された電子量と発生したＳＩＬＣ値との関係を示す相関図。 図６は、実施形態にかかる浮遊ゲートに印且つするＦＮストレス電圧に応じてトンネル膜中に注入された正孔量と発生したＳＩＬＣ値との関係を示すユニバーサル相関図。 図７は、実施形態にかかるＮＡＮＤ型フラッシュメモリを含む不揮発メモリに対して書込・消去をする動作シーケンスに伴う正孔注入量の積算値を説明するための模式図。 図８は、実施形態にかかるＮＡＮＤ型フラッシュメモリを含む不揮発メモリに異なる動作モードで書込・消去をした際のトータル正孔注入量と書込・消去サイクル回数との関係を示す相関図。 図９は、実施形態にかかる不揮発メモリをＭＬＣモードからＳＬＣモードに切り替えて動作させたときの関係を示す図。 図１０は、実施形態にかかる不揮発メモリをＳＬＣモードからＭＬＣモードに切り替えて動作させたときの関係を示す図。 図１１は、実施形態にかかる寿命予測システムを備えたメモリシステムの概略構成を示す模式図。 図１２は、実施形態にかかる他の寿命予測システムを備えたメモリシステムの概略構成を示す模式図。 図１３は、実施形態にかかるさらに他の寿命予測システムを備えたメモリシステムの概略構成を示す模式図である。 図１４は、実施形態にかかるメモリシステムを備えたＳＳＤの概略構成を示す模式図。 図１５は、実施形態にかかる不揮発メモリに対して書込・消去動作しながら素子劣化をモニタして残り寿命を予測する寿命予測シスレムの動作フローを示す概念図。

以下、添付図面を参照しながら、例示する実施形態にかかるメモリシステム、制御システムおよび寿命予測方法を詳細に説明する。

以下の実施形態では、ＳＳＤシステムに、Ｌｉｆｅ Ｍｏｎｉｔｏｒ Ｓｙｓｔｅｍ（ＬＭＳ）を導入することを例示する。ＬＭＳを導入することで、ＳＬＣモードおよびＭＬＣモード（第１モードおよび第２モード。ただし、順不同）の各動作モード、および、両モードを混用するミックス動作モードでの、書込・消去（以下、Ｗ／Ｅともいう）サイクルの残り寿命を予測することが可能となる。

ＬＭＳとしては、たとえばＡｎｏｄｅ Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ（ＡＨＩ）モデルを利用することができる。ＡＨＩモデルでは、異なる動作モードで毎回の書込・消去動作に伴う基板電流を積算することで、累計の正孔注入量（Ｑｈ値）を計算する。計算したＱｈ値は、不揮発メモリ等に記録して管理され、各ブロックの動作モードに応じた残り寿命の予測に使用される。

以下の実施形態では、ＳＬＣモード、ＭＬＣモード、または、ＳＬＣモードとＭＬＣモードとのミックス動作モードで書込・消去する際、１階の書込／消去でトンネル膜中に注入された正孔注入量（Ｑｈ_ＷＥ値）をモニタする。さらに、累計の正孔注入量（Ｑｈ値）と、各モードでの臨界の正孔注入量（Ｑｈ_ｂｄ値）とを比較（Ｑｈ_ｂｄ−Ｑｈ_ＷＥ）して、各動作モードでの残り寿命（Ｗ／Ｅサイクル回数）を予測する。なお、臨界の正孔注入値（Ｑｈ_ｂｄ値）とは、書込・消去ができなくなるまでの正孔注入量の累計値である。この臨界正孔注入値（Ｑｈ_ｂｄ値）は、あらかじめシミュレーションや実験等に基づき決定されていてもよい。

つづいて、本実施形態にかかるメモリシステム、制御システムおよび寿命予測方法について、図面を参照しながら説明する。なお、以下の説明では、メモリシステムとして、ＳＳＤシステムを用いる。このＳＳＤシステムでは、記憶領域であるＮＡＮＤチップが複数のブロックに分割されているものとする。以下で例示する実施形態では、各ブロックの基板電流を個々に積算することで、ブロックごとに異なる動作モードでの寿命（書込・消去できるサイクル回数）を予測する。

ここで、ＮＡＮＤチップに組み込まれたＮＡＮＤフラッシュセルの寿命予測メカニズムについて、図面を参照しながら説明する。図１は、不揮発メモリに対する書込・消去動作の一例を示す動作シーケンスである。図１において、ＮＡＮＤフラッシュセルにデータを書き込む、または、データを消去する動作は、一定のスタート電圧（Ｖ_{ｓｔａｒｔ}）とステップ電圧（ΔＶＰＧＭまたはΔＶＥＲＡ）とを組み合わせたパルスストレスを複数回印加する動作シーケンスとなる。なお、ΔＶＰＧＭは、書込時のステップ電圧であり、ΔＶＥＲＡは、消去時のステップ電圧である。また、各パルスの間には、書込状態を確認するためのＶｅｒｉｆｙ（ｒｅａｄ）が行われる。

ここで、ＮＡＮＤフラッシュ世代と比較して、スタート電圧Ｖ_{ｓｔａｒｔ}、ステップ電圧ΔＶＰＧＭまたはΔＶＥＲＡ、パルス時間（Ｔ_{ｐｕｌｓｅ}）およびパルス回数（Ｌｏｏｐ数＝Ｎ）が異なっている。また、同じ世代であっても、製品によっては異なる動作モード（例えばＳＬＣ・ＭＬＣ・ＴＬＣモード）の動作シーケンスパラメータが異なっている場合がある。

図２は、ＮＡＮＤフラッシュセルに対する書込・消去動作のサイクル回数（Ｗ／Ｅ ｃｙｃｌｉｎｇ）と消去動作時に発生したパルスループ数（Ｅｒａｓｅ Ｌｏｏｐｓ）との関係を示すグラフである。図３は、ＮＡＮＤフラッシュセルに対する書込・消去動作のサイクル回数と書込動作時に発生したパルスループ数（Ｐｒｏｇｒａｍ Ｌｏｏｐｓ）との関係を示すグラフである。

ＮＡＮＤフラッシュセルに対して書込・消去動作を繰り返すことで、図２に示すように、ＮＡＮＤフラッシュセルの消去動作時に必要なパルスループ数（Ｅｒａｓｅ Ｌｏｏｐｓ）が増加する一方、図３に示すように、ＮＡＮＤフラッシュセルの書込動作時に必要なパルスループ数（Ｐｒｏｇｒａｍ Ｌｏｏｐｓ）は減少する。これは、書込・消去動作のサイクル回数（Ｗ／Ｅ ｃｙｃｌｉｎｇ）に応じてＮＡＮＤフラッシュセルのトンネル膜中に電子欠陥が発生した結果、ＮＡＮＤフラッシュセルの消去が困難になる一方で、書込は簡易になることを示している。なお、これは、ＳＬＣモードとＭＬＣモードとで同様な傾向となる。

図４は、ＮＡＮＤフラッシュセルのトンネル膜に電子がトラップされるプロセスを説明するための図である。図４では、ＮＡＮＤフラッシュセルの基板（Ｓｕｂ）とトンネル膜（Ｔｕｎｎｅｌ）と浮遊ゲート（ＦＧ：Ｆｌｏａｔ Ｇａｔｅ）とのバンド構造を用いて説明する。また、図４では、浮遊ゲートＦＧ側に正極性のストレス電圧Ｅｃを印加して書き込みする場合を例示する。

図４に示すように、まず、浮遊ゲート（ＦＧ）側に正のファウラー・ノードハイム（ＦＮ）ストレス電圧を印加する。すると、浮遊ゲート（ＦＧ）側のバンドが低くなり、基板（Ｓｕｂ）側から浮遊ゲート（ＦＧ）に電子が注入する（Ｓ１）。これにより、浮遊ゲート（ＦＧ）への書込が行われる。その際、ＦＮトンネリングによりトンネル膜（Ｔｕｎｎｅｌ）に注入した電子は高いエネルギーを有するので、浮遊ゲート（ＦＧ）側にインパクトイオン化による正孔が生成される（Ｓ２）。生成された正孔は、ホット正孔と呼ばれ、トンネル効果によって浮遊ゲート（ＦＧ）から基板（Ｓｕｂ）側へ移動する（Ｓ３）。その際、一部の正孔がトンネル膜（Ｔｕｎｎｅｌ）中にトラップされ、トンネル膜（Ｔｕｎｎｅｌ）中に正孔捕獲による電子トラップが生成される（Ｓ４）。この電子トラップは、書込動作時の電子をトラップする（Ｓ５）。その結果、トンネル膜（Ｔｕｎｎｅｌ）に電子が溜まった状態となる。

正孔捕獲によって生成された電子トラップは、電子欠陥と考えられる。その場合、ＮＡＮＤフラッシュセルの劣化は、動作シーケンスに依存せず、インパクトイオン化によるトンネル膜（Ｔｕｎｎｅｌ）中への正孔注入量（Ｑｈ）によって決まる。トンネル膜（Ｔｕｎｎｅｌ）中の電子欠陥が書込・消去動作のサイクル回数に応じて徐々に増加すると、ＮＡＮＤフラッシュセルにある程度のデータが書き込まれた状態となるため、ＮＡＮＤフラッシュセルの消去が困難になる一方で、書込は簡易になる。

図５は、浮遊ゲートに印加するＦＮストレス電圧に応じてトンネル膜中に注入された電子量（以下、注入電子量（Ｑｅ値）という）と発生したＳＩＬＣ（Ｓｔｒｅｓｓ−Ｉｎｄｕｃｅｄ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ）値との関係を示す相関図である。図５の注入電子量（Ｑｅ値）は、厚い酸化膜（トンネル膜と同等）を有するトランジスタを用い、ゲート側に６．５Ｖから７．２Ｖまでの異なるゲートストレス電圧を印加し、その際のストレス時間とゲートリーク電流密度（Ｊｇ）とから以下の式（１）を用いることで求めた。

式（１）において、Ｔｎはゲートストレス電圧を印加したトータル時間であり、Ｔｓｔは積算用のストレス時間パラメータである。なお、ＳＩＬＣ値とは、一定バイアスを印加した際のストレス印加前後でのゲートリーク電流の増大量（ＳＩＬＣ＝Ｊｇ＿ｉｎｉｔｉａｌ−Ｊｇ＿ｓｔｒｅｓｓｅｄ）と定義することができる。

図５に示すように、異なるゲートストレス電圧に伴うＳＩＬＣ値は、注入電子量（Ｑｅ値）が大きくなるに連れて大きくなるものの、ゲートストレス電圧に依存しても大きくなるため、注入電子量（Ｑｅ値）だけでは決定できないことが分かる。

また、図６は、浮遊ゲートに印且つするＦＮストレス電圧に応じてトンネル膜中に注入された正孔量（注入正孔量（Ｑｈ値））と発生したＳＩＬＣ値との関係を示すユニバーサル相関図である。図６の注入正孔量（Ｑｈ値）は、厚い酸化膜（トンネル膜と同等）を有するトランジスタを用い、ゲート側に６．５Ｖから７．２Ｖまでの異なるストレス電圧を印加し、その際のストレス時間と基板に流れた電流密度（Ｊｓｕｂ）とから以下の式（２）を用いることで求めた。

図６に示すように、異なるゲートストレス電圧に伴うＳＩＬＣ値は、注入正孔量（Ｑｈ値）が大きくなるに連れて大きくなるものの、その曲線はゲートストレス電圧に略依存せず、実質的に１つのユニバーサル線に乗っている。このことから、正孔注入量（Ｑｈ値）を用いた方が、トンネル膜の劣化の程度（たとえばトンネル膜に生成された電子欠陥の量）をより正確に特定することが可能であることがわかる。

図７は、ＮＡＮＤ型フラッシュメモリを含む不揮発メモリに対して書込・消去をする動作シーケンスに伴う正孔注入量の積算値（以下、トータル正孔注入量（Ｑｈ，ｔｏｔａｌ）という）を説明するための模式図である。図７において、ヒストグラムはストレス電圧パルスを示し、実線はトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）を示す。

図７において、ＮＡＮＤ型フラッシュメモリに書込・消去のためのストレス電圧パルスの印加することによって発生したトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）は、以下の式（３）を用いて計算することができる。

式（３）において、（Ｖ_{ｐｒｇ，ｎ}）は書込動作におけるｎ番目（ｎは正の整数）のパルスのストレス電圧値であり、（Ｖ_{ｅｒａｓｅ，ｎ}）は消去動作におけるｎ番目のパルスのストレス電圧値である。なお、式（３）では、各パルスのパルス時間Ｔ_{ｐｕｌｓｅ}が一定であると仮定しているが、パルスごとにパルス時間が異なる場合は、以下の式（４）を用いて算出することができる。なお、以下の式（４）において、Ｑ_{ｈ，ｔｏｔａｌ}は前記不揮発メモリに対して書込／消去をする動作シーケンスに伴う正孔注入量の積算値であり、ｎは正の整数であり、Ｊ_ｓｕｂは基板に流れた電流密度であり、Ｔ_ｓｔは積算用のストレス時間パラメータであり、Ｔ_{ｐｒｇ，ｎ}は書込動作におけるｎ番目のパルスのストレス時間であり、Ｖ_{ｐｒｇ，ｎ}は書込動作におけるｎ番目のパルスのストレス電圧値であり、Ｔ_{ｅｒａｓｅ，ｎ}は消去動作におけるｎ番目のパルスのストレス時間であり、Ｖ_{ｅｒａｓｅ，ｎ}は消去動作におけるｎ番目のパルスのストレス電圧値である。

図８は、ＮＡＮＤ型フラッシュメモリを含む不揮発メモリに異なる動作モードで書込・消去をした際のトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）と書込・消去サイクル回数との関係を示す相関図である。

図８に示すように、異なる動作モードでは、トータル正孔注入量（Ｑｈ，ｔｏｔａｌ）が異なる。たとえば、あるＷ／Ｅサイクル回数まで多値モード（ＭＬＣモード）で書込・消去を行った場合に発生したトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）の方が、２値モード（ＳＬＣモード）で書込・消去を行った場合に発生したトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）よりも大きい。ただし、設計によっては、多値モードより２値モードで書込・消去を行った場合の方が大きなトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）が発生する場合もある。

また、動作モードごとに書込・消去結果に対するマージンが異なる。そのため、動作モードごとに寿命も異なる。たとえばＭＬＣモードは、ＳＬＣモードと比較して各値の閾値電圧分布が狭いため、書込・消去時の動作シーケンスが複雑化する。その結果、ＭＬＣモードでの正孔注入量（Ｑｈ値）とＳＬＣモードでの正孔注入量（Ｑｈ値）とに差が生じるため、通常では、ＭＬＣモードでの寿命の方が短くなる。

そのため、同じ正孔注入量（Ｑｈ，ｔｏｔａｌ）からの残り寿命（Ｗ／Ｅサイクル回数）は、ＳＬＣモードで動作した場合の方が、ＭＬＣモードで動作した場合よりも長くなる。たとえばＭＬＣモードのみで書込・消去した場合の寿命（Ｑｈ，ＭＬＣ）が２０００回（２ｋ）であるのに対し（点Ｐ５）、ＳＬＣモードのみで書込・消去した場合の寿命（Ｑｈ，ＳＬＣ）は１００００回（１０ｋ）となり得る（点Ｐ３）。

図８において、多値モードでの寿命（Ｑｈ，ＭＬＣ）は、２値モードでの寿命（Ｑｈ，ＳＬＣ）よりも少ないことを示した。ここで、最初から最後まで同じ動作モードで動作するのであれば、スタート電圧Ｖ_{ｓｔａｒｔ}などのパラメータを調整することによって、それぞれの動作モードで寿命（Ｑｈ，ｂｄ）を一定にすることが可能である。しかしながら、異なる動作モードを混用するミックス動作モードの場合、一定のＷ／Ｅサイクル回数までのトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）が一定になるとは限らない。

図９および図１０は、それぞれ、ＮＡＮＤ型フラッシュメモリを含む不揮発メモリをミックス動作モードで動作させたときのＷ／Ｅサイクル回数と正孔注入残量（残りＱｈ値）との関係を示す図である。なお、図９は、不揮発メモリをＭＬＣモードからＳＬＣモードに切り替えて動作させたときの関係を示し（動作モードＡ）、図１０は、不揮発メモリをＳＬＣモードからＭＬＣモードに切り替えて動作させたときの関係を示す（動作モードＢ）。また、図９の点Ｐ２、Ｐ３およびＰ４は、図８の点Ｐ２、Ｐ３およびＰ４と対応する。同様に、図１０の点Ｐ１、Ｐ２、Ｐ４およびＰ５は、図８の点Ｐ１、Ｐ２、Ｐ４およびＰ５と対応する。

動作モードＡは、たとえば不揮発メモリを搭載したデバイスに組み込まれたアプリケーションがメモリ容量を優先させている場合などに有効な動作モードである。図９および図８に示すように、動作モードＡでは、まず、多値モードで書込・消去動作を行い、その後、トータル正孔注入量（Ｑｈ，ｔｏｔａｌ）が多値モードでの寿命（Ｑｈ，ＭＬＣ）となると（点Ｐ５）、多値モードでの寿命（Ｑｈ，ＭＬＣ）と対応するＳＬＣモードでのトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）から（点Ｐ２）、２値モードでの寿命（Ｑｈ，ＳＬＣ）となるまで（点Ｐ３）、２値モードで書込・消去動作を行う。このように、多値モードでの寿命（Ｑｈ，ＭＬＣ）が尽きたとしても２値モードでの寿命（Ｑｈ，ＳＬＣ）までには未だ余裕があるため、動作モードを２値モードに切り替えることで、不揮発メモリを物理メモリとして継続して使用することができる。なお、多値モードでの寿命（Ｑｈ，ＭＬＣ）に達した後の２値モードでの正孔注入残量（残りＱｈ値）は、たとえば以下の式（５）で予測することができる。

一方、動作モードＢは、たとえばアプリケーションが動作速度などの性能を優先させている場合などに有効な動作モードである。図１０および図８に示すように、動作モードＢでは、まず、２値モードで書込・消去動作を行い、その後、たとえばメモリ容量が不足したことなどをトリガとして、動作モードを多値モードに切り替える（点Ｐ１→Ｐ４）。その後、トータル正孔注入量（Ｑｈ，ｔｏｔａｌ）が多値モードでの寿命（Ｑｈ，ＭＬＣ）となると（点Ｐ５）、動作モードを２値モードに切り替え（点Ｐ２）、２値モードでの寿命（Ｑｈ，ＳＬＣ）となるまで（点Ｐ３）、２値モードで書込・消去動作を行う。なお、２値モードから多値モードへ切り替えた際の多値モードでの正孔注入残量（残りＱｈ値）は、たとえば以下の式（６）で予測することができる。

ここで、多値モードでの寿命（Ｑｈ，ＭＬＣ）は、２値モードでの寿命（Ｑｈ，ＳＬＣ）よりも低いので、多値モードでの寿命に達する前に２値モードから多値モードへ動作モードを切り替えるためには、２値モードでの書込・消去動作に伴う正孔注入量（Ｑｈ，ＳＬＣ（Ｎ_ＷＥ））を多値モードでの寿命（Ｑｈ，ＭＬＣ）以下に抑える必要がある。

なお、ここではトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）と各動作モードでの寿命とを比較して正孔注入残量（残りＱｈ値）を算出したが、これに限られるものではない。たとえばそれぞれの動作モードでの寿命を予めＷ／Ｅサイクル回数の上限値として設定しておき、これと現在までのＷ／Ｅサイクル回数とを比較して各モードでの残り寿命（Ｗ／Ｅサイクル回数）を予測してもよい。

図１１は、本実施形態にかかる寿命予測システムを備えたメモリシステムの概略構成を示す模式図である。図１１に示すように、メモリシステム１００は、複数の物理ブロック１０１ａ〜１０１ｎと、コントロール部１１０と、Ｑｈ値記録用メモリ１２１と、比較回路１２２とを備えている。コントロール部１１０、Ｑｈ値記録用メモリ１２１および比較回路１２２は、寿命予測システムを構成する。複数の物理ブロック１０１ａ〜１０１ｎは、互いに物理的に分離されている。

各物理ブロック１０１ａ〜１０１ｎは、複数のＮＡＮＤフラッシュセルが２次元アレイされた構成を備える。コントロール部１１０は、各物理ブロック１０１ａ〜１０１ｎに対応する増幅部１１１ａ〜１１１ｎと、ＡＤ変換回路１１２と、基板電流積算回路１１３とを備える。各増幅部１１１ａ〜１１１ｎは、増幅器Ａ_１と抵抗Ｒ_１とを備える。増幅器Ａ_１の非反転入力端子（＋）は接地され、反転入力端子（−）は対応する物理ブロック１０１ａ〜１０１ｎの基板に電気的に接続される。抵抗Ｒ_１は、増幅器Ａ_１の出力端子と反転入力端子（−）との間に並列に接続される。

各物理ブロック１０１ａ〜１０１ｎの基板電流Ｉ_ｓｕｂは、増幅部１１１ａ〜１１１ｎを経由してＡＤ変換回路１１２に入力される。ＡＤ変換回路１１２は、増幅された基板電流の電流値（Ｑｈ値）をアナログ値からデジタル値に変換する。基板電流積算回路１１３は、デジタル化されたＱｈ値を、Ｑｈ値記録用メモリ１２１に記録する。Ｑｈ値記録用メモリは、物理ブロック１０１ａ〜１０１ｎの数に対応する数のワードラインを有するメモリであり、各物理ブロック１０１ａ〜１０１ｎのトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）を管理する。ただし、Ｑｈ値記録用メモリ１２１の代わりに、いずれかの物理ブロック１０１ａ〜１０１ｎの一部（たとえばダミーブロック）に各物理ブロック１０１ａ〜１０１ｎのトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）が記録されてもよい。

比較回路１２２には、たとえば予め動作モードごとの寿命（Ｑｈ，ＳＬＣ）（Ｑｈ，ＭＬＣ）等が設定されている。比較回路１２２は、各物理ブロック１０１ａ〜１０１ｎの素子状態（劣化状態）を判定する場合や残り寿命を予測する場合、Ｑｈ値記録用メモリ１２１から読み出した物理ブロック１０１ａ〜１０１ｎのトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）と、動作モードごとの寿命（Ｑｈ，ＳＬＣ）、（Ｑｈ，ＭＬＣ）等とを比較し、その比較結果（素子状態判定結果、寿命予測結果）をたとえば動作モードを決定する上位装置（コントローラＬＳＩ等）へ出力する。

また、図１２は、本実施形態にかかる他の寿命予測システムを備えたメモリシステムの概略構成を示す模式図である。なお、図１２において、図１１と同様の構成については、同一の符号を付し、重複する説明を省略する。

図１２に示すメモリシステム２００の寿命予測システムは、ＮＡＮＤ型フラッシュメモリを含む不揮発メモリにおける各物理ブロック２０１ａ〜２０１ｎに追加したモニタキャパシタアレイ２０２の基板電流を積算することで各物理ブロック２０１ａ〜２０１ｎの残り寿命を予測する。

図１２に示すように、各物理ブロック２０１ａ〜２０１ｎには、ワードラインに対応する数のモニタキャパシタＣ０，Ｃ１，Ｃ２，…が並列に接続されたモニタキャパシタアレイ２０２が追加で埋め込まれている。各物理ブロック２０１ａ〜２０１ｎへの書込・消去動作の際には、モニタキャパシタアレイ２０２にも浮遊ゲート（ＦＧ）と同じストレス電圧が同時に印加される。そのため、図１１に示す構造と同様に、モニタキャパシタアレイ２０２の基板電流を増幅器１１１ａ〜１１１ｎを経由してＡＤ変換回路１１２に入力し、ＡＤ変換回路１１２でデジタル化されたＱｈ値を基板電流積算回路１１３からＱｈ値記録用メモリ１２１に記録する。また、比較回路１２２において予め設定された動作モードごとの寿命とＱｈ値記録用メモリ１２１に記録されたトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）とを比較し、その比較結果が、各物理ブロック２０１ａ〜２０１ｎの素子状態判定結果または寿命予測結果として、たとえば上位装置（コントローラＬＳＩ等）へ出力される。

図１２において、モニタキャパシタＣ０，Ｃ１，Ｃ２，…は、物理ブロック２０１ａ〜２０１ｎとは別に独立してＮＡＮＤ周辺回路に追加されてもよいし、各物理ブロック２０１ａ〜２０１ｎの各ワードラインＷＬに追加のビットとして接続されてもよい。これらは、製造プロセスを考慮した最適化設計のもとで埋め込まれればよい。各物理ブロック２０１ａ〜２０１ｎの各ワードラインＷＬに追加のビットとして埋め込んだ場合、追加されたモニタキャパシタＣ０，Ｃ１，Ｃ２，…を結ぶビットラインは、モニタビットラインＢＬｍとなる。実動作する際には、モニタビットラインＢＬｍを接地し、実ワードラインＷＬのセルに書込・消去しながらモニタビットラインＢＬｍのモニタキャパシタＣ０，Ｃ１，Ｃ２，…から正孔注入量（Ｑｈ値）を抽出すればよい。

ここで、上述において図６を用いて説明したように、ＳＩＬＣ値と正孔注入量（Ｑｈ値）とはユニバーサル的に相関している。したがって、基板電流の代わりに、ＳＩＬＣ値を用いることでも、素子劣化程度と残り寿命とを予測することができる。たとえば、図１２において、モニタキャパシタＣ０，Ｃ１，Ｃ２，…の形成部分に流れる基板電流の代わりに、ＳＩＬＣ値をモニタし、これを正孔注入量（Ｑｈ値）に換算することで、残り寿命を予測することが可能である。なお、ＳＩＬＣ値は、リード電圧とワードラインＷＬに低電圧（例えば読み出し用のリード電圧）で測定できるため、ワードラインＷＬのセルへの影響を防止することができる。

図１３は、本実施形態にかかるさらに他の寿命予測システムを備えたメモリシステムの概略構成を示す模式図である。図１３に示す予測システムは、ＮＡＮＤ型フラッシュメモリを含む不揮発メモリに対する書込・消去するサイクル回数をモニタしながら各物理ブロックの寿命を予測する。

図１３に示すメモリシステム３００では、図８に示した各動作モードでのＱｈ値とＷ／Ｅサイクル回数との相関関係を利用することで、各物理ブロック１０１ａ〜１０１ｎに書込・消去動作するＷ／Ｅサイクル回数Ｎ_ＷＥをカウント回路３３１でカウントしてそのカウント値をカウンタメモリ３２１に記録し、記録されているＷ／Ｅサイクル回数Ｎ_ＷＥをＱｈ値に換算して比較回路１２２で比較することで、コントローラＬＳＩ３３０において各動作モードでの残り寿命またはミックス動作モードでの動作モード切替以後の残り寿命を予測する。ここで、書込・消去するサイクル回数Ｎ_ＷＥをカウントするカウント回路３３１としては、例えばＤフリップフロップ（ＤＦＦ）回路を用いることができる。

図１４は、たとえば図１１に示すメモリシステムを備えたＳＳＤの概略構成を示す模式図である。なお、図１４では、図１１に示す物理ブロック（ＮＡＮＤチップ）１０１ａ〜１０１ｎを区別せずに、ＮＡＮＤ部１０１として説明する。また、図１４では、Ｑｈ値記録用メモリ１２１の代わりに、ＮＡＮＤ部１０１内の専用ブロック（Ｑｈ情報保持部１０２）に、トータル正孔注入量（Ｑｈ，ｔｏｔａｌ）を記録する。

図１４に示すように、ＳＳＤ４００は、ＮＡＮＤ部１０１の他、制御部４１０と、入力部４２０とを備える。制御部４１０は、たとえば図１３におけるコントローラＬＳＩ３３０に相当するものであり、これを図１１に示すメモリシステム１００用に変更したものである。

図１４に示すＳＳＤ４００では、正孔注入量（Ｑｈ値）がＮＡＮＤ部１０１の専用ブロックであるＱｈ情報保持部１０２に記録される。図１１における基板電流積算回路１１３、ＡＤ変換回路１１２および比較回路１２２は、制御部４１０内に集積される。また、図１２に示すメモリシステム２００のように、モニタキャパシタアレイ２０２を搭載した場合は、このモニタキャパシタアレイ２０２をＮＡＮＤ部１０１内に集積してもよい。

ここで、モニタキャパシタＣ０，Ｃ１，Ｃ２，…のＳＩＬＣ値をモニタするよりＮＡＮＤ部１０１の残り寿命を予測する方法であるとすると、たとえば図１１または図１２に示すＱｈ値記録用メモリ１２１、基板電流積算回路１１３およびＡＤ変換回路１１２を省略することができる。その場合、モニタキャパシタＣ０，Ｃ１，Ｃ２，…に一定のバイアス電圧を印加した際のＳＩＬＣ値を読み出し、これと予め設定された動作モードごとの寿命（Ｑｈ，ＳＬＣ）、（Ｑｈ，ＭＬＣ）とを比較回路１２２で比較すればよい。

なお、Ｗ／Ｅサイクル回数をモニタする場合では、Ｗ／Ｅサイクル回数は、ＮＡＮＤ部１０１の専用ブロック（Ｑｈ情報保持部１０２に相当）に保存してもよいし、または、論理アドレス・ＮＡＮＤ物理ブロックアドレス変換テーブル中に保持してもよい。

図１５は、不揮発メモリに対して書込・消去動作しながら素子劣化をモニタして残り寿命を予測する寿命予測シスレムの動作フローを示す概念図である。なお、図１５では、図１４の制御部４１０の動作に着目する。

図１５において、制御部４１０には、各動作モードでの残り寿命（例えば（Ｑｈ，ＳＬＣ）および（Ｑｈ，ＭＬＣ））が予め設定される。実Ｗ／Ｅサイクル動作（書込・消去動作）する際には、制御部４１０から書込・消去するＷ／Ｅコマンドを出す（Ｓ１０１）。対象ブロックに対する書込・消去動作が実行される（Ｓ１０２）。書込・消去動作の結果は検証され（Ｓ１０３）、書込・消去結果に対する許容範囲に含まれていれば（ＯＫ）、次の動作へ移行する（Ｓ１０４）。一方、Ｓ１０３の検証の結果、書込・消去結果に対する許容範囲から外れている場合（ＦＡＩＬ）、制御部４１０は、再度、Ｓ１０１からやり直す。

また、対象ブロックに対する書込・消去動作時には、動作シーケンスの情報（例えばパルス回数、パルス時間、パルスバイアスなど）を記録するとともに、対象ブロックにおいて書込・消去動作時に発生した基板電流をモニタし（Ｓ１０５）、検出された基板電流から積算したトータル正孔注入量（Ｑｈ、ｔｏｔａｌ）（Ｗ／Ｅサイクル回数でも良い）を算出して、この値をＱｈ情報保持部１０２に記録する（Ｓ１０６）。

つぎに、Ｑｈ情報保持部１０２に記録されたトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）（Ｗ／Ｅサイクル回数でも良い）と、予め設定されている動作モードごとの寿命（Ｑｈ，ＳＬＣ）および（Ｑｈ，ＭＬＣ）とを比較することで、残り寿命を予測する（Ｓ１０７）。つづいて、予測された残り寿命に基づき自動判定を行うか（Ｓ１０８）、あるいは、予測された残り寿命をユーザに提示し、これに対するユーザの指示を受け付けることで（Ｓ１０９）、制御部４１０が動作モードを調整する。

ここで、素子劣化のモニタリングでは、記録されているトータル正孔注入量（Ｑｈ，ｔｏｔａｌ）、Ｗ／Ｅサイクル回数、または、ＳＩＬＣ値を読み出して判断することになるが、モニタリングのタイミングは、たとえば予め設定しておいた動作モードごとの寿命に対して読み出した値が所定の割合（たとえば８割）を超えた以降、一定間隔のタイミングとすることができる。たとえば、ＭＬＣモードの設定寿命を３０００回サイクルと仮定した場合、その８割である２４００回サイクルに達した以降からは、１００回サイクル間隔で素子劣化をモニタモニタリングすることで、素子劣化状態を判定して残り寿命を予測するように構成してもよい。

まだ、ＳＬＣモードとＭＬＣモードとを混用するミックス動作モードでは、たとえば、まずはＳＬＣモードで書込・消去動作を行い、その後、メモリ容量が徐々に減って、残りメモリ容量が２割未満になった以降は、動作モードをＭＬＣモードに切り替えるように構成することもできる。その場合、動作モードを切り替える時点で、素子の劣化状態を判断して、切替後の動作モードでの残り寿命（書込・消去回数）を計算してもよい。

また、単一動作モードあるいはミックス動作モードでの残り寿命を予測した後、ユーザ指示（Ｓ１０９）がない場合は、自動判定（Ｓ１０８）を行うことで、記録したデータが破壊されないようにデータを操作するか、または、動作モードを調整してもよい。たとえば、ＳＬＣモードでの残りメモリ容量が１割未満となった場合には、それ以降の動作モードをＭＬＣモードに自動的に切り替えてもよいし、あるいは、記録されているデータを他のメモリシステムへコピーするように動作してもよい。

上記実施形態およびその変形例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施形態が可能であることは上記記載から自明である。例えば実施形態に対して適宜例示した変形例は、他の実施形態と組み合わせることも可能であることは言うまでもない。

１００，２００，３００…メモリシステム、１０１，１０１ａ〜１０１ｎ，２０１ａ〜２０１ｎ…物理ブロック、１０２…Ｑｈ情報保持部、１１０，２１０…コントロール部、１１１ａ〜１１１ｎ…増幅部、１１２…ＡＤ変換回路、１１３…基板電流積算回路、１２１…Ｑｈ値記録用メモリ、１２２…比較回路、３２１…カウンタメモリ、３３０…コントローラＬＳＩ、３３１…カウント回路、４００…ＳＳＤ、４１０…制御部、４２０…入力部

Claims (12)

1. 記憶セルが２値または２値以上の多値の書き込みレベルを有する不揮発性メモリに対する書込／消去の動作時に前記不揮発性メモリの基板に流れた基板電流を検出し、検出された前記基板電流の積算値を所定の記録部に記録する基板電流積算部と、
   前記所定の記録部に記録された前記積算値に基づいて前記不揮発性メモリの残り寿命を予測する寿命予測部と
   を備えるメモリシステム。
2. 前記積算値は前記不揮発メモリに対して書込／消去をする動作シーケンスに伴う正孔注入量の積算値であり、前記積算値をＱ _{ｈ，ｔｏｔａｌ} とし、ｎを正の整数とし、Ｊ_ｓｕｂを基板に流れた電流密度とし、Ｔ_ｓｔを積算用のストレス時間パラメータとし、Ｔ_{ｐｒｇ，ｎ}を書込動作におけるｎ番目のパルスのストレス時間とし、Ｖ_{ｐｒｇ，ｎ}を書込動作におけるｎ番目のパルスのストレス電圧値とし、Ｔ_{ｅｒａｓｅ，ｎ}を消去動作におけるｎ番目のパルスのストレス時間とし、Ｖ_{ｅｒａｓｅ，ｎ}を消去動作におけるｎ番目のパルスのストレス電圧値とした場合、前記積算値Ｑ _{ｈ，ｔｏｔａｌ} は、以下の式で表される請求項１に記載のメモリシステム。
   
3. 前記不揮発性メモリに対する動作モードを２値の書込を行う第１モードと２値よりも大きい多値の書込を行う第２モードとのいずれかに切り替える制御部をさらに備え、
   前記寿命予測部は、前記不揮発性メモリに対する書込／消去の動作ごとに前記所定の記録部に記録された前記積算値に基づいて前記不揮発性メモリの残り寿命を予測するとともに、前記制御部が前記動作モードを前記第１モードと前記第２モードとのうちのいずれか一方の動作モードから他方の動作モードに切り替える際に、切替後の前記他方の動作モードでの前記不揮発性メモリの残り寿命を前記所定の記録部に記録された前記積算値に基づいて予測する、
   請求項１に記載のメモリシステム。
4. 前記不揮発性メモリは、互いに物理的に分離された複数のブロックを含み、
   前記基板電流積算部は、前記ブロックごとに当該ブロックが形成された基板に流れる基板電流を検出し、検出された各ブロックの前記基板電流の積算値を各ブロックに対応づけて前記所定の記録部に記録し、
   前記寿命予測部は、前記所定の記録部に記録された前記ブロックごとの前記積算値に基づいて前記ブロックごとに前記残り寿命を予測する
   請求項１に記載のメモリシステム。
5. 前記不揮発メモリは、複数のメモリセルと、１つ以上のモニタキャパシタとを含み、
   前記基板電流積算部は、前記基板に形成された前記モニタキャパシタに流れた前記基板電流を検出し、検出された前記基板電流の積算値を前記所定の記録部に記録する
   請求項１に記載のメモリシステム。
6. 前記モニタキャパシタは、前記複数のメモリセルが形成された基板とは別の前記基板に形成され、前記メモリセルに対する書込／消去の動作時には前記メモリセルのトンネル膜に印加するストレス電圧と同じストレス電圧が印加される請求項５に記載のメモリシステム。
7. 前記モニタキャパシタは、前記メモリセルが接続されたワードラインに接続され、前記メモリセルに対する書込／消去の動作時には前記メモリセルのトンネル膜に印加するストレス電圧と同じストレス電圧が印加される請求項５に記載のメモリシステム。
8. 前記所定の記録部は、前記不揮発性メモリとは別に設けられたメモリと、前記不揮発性メモリの一部の領域とのうちいずれかであり、
   前記寿命予測部は、前記所定の記録部に記録された前記積算値と、予め設定された前記不揮発性メモリの寿命とを比較して、前記残り寿命を予測する
   請求項１に記載のメモリシステム。
9. 前記制御部は、前記第１モードおよび前記第２モードのうち一方の動作モードでの書込／消去動作の結果として得られた前記基板電流の前記積算値が、予め設定された閾値に達した場合、動作モードを前記第１モードおよび前記第２モードのうち前記一方の動作モードとは別の他方の動作モードに切り替える請求項３に記載のメモリシステム。
10. 不揮発メモリに埋め込まれたモニタキャパシタと、
    記憶セルが２値または２値以上の多値の書き込みレベルを有する前記不揮発性メモリに対する書込／消去の動作時に前記モニタキャパシタのＳＩＬＣ（Ｓｔｒｅｓｓ−Ｉｎｄｕｃｅｄ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ）を評価する評価部と、
    前記評価部により評価された前記ＳＩＬＣ値に基づいて前記不揮発性メモリの残り寿命を予測する寿命予測部と
    を備えるメモリシステム。
11. 記憶セルが２値または２値以上の多値の書き込みレベルを有する不揮発性メモリを制御するための制御システムであって、
    前記不揮発性メモリに対する書込／消去の動作時に前記不揮発性メモリの基板に流れた基板電流を検出し、検出された前記基板電流の積算値を所定の記録部に記録する基板電流積算部と、
    前記所定の記録部に記録された前記積算値に基づいて前記不揮発性メモリの残り寿命を予測する寿命予測部と
    を備える制御システム。
12. 記憶セルが２値または２値以上の多値の書き込みレベルを有する不揮発性メモリの寿命予測方法であって、
    前記不揮発性メモリに対する書込／消去の動作時に前記不揮発性メモリの基板に流れた基板電流を検出し、
    検出された前記基板電流の積算値を所定の記録部に記録し、
    前記所定の記録部に記録された前記積算値に基づいて前記不揮発性メモリの残り寿命を予測する
    ことを含む寿命予測方法。