JP2007250133A - 不揮発性半導体記憶装置のテスト方法 - Google Patents
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Abstract
【課題】 不揮発性半導体記憶装置毎に異なる閾値電圧分布特性に応じて、消去動作、書き込み動作、読み出し動作等に使用する参照レベルを適正に決定する。
【解決手段】 メモリセルの消去状態と書き込み状態を検証するための夫々の閾値電圧の参照レベルを決定するための参照レベル決定工程において、複数のメモリセルに対して、消去電圧パルスまたは書き込み電圧パルスを複数回に分けて順次印加し、印加毎に、複数のメモリセル内での閾値電圧分布を測定して、当該分布の所定の統計値を取得し、印加毎の所定の統計値の1回前の印加時からの変化量に基づいて、閾値電圧の変化が飽和したこと、或いは、読み出しマージンが最大化したことを検出すると、各検出時の閾値電圧分布に基づいて夫々の参照レベルを決定する。
【選択図】 図1
【解決手段】 メモリセルの消去状態と書き込み状態を検証するための夫々の閾値電圧の参照レベルを決定するための参照レベル決定工程において、複数のメモリセルに対して、消去電圧パルスまたは書き込み電圧パルスを複数回に分けて順次印加し、印加毎に、複数のメモリセル内での閾値電圧分布を測定して、当該分布の所定の統計値を取得し、印加毎の所定の統計値の1回前の印加時からの変化量に基づいて、閾値電圧の変化が飽和したこと、或いは、読み出しマージンが最大化したことを検出すると、各検出時の閾値電圧分布に基づいて夫々の参照レベルを決定する。
【選択図】 図1
Description
本発明は、電気的に書き込み及び消去可能な不揮発性メモリセルを複数備えてなる不揮発性半導体記憶装置に関し、より詳細には、書き込み及び消去の検証時に使用する参照レベル及び読み出し時に使用する参照レベルの決定方法に関する。
フラッシュEEPROM等の不揮発性半導体記憶装置は、電荷(電子)を保持可能なメモリ機能部を有するメモリセルを備えており、そのメモリ機能部の記憶状態を読み出すために、様々な手法が利用されている。例えば、フラッシュEEPROMのフラッシュメモリセルは、メモリ機能部としてフローティングゲートを有しており、そのフローティングゲートに注入された電荷の蓄積量に基づいて記憶状態を判断している。具体的には、フローティングゲートに電子が多く注入されている状態では、チャネル領域に反転層が形成され難いため、メモリセルの閾値電圧は高くなる(書き込み状態)。一方、フローティングゲートから電子が放出されている状態では、チャネル領域に反転層が形成され易いため、メモリセルの閾値電圧は低くなる(消去状態)。尚、選択したメモリセルの記憶状態が上記書き込み状態か上記消去状態かを判定するために、書き込み状態のメモリセルの閾値電圧と消去状態のメモリセルの閾値電圧の中間の閾値電圧を有するリファレンスセル用いる。ここで、図8は、閾値電圧(横軸)に対するセル数(縦軸)の分布を示している。図8から、リファレンスセルの閾値電圧より高い閾値電圧を有するメモリセルを書き込み状態、リファレンスセルの閾値電圧より低い閾値電圧を有するメモリセルを消去状態と判定することができる。
続いて、フラッシュEERPOM等の不揮発性半導体記憶装置における一般的な読み出し方法について図9を用いて説明する。ここで、図9(a)は、判定回路の概略構成を示している。判定回路は、抵抗負荷R1、抵抗負荷R2及び差動増幅器100で構成されている。抵抗負荷R1は、一端側が電源電圧に接続され、他端側がリファレンスセルのドレイン及び差動増幅器100に接続されている。抵抗負荷R2は、一端側が電源電圧に接続され、他端側が選択メモリセルのドレイン及び差動増幅器100に接続されている。ここでの抵抗負荷R1と抵抗負荷R2の抵抗値は同じである。図9(b)は、メモリセルのドレイン電圧とドレイン電流の関係及び抵抗負荷の電圧と電流の関係を示している。差動増幅器100に入力される電圧は、図9(b)のI‐V(電流・電圧)特性より求めることができ、具体的には、抵抗負荷のI‐V曲線とメモリセルのI‐V曲線の交点が差動増幅器の入力電圧となる。ここでは、リファレンスセルに対応する電圧はVr、消去状態のメモリセルに対応する電圧はVe、書き込み状態のメモリセルに対応する電圧はVpである。図9(b)より、Ve<Vr<Vpの関係が成り立つ。従って、選択メモリセルが消去状態である場合は、差動増幅器の出力がHレベルとなり、選択メモリセルが書き込み状態である場合は、差動増幅器の出力がLレベルとなることから、差動増幅器を用いることで選択メモリセルの記憶状態を判定することが可能となる。
ところで、不揮発性半導体記憶装置の中には、1つのメモリセルに複数のデータを記憶できるマルチビットメモリが存在する。その中の1つにサイドウォールメモリがある(例えば、特許文献1参照)。サイドウォールメモリは、1つのメモリセルに2ビットのデータを記憶できるマルチビットメモリであり、電気的に書き込み及び消去可能な読み出し専用メモリとして一般的なフラッシュメモリと比較した場合、1ビット当たりのメモリセルサイズが小さいことから高集積化に好適である。また、サイドウォールメモリは、ロジックプロセス(論理回路用の製造プロセス)を基本としているため、製造コストがフラッシュEEPROMに比較して低いことが特長である。このサイドウォールメモリで採用されるサイドウォール型メモリセルについて、図10を参照して説明する。
サイドウォールメモリセルは、以下のような構成となっている。P型半導体基板上10に形成されたゲート絶縁膜13を介してゲート電極14が形成され、P型半導体基板10には、ゲート電極14の下部領域の両側に、夫々ソース領域またはドレイン領域として機能するN型の拡散領域11、12が形成されている。拡散領域11、12は、オフセット構造を有している。即ち、拡散領域11、12はゲート電極14の下部領域には達しておらず、電荷保持膜下のオフセット領域20がチャネル領域の一部を構成している。ゲート電極14の側面には、電荷を保持するトラップ準位を有し電荷保持膜となるシリコン窒化膜17が、シリコン酸化膜15、16に挟まれてONO構造のサイドウォールとして配置されており、夫々実際に電荷を保持するメモリ機能部18、19となっている。ここで、メモリ機能部とは、メモリ機能体または電荷保持膜の内で書き換え動作により実際に電荷が蓄積される部分または領域を指す。
次に、サイドウォールメモリのメモリセルに対するプログラム条件及び読み出し方法について説明する。メモリセルに対するプログラムは、メモリ機能部18に電荷を注入する場合には、ゲート電極14及び拡散領域11に夫々5Vを印加し、拡散領域12を接地する。これによりホットエレクトロンを発生させてメモリ機能部18に電荷を注入する。同様に、メモリ機能部19に電荷を注入する場合には、ゲート電極14及び拡散領域12に夫々5Vを印加し、拡散領域11を接地する。
一方、メモリ機能部18を読み出す場合は、ゲート電極14に2〜3V程度の正電圧を印加した状態で拡散領域12に1〜2Vを印加し、拡散領域11を接地する。これにより、拡散領域12付近では空乏層が広がり、メモリ機能部19の影響が少ない状態で、メモリ機能部18の情報を得ることが可能となる。上述したように、読み出し時とプログラム時では、電流を流す方向が逆になっている点がサイドウォールメモリセルの特徴である。
また、サイドウォールメモリ以外にも、1つのメモリセルに2つのメモリ機能部21、22を有するマルチビットメモリとして、図11に示すようなミラービットメモリセルと呼ばれるメモリセル構造が考案されている(下記特許文献2参照)。
上記のフラッシュメモリセル、サイドウォールメモリセル、及び、ミラービットメモリセルに対する消去動作及び書き込み動作では、各動作の後のメモリセルに対する読み出し動作を行い、当該消去動作或いは書き込み動作が成功裏に完了したか否かを検証する検証動作が行われるが、その検証動作で使用するリファレンスセルの閾値電圧は、図13に示すように、消去動作に対しては参照レベルVref1、書き込み動作に対しては参照レベルVref3を用い、通常の読み出し動作に対しては、その中間の参照レベルVref2を使用する。ここで、消去動作で参照レベルVref1を使用することで、消去状態のメモリセルの閾値電圧分布VTHEの上限値はVref1以下となり、書き込み動作で参照レベルVref3を使用することで、書き込み状態のメモリセルの閾値電圧分布VTHPの下限値はVref3以上となり、読み出しマージンは|Vref1−Vref3|で与えられる。従来は、この読み出しマージン|Vref1−Vref3|を一定値以上に確保するべく、メモリセルの閾値電圧分布の特性に関係なく、参照レベルVref1とVref3が絶対レベルとして決定されていた。
従って、従来の消去動作では、図12に示すように、図13にVTHEで示す閾値電圧分布になるように、メモリセルに消去電圧パルスを印加する毎に、参照レベルVref1で検証動作を行い、消去対象の全てのメモリセルの閾値電圧が参照レベルVref1以下になった時点で消去動作を終了する。また、従来の書き込み動作では、図14に示すように、図13にVTHPで示す閾値電圧分布になるように、メモリセルに書き込み電圧パルスを印加する毎に、参照レベルVref3で検証動作を行い、閾値電圧が参照レベルVref3以上になったメモリセルには追加の書き込み電圧パルスが印加されないようして閾値電圧分布VTHPの分布幅をコントロールしながら、書き込み対象の全てのメモリセルの閾値電圧が参照レベルVref3以上になった時点か、或いは、書き込み電圧パルスの最大印加回数に達した時点で、書き込み動作終了する。
ところで、メモリセルの微細化が進むと、フローティングゲート構造のフラッシュメモリセルでは、隣接するメモリセル間のフローティングゲート電位のカップリング(容量性結合)が顕著に現れて非選択メモリセル側の閾値電圧変動の要因となる。
更に、サイドウォールメモリセル及びミラービットメモリでは、1つのメモリセルに2つのメモリ機能部を備えているため、一方のメモリ機能部を選択した場合の閾値電圧が、他方のメモリ機能部の電荷蓄積量の影響を受けて変動するというビット間干渉現象が生じる。この結果、サイドウォールメモリセル及びミラービットメモリでは、同じメモリセル内でのビット間干渉現象とディスターブ現象によるメモリセルの閾値電圧変動が生じる。
また、フラッシュメモリセル等では、書き込み対象として選択された選択メモリセルに所定の書き込み電圧を印加することで、書き込み対象でない非選択メモリセルの一部の端子にも選択メモリセルと共通の電圧が印加されるため、それ自体では非選択メモリセルの書き込みは起こらないものの、当該非選択状態が繰り返されることで、弱い書き込みが累積的に蓄積されて非選択メモリセルの閾値電圧が変動するというディスターブ現象が生じる。
従って、上記のフラッシュメモリセル、サイドウォールメモリセル、及び、ミラービットメモリセルに対する消去動作及び書き込み動作では、隣接メモリセル間のカップリング、同一メモリセル内のビット間干渉現象、ディスターブ現象等によって、図15に示すように、消去後のメモリセルの閾値電圧分布VTHE0が、閾値電圧分布VTHE1に変動し、書き込み後のメモリセルの閾値電圧分布VTHP0が、閾値電圧分布VTHP1に変動する。このように消去状態及び書き込み状態の閾値電圧分布が変動することによって、読み出しマージンの閾値電圧幅が減少する。図16は、書き込み動作における書き込み電圧パルスの印加による累積的な書き込み時間と、読み出しマージンの閾値電圧幅の関係を示しており、書き込み時間が一定時間を越えて長くなると、読み出しマージンが減少することを表しており、当該半導体記憶装置の製品歩留まりが低下することになる。
ここで、読み出し動作に使用する参照レベルVref2を、消去後のメモリセルの閾値電圧分布VTHE0を規定する参照レベルVref1と書き込み後のメモリセルの閾値電圧分布VTHP0を規定する参照レベルVref3の中間値として単純に規定したのでは、消去状態の閾値電圧変動と書き込み状態の閾値電圧変動は必ずしも変動幅が等しくないので、閾値電圧分布VTHE1とVTHP1の何れか一方に対する読み出しマージンが著しく低下することになる。
本発明は上記の問題点に鑑みてなされたものであり、その目的は、不揮発性半導体記憶装置毎に異なる閾値電圧分布特性に応じて、消去動作、書き込み動作、読み出し動作等に使用する参照レベルを適正に決定するための不揮発性半導体記憶装置のテスト方法を提供する点にある。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置のテスト方法は、電気的ストレスの印加によって所定の物理量の大きさが変化することによって2以上の記憶状態を設定可能な不揮発性メモリセルを複数有する不揮発性半導体記憶装置に対して、前記2以上の記憶状態の内の第1記憶状態であることを検証するための前記物理量の第1参照レベルを決定するための第1参照レベル決定工程と、前記2以上の記憶状態の内の第2記憶状態であることを検証するための前記物理量の第2参照レベルを決定するための第2参照レベル決定工程の内の少なくとも何れか一方を有し、前記第1または第2参照レベル決定工程において、前記複数のメモリセルの全部または一部に対して、前記第1または第2記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、前記電気的ストレスの印加毎に、前記複数のメモリセル内での前記物理量の分布を測定して、当該分布の所定の統計値を取得し、前記印加毎の前記所定の統計値の1回前の印加時からの変化量に基づいて、前記第1または第2参照レベルを決定することを第1の特徴とする。
上記第1の特徴を備えた不揮発性半導体記憶装置のテスト方法によれば、複数のメモリセルを、2以上の記憶状態の内の何れか一方の記憶状態に設定する動作において、不揮発性半導体記憶装置毎に第1または第2記憶状態に対応する物理量の分布が異なっても、不揮発性半導体記憶装置毎の物理量の分布特性に応じた、第1または第2記憶状態を設定するための適正な第1参照レベルを決定することができる。
更に、本発明に係る不揮発性半導体記憶装置のテスト方法は、電気的ストレスの印加によって所定の物理量の大きさが変化することによって2以上の記憶状態を設定可能な不揮発性メモリセルを複数有する不揮発性半導体記憶装置に対して、前記2以上の記憶状態の内の第1記憶状態であることを検証するための前記物理量の第1参照レベルを決定するための第1参照レベル決定工程を有し、前記第1参照レベル決定工程において、前記複数のメモリセルに対して、前記第1記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、前記電気的ストレスの印加毎に、前記複数のメモリセル内での前記物理量の分布を測定して、当該分布の所定の統計値を取得し、前記印加毎の前記所定の統計値の1回前の印加時からの変化量に基づいて前記物理量の変化が飽和したことを検出すると、飽和検出時の前記物理量の分布に基づいて、前記第1参照レベルを決定することを第2の特徴とする。
上記第2の特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記第1参照レベル決定工程において、前記所定の統計値が中央値または平均値であり、前記分布の中央値または平均値に、前記分布の標準偏差と所定の誤差余裕を加算または減算した値を前記第1参照レベルとすることを第3の特徴とする。
上記第1乃至第3の何れか1つの特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記メモリセルが、FET構造を有するとともに、電荷を保持可能なメモリ機能部を有し、前記メモリ機能部の電荷蓄積量によりドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が変化する構造を有し、前記メモリ機能部が、電荷蓄積量を前記電気的ストレスの印加によって変化させることで前記2以上の記憶状態を設定可能であり、前記物理量が前記メモリ機能部の電荷蓄積量によって規定される閾値電圧であることを第4の特徴とする。
上記第1乃至第3の何れか1つの特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記メモリセルが、FET構造を有するとともに、電荷を保持可能な第1メモリ機能部と第2メモリ機能部を有し、前記2つのメモリ機能部の各電荷蓄積量によりドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が変化する構造を有し、前記第1メモリ機能部と前記第2メモリ機能部の夫々が、各電荷蓄積量を前記電気的ストレスの印加によって変化させることで個別に前記2以上の記憶状態を設定可能であり、前記第1メモリ機能部に対する前記物理量が、前記第1メモリ機能部の電荷蓄積量によって主として規定される閾値電圧であり、前記第2メモリ機能部に対する前記物理量が、前記第2メモリ機能部の電荷蓄積量によって主として規定される閾値電圧であることを第5の特徴とする。
上記第2乃至第5の特徴の不揮発性半導体記憶装置のテスト方法によれば、複数のメモリセルを、2以上の記憶状態の内の第1記憶状態に設定する動作において、不揮発性半導体記憶装置毎に第1記憶状態に対応する物理量の分布が異なっても、不揮発性半導体記憶装置毎に、第1記憶状態を設定するための適正な第1参照レベルを決定することができる。
特に、第4または第5の特徴の不揮発性半導体記憶装置のテスト方法で規定されるメモリセル(例えば、フラッシュメモリセル、サイドウォールメモリセル等)のメモリ機能部の電荷蓄積量の多寡によって記憶状態を決定する不揮発性半導体記憶装置においては、メモリ機能部から電荷を放出して記憶状態を第1記憶状態に設定する場合には、電荷の放出に伴って、記憶状態に対応する物理量、例えば、閾値電圧が一定値に収束して飽和状態となってくるため、当該飽和状態を検出することで、不揮発性半導体記憶装置毎の物理量の分布のばらつきを正確に把握でき適正な第1参照レベルを決定することができる。
上記何れかの1つの特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記不揮発性半導体記憶装置に対して、前記2以上の記憶状態の内の第2記憶状態であることを検証するための前記物理量の第2参照レベルを決定するための第2参照レベル決定工程を有し、前記第2参照レベル決定工程において、前記複数のメモリセルを、前記第1記憶状態から前記第2記憶状態に遷移させるために前記第2記憶状態に設定するための前記電気的ストレスを印加する第1グループと、前記電気的ストレスを印加せずに前記第1記憶状態を維持する第2グループに分割し、前記第1グループのメモリセルに対して、前記第2記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、前記電気的ストレスの印加毎に、前記第1グループのメモリセル内での前記物理量の分布と、前記第2グループのメモリセル内での前記物理量の分布を測定して、前記第1グループの分布内の前記第2グループの分布に対する最近値と、前記第2グループの分布内の前記第1グループの分布に対する最近値との間の差分を計算し、前記差分が所定値以上となったことを検出すると、当該差分検出時の前記第1グループの前記物理量の分布に基づいて、前記第2参照レベルを決定することを第6の特徴とする。
上記第6の特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記第2参照レベル決定工程において、前記第1グループの前記物理量の分布の前記最近値に、所定の誤差余裕を加算または減算した値を前記第2参照レベルとすることを第7の特徴とする。
上記第6乃至第7の特徴の不揮発性半導体記憶装置のテスト方法によれば、複数のメモリセルを、2以上の記憶状態の内の第2記憶状態に設定する動作において、不揮発性半導体記憶装置毎に第1及び第2記憶状態に対応する物理量の夫々の分布が異なっても、更に、複数のメモリセルの一部の第1グループのメモリセルを第2記憶状態に設定する過程で、他の一部の第2グループのメモリセルの第1記憶状態、或いは、既に第2記憶状態に設定された第1グループのメモリセルの記憶状態に対する影響を考慮して、不揮発性半導体記憶装置毎に、所定の読み出しマージンを確保可能な第2記憶状態を設定するための適正な第2参照レベルを決定することができる。従って、フラッシュメモリセル、サイドウォールメモリセル、及び、ミラービットメモリセル等を備えた不揮発性半導体記憶装置に対して、隣接メモリセル間のカップリング、同一メモリセル内のビット間干渉現象、ディスターブ現象等による影響を考慮した第2参照レベルを決定することができる。
上記第6または第7の特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記差分が所定値以上となったことを検出した時の、前記第1グループの前記物理量の分布の前記最近値と前記第2グループの前記物理量の分布の前記最近値の中間値を、前記第1記憶状態と前記第2記憶状態を判別するための第3参照レベルとして決定することを第8の特徴とする。
上記第8の特徴の不揮発性半導体記憶装置のテスト方法によれば、複数のメモリセルの一部を第1記憶状態に設定し、他の一部を第2記憶状態に設定して、夫々の記憶状態を読み出す動作に対し、不揮発性半導体記憶装置毎に変化する第1及び第2記憶状態に対応する物理量の夫々の分布に応じた適正な読み出し動作用の第3参照レベルとして決定することができる。
上記第5の特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記不揮発性半導体記憶装置に対して、前記2以上の記憶状態の内の第2記憶状態であることを検証するための前記物理量の第2参照レベルを決定するための第2参照レベル決定工程を有し、前記第2参照レベル決定工程において、前記複数のメモリセルが、前記2つのメモリ機能部の両方が前記第1記憶状態である状態において、前記複数のメモリセルに対して、前記2つのメモリ機能部の一方側の選択メモリ機能部のみを前記第2記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、前記電気的ストレスの印加毎に、前記複数のメモリセル内の前記第1メモリ機能部と前記第2メモリ機能部の前記各閾値電圧の分布を測定して、前記第1メモリ機能部の分布内の前記第2メモリ機能部の分布に対する最近値と、前記第2メモリ機能部の分布内の前記第1メモリ機能部の分布に対する最近値との間の差分を計算し、前記差分が所定値以上となったことを検出すると、当該差分検出時の前記選択メモリ機能部の前記閾値電圧の分布に基づいて、前記第2参照レベルを決定することを第9の特徴とする。
上記第9の特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記第2参照レベル決定工程において、前記選択メモリ機能部の前記閾値電圧の分布の前記最近値に、所定の誤差余裕を加算または減算した値を前記第2参照レベルとすることを第10の特徴とする。
上記第9乃至第10の特徴の不揮発性半導体記憶装置のテスト方法によれば、サイドウォールメモリセル等の1つのメモリセル内に2つのメモリ機能部を有する場合において、複数のメモリセルに対して、少なくとも一方のメモリ機能部を2以上の記憶状態の内の第2記憶状態に設定する動作において、不揮発性半導体記憶装置毎に第1及び第2記憶状態に対応する物理量の夫々の分布が異なっても、更に、2つのメモリ機能部間の干渉の影響を考慮して、不揮発性半導体記憶装置毎に、所定の読み出しマージンを確保可能な第2記憶状態を設定するための適正な第2参照レベルを決定することができる。従って、サイドウォールメモリセル、及び、ミラービットメモリセル等を備えた不揮発性半導体記憶装置に対して、隣接メモリセル間のカップリング、同一メモリセル内のビット間干渉現象、ディスターブ現象等による影響を考慮した第2参照レベルを決定することができる。
上記第9または第10の特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記差分が所定値以上となったことを検出した時の、前記第1メモリ機能部の前記閾値電圧の分布の前記最近値と前記第2メモリ機能部の前記閾値電圧の分布の前記最近値の中間値を、前記第1記憶状態と前記第2記憶状態を判別するための第3参照レベルとして決定することを第11の特徴とする。
上記第11の特徴の不揮発性半導体記憶装置のテスト方法によれば、複数のメモリセルの一部または全部の少なくとも一方のメモリ機能部を第1記憶状態に設定し、その他を第2記憶状態に設定して、夫々の記憶状態を読み出す動作に対し、不揮発性半導体記憶装置毎に変化する第1及び第2記憶状態に対応する物理量の夫々の分布に応じた適正な読み出し動作用の第3参照レベルとして決定することができる。
上記第6、第7、第9及び第10の何れかの1つの特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記第1参照レベル決定工程において決定した前記第1参照レベルと、前記第2参照レベル決定工程において決定した前記第2参照レベルの中間値を、前記第1記憶状態と前記第2記憶状態を判別するための第3参照レベルとして決定することを第12の特徴とする。
上記第12の特徴の不揮発性半導体記憶装置のテスト方法によれば、複数のメモリセルの一部を第1記憶状態に設定し、他の一部を第2記憶状態に設定して、夫々の記憶状態を読み出す動作に対し、不揮発性半導体記憶装置毎に変化する第1及び第2記憶状態に対応する物理量の夫々の分布に応じた適正な読み出し動作用の第3参照レベルとして決定することができる。
以下、本発明に係る不揮発性半導体記憶装置のテスト方法(以下、適宜「本発明方法」と略称する)の実施形態を図面に基づいて説明する。
先ず、本実施形態において、本発明方法の対象となる不揮発性半導体記憶装置(以下、適宜「本発明装置」と略称する)について説明する。本発明装置は、1つのメモリセルに夫々1ビットを記憶可能なメモリ機能部を2つ備えたマルチビットメモリセルを、マトリクス状に複数配列したメモリセルアレイを備える。
当該メモリセルは、FET構造を有するとともに、電荷を保持可能な第1メモリ機能部と第2メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が、第1メモリ機能部と第2メモリ機能部の各電荷蓄積量により変化するサイドウォールメモリセルである。より具体的には、当該メモリセルは、図10に示す通りであり、重複して説明すれば、P型半導体基板上10に形成されたゲート絶縁膜13を介してゲート電極14が形成され、P型半導体基板10には、ゲート電極14の下部領域の両側に、夫々ソース領域またはドレイン領域として機能するN型の拡散領域11、12が形成されている。拡散領域11、12は、オフセット構造を有している。即ち、拡散領域11、12はゲート電極14の下部領域には達しておらず、電荷保持膜下のオフセット領域20がチャネル領域の一部を構成している。ゲート電極14の側面には、電荷を保持するトラップ準位を有し電荷保持膜となるシリコン窒化膜17が、シリコン酸化膜15、16に挟まれてONO構造のサイドウォールとして配置されており、夫々実際に電荷を保持するメモリ機能部18、19となっている。
ここで、第1及び第2メモリ機能部が各別に記憶可能な2つ(1ビット)の記憶状態の一方を消去状態(第1記憶状態に相当)、他方を書き込み状態(第2記憶状態に相当)とする。消去状態は、各メモリ機能部の電荷蓄積量が少ない状態で、具体的には、電子が放出された状態で、書き込み状態は、各メモリ機能部の電荷蓄積量が多い状態で、具体的には、電子が注入された状態である。よって、第1または第2メモリ機能部が消去状態では、当該消去状態のメモリ機能部に対応するドレイン・ソース間電流が大きく、閾値電圧が低い状態となっており、逆に、第1または第2メモリ機能部が書き込み状態では、当該書き込み状態のメモリ機能部に対応するドレイン・ソース間電流が小さく、閾値電圧が高い状態となっている。
次に、サイドウォールメモリセルの何れか一方のメモリ機能部の記憶状態を消去状態に設定する動作(消去動作)において、当該消去動作が成功裏に完了しているかを検証する読み出し動作(消去検証動作)で使用する消去参照レベル(第1参照レベルに相当)を決定する消去参照レベル決定処理(第1参照レベル決定工程に相当)の処理手順について説明する。
消去参照レベル決定処理は、本発明装置内のメモリセルアレイまたは当該処理用に設けられたテスト用アレイを用いて、図1に示す要領で、本発明装置の良否等を判定するソートテスト中において実行される。
図1に示すように、先ず、消去対象の全てのメモリセルの各メモリ機能部に対応する閾値電圧を測定し、その閾値電圧分布における中央値(メジアン)M(0)を算出して、テスター内に一時的に記憶する(ステップ#10)。次に、消去対象の全てのメモリセルの各メモリ機能部を消去するために、メモリセルの各端子に所定の消去電圧パルスを印加する(ステップ#11)。消去電圧パルスを印加する毎に、印加後の消去対象の全てのメモリセルの各メモリ機能部に対応する閾値電圧を測定し、その閾値電圧分布における中央値M(i)を算出して、テスター内に一時的に記憶する(ステップ#12)。ここで、引数iは、消去電圧パルスの印加回数を示す。次に、算出した中央値M(i)と1回前の消去電圧パルスの印加時に算出した中央値M(i−1)との差分の絶対値|M(i−1)−M(i)|が所定の誤差範囲内で一致しているか、或いは、当該差分{M(i−1)−M(i)}が0V以下となって、消去電圧パルスの印加に伴う中央値M(i)の単調減少傾向が終了しているかの判定により、閾値電圧の減少が飽和したか否かを判断する(ステップ#13)。ステップ#13の判定で、閾値電圧の減少が飽和していない場合は、ステップ#11に戻り、消去電圧パルスを再度印加して、閾値電圧の減少が飽和していると判定されるまで、同じ処理を繰り返す。
図2に、図1に示す消去参照レベル決定処理のステップ#11の消去電圧パルスの印加に伴って閾値電圧分布VTHE(i)が、低電圧側に移動していく様子を模式的に示している。図1中、VTHE(i)が飽和状態での閾値電圧分布を示している。
図3に、図1に示す消去参照レベル決定処理のステップ#11の消去電圧パルスの印加に伴って、中央値M(i)が単調に減少してやがて飽和状態に至る様子を模式的に示している。図3の横軸の消去時間は、消去電圧パルスの累積印加時間である。
ステップ#13の判定で、閾値電圧の減少が飽和していると判定されると、その時点での閾値電圧分布VTHE(i)に基づいて、所定の誤差余裕ΔEを考慮して消去参照レベルVREFEを算出する(ステップ#14)。ここで、誤差余裕ΔEは、テスター等のバラツキを考慮したマージンである。消去参照レベルVREFEは、例えば、閾値電圧分布VTHE(i)の平均値E(i)と標準偏差σ(i)と誤差余裕Δを用いて、VREFE=E(i)+σ(i)+ΔEとして算出する、或いは、閾値電圧分布VTHE(i)の最大値MAX(i)を用いて、VREFE=MAX(i)+ΔEとして算出する。
次に、サイドウォールメモリセルの何れか一方のメモリ機能部の記憶状態を消去状態に設定したまま、他方のメモリ機能部の記憶状態を消去状態から書き込み状態に設定する動作(書き込み動作)において、当該書き込み動作が成功裏に完了しているかを検証する読み出し動作(書き込み検証動作)で使用する書き込み参照レベル(第2参照レベルに相当)を決定する書き込み参照レベル決定処理(第2参照レベル決定工程に相当)の処理手順について説明する。尚、本実施形態では、書き込み参照レベル決定処理の最後に、通常の読み出し動作で使用する読み出し参照レベルVREFR(第3参照レベルに相当)の決定処理(第3参照レベル決定工程に相当)が実行される。
書き込み参照レベル決定処理は、本発明装置内のメモリセルアレイまたは当該処理用に設けられたテスト用アレイを用いて、図4に示す要領で、本発明装置の良否等を判定するソートテスト中において実行される。
図4に示すように、先ず、テスト対象の全てのメモリセルの書き込み対象側のメモリ機能部を書き込むために、メモリセルの各端子に所定の書き込み電圧パルスを印加する(ステップ#20)。本実施形態では、第1メモリ機能部を書き込み対象として想定する。次に、全てのメモリセルの第1メモリ機能部に対応する閾値電圧を測定し、その閾値電圧分布VTHP(i)の最小値MINP(i)を抽出する(ステップ#21)。ここで、引数iは、書き込み電圧パルスの印加回数を示す。引き続き、全てのメモリセルの消去状態の第2メモリ機能部に対応する閾値電圧を測定し、その閾値電圧分布VTHE(i)の最大値MAXE(i)を抽出する(ステップ#22)。第1メモリ機能部の閾値電圧分布VTHP(i)の最小値MINP(i)は、第2メモリ機能部の閾値電圧分布VTHE(i)に対する最近値であり、第2メモリ機能部の閾値電圧分布VTHE(i)の最大値MAXE(i)は、第1メモリ機能部の閾値電圧分布VTHP(i)に対する最近値である。従って、両者の差分(MINP(i)−MAXE(i))は、i番目の書き込み電圧パルス印加後における読み出しマージンの電圧幅VRM(i)を与える。そして、当該電圧幅(VRM(i)=MINP(i)−MAXE(i))が所定の読み出しマージン下限値VRML以上であるかを判定する(ステップ#23)。ステップ#23の判定で、(MINP(i)−MAXE(i))<VRMLの場合は、読み出しマージンが不十分であるとして、ステップ#20に戻り、書き込み電圧パルスを再度印加して、電圧幅(MINP(i)−MAXE(i))が所定の読み出しマージン下限値VRML以上となるまで、同じ処理を繰り返す。
図5に、図4に示す書き込み参照レベル決定処理のステップ#20の書き込み電圧パルスの印加に伴って、閾値電圧分布VTHP(i)が高電圧側に移動するとともに、低電圧側に逆戻りする様子と、閾値電圧分布VTHE(i)が僅かに高電圧側に移動していく様子を模式的に示している。図5より、読み出しマージンの電圧幅VRM(i)は、書き込み電圧パルスの印加に伴って、増加した後に減少する傾向のあることが分かる。
図6に、図4に示す書き込み参照レベル決定処理のステップ#20の書き込み電圧パルスの印加に伴って、読み出しマージンの電圧幅(MINP(i)−MAXE(i))が単調に増加し、極大値を取った後に減少していく様子を模式的に示している。図5の横軸の書き込み時間は、書き込み電圧パルスの累積印加時間である。電圧幅(MINP(i)−MAXE(i))
ステップ#23の判定で、(MINP(i)−MAXE(i))≧VRMLの場合は、その時点での閾値電圧分布VTHP(i)の最小値MINP(i)に基づいて、所定の誤差余裕ΔPを考慮して書き込み参照レベルVREFPを、VREFP=MINP(i)+ΔPとして算出する(ステップ#24)。ここで、誤差余裕ΔPは、テスター等のバラツキを考慮したマージンである。
引き続き、検証動作ではなく通常の読み出し動作で使用する読み出し参照レベルVREFR(第3参照レベルに相当)を、閾値電圧分布VTHP(i)の最小値MINP(i)と閾値電圧分布VTHE(i)の最大値MAXE(i)の中間値、つまり、VREFR=(MINP(i)+MAXE(i))/2として算出する(ステップ#25:第3参照レベル決定工程に相当)。
〈別実施形態〉
以下に、本発明方法の別実施形態について説明する。
以下に、本発明方法の別実施形態について説明する。
〈1〉上記実施形態では、本発明装置のメモリセルとして、1つのメモリセル内に2つのメモリ機能部を備えたサイドウォールメモリセルを想定して、消去、書き込み、読み出しの3種類の参照レベルの決定方法について説明したが、本発明装置のメモリセルはサイドウォールメモリセルに限定されるものではなく、特許文献2に開示されているミラービットメモリセル等であってもよく、更に、1つのメモリセル内に1つのメモリ機能部を備えた従来型のメモリセルであってもよい。後者の従来型のメモリセルの一例として、メモリ機能部がフローティングゲートで構成されたFET構造を有するフラッシュメモリセルがある。
また、メモリセルは、FET構造を有し、記憶状態に応じて変化する物理量がソース・ドレイン間のメモリセル電流、或いは、メモリセル電流のオンオフを規定する閾値電圧で規定されるメモリセルに限定されるものではない。例えば、電気的ストレスの印加によって電気抵抗が変化することによって2以上の記憶状態を設定可能な不揮発性メモリセルであってもよい。
上記実施形態の消去参照レベル決定処理は、1つのメモリセル内に1つのメモリ機能部を備えた従来型のメモリセルのメモリセルアレイに対しても、同じ要領で適用できる。但し、上記実施形態の書き込み参照レベル決定処理は、当該従来型のメモリセルのメモリセルアレイに対しては、若干の修正が必要である。以下、当該従来型のメモリセルのメモリセルアレイに対する書き込み参照レベル決定処理について説明する。この書き込み参照レベル決定処理は、上記実施形態と同様に、本発明装置内のメモリセルアレイまたは当該処理用に設けられたテスト用アレイを用いて、図7に示す要領で、本発明装置の良否等を判定するソートテスト中において実行される。
図7に示すように、先ず、全てのメモリセルが消去状態にあるテスト対象のメモリセルアレイを、書き込み対象のメモリセル(第1グループ)と、書き込み電圧パルスを印加せずに消去状態を維持するメモリセル(第2グループ)に分割する(ステップ#30)。ここで、第1グループと第2グループのメモリセルの配列パターンは、第1グループの書き込み動作によって、第1グループの閾値電圧分布と第2グループの閾値電圧分布が、隣接メモリセル間のカップリングやディスターブ現象によって影響を受けるようなパターンが好ましく、例えば、メモリセルアレイの1行或いは1列置きのストライプパターン、或いは、チェッカーボードパターン等が好ましい。
引き続き、書き込み対象の第1グループのメモリセルを書き込むために、メモリセルの各端子に所定の書き込み電圧パルスを印加する(ステップ#31)。次に、第1グループの全てのメモリセルの閾値電圧を測定し、その閾値電圧分布VTHP(i)の最小値MINP(i)を抽出する(ステップ#32)。ここで、引数iは、書き込み電圧パルスの印加回数を示す。引き続き、第2グループの全てのメモリセルの閾値電圧を測定し、その閾値電圧分布VTHE(i)の最大値MAXE(i)を抽出する(ステップ#33)。第1グループの閾値電圧分布VTHP(i)の最小値MINP(i)は、第2グループの閾値電圧分布VTHE(i)に対する最近値であり、第2グループの閾値電圧分布VTHE(i)の最大値MAXE(i)は、第1グループの閾値電圧分布VTHP(i)に対する最近値である。従って、両者の差分(MINP(i)−MAXE(i))は、i番目の書き込み電圧パルス印加後における読み出しマージンの電圧幅を与える。そして、当該電圧幅(MINP(i)−MAXE(i))が所定の読み出しマージン下限値VRML以上であるかを判定する(ステップ#34)。ステップ#34の判定で、(MINP(i)−MAXE(i))<VRMLの場合は、読み出しマージンが不十分であるとして、ステップ#31に戻り、書き込み電圧パルスを再度印加して、電圧幅(MINP(i)−MAXE(i))が所定の読み出しマージン下限値VRML以上となるまで、同じ処理を繰り返す。
ステップ#34の判定で、(MINP(i)−MAXE(i))≧VRMLの場合は、その時点での閾値電圧分布VTHP(i)の最小値MINP(i)に基づいて、所定の誤差余裕ΔPを考慮して書き込み参照レベルVREFPを、VREFP=MINP(i)+ΔPとして算出する(ステップ#35)。ここで、誤差余裕ΔPは、テスター等のバラツキを考慮したマージンである。
引き続き、検証動作ではなく通常の読み出し動作で使用する読み出し参照レベルVREFR(第3参照レベルに相当)を、閾値電圧分布VTHP(i)の最小値MINP(i)と閾値電圧分布VTHE(i)の最大値MAXE(i)の中間値、つまり、VREFR=(MINP(i)+MAXE(i))/2として算出する(ステップ#36:第3参照レベル決定工程に相当)。
〈2〉更に、上記実施形態では、書き込み参照レベル決定処理の最後に、読み出し参照レベル決定処理を設け、書き込み参照レベル決定処理で生成されたデータを用いて、読み出し参照レベルVREFRを、VREFR=(MINP(i)+MAXE(i))/2として算出したが、読み出し参照レベルVREFRの決定処理は、これに限定されるものではない。例えば、読み出し参照レベルVREFRを、消去参照レベル決定処理で決定した消去参照レベルVREFEと書き込み参照レベル決定処理で決定した書き込み参照レベルVREFPの中間値、つまり、VREFR=(VREFP+VREFE)/2として算出するようにしてもよい。
〈5〉上記各実施形態において、本発明装置として、不揮発性メモリセルのメモリセルアレイを備えた専ら記憶装置として機能する不揮発性半導体記憶装置を例示したが、本発明装置は、当該専用の不揮発性半導体記憶装置に限定されるものではない。例えば、不揮発性メモリセルのメモリセルアレイを内蔵するロジックデバイスであっても構わない。
本発明に係る不揮発性半導体記憶装置のテスト方法は、電気的に書き込み及び消去可能な不揮発性メモリセルを複数備えてなる不揮発性半導体記憶装置のテスト方法に利用でき、不揮発性半導体記憶装置毎に異なる閾値電圧分布特性に応じて、消去動作、書き込み動作、読み出し動作等に使用する参照レベルを適正に決定することができる。
10: P型半導体基板上
11、12:拡散領域
13: ゲート絶縁膜
14: ゲート電極
15、16:シリコン酸化膜
17: シリコン窒化膜
18、19:メモリ機能部
20: オフセット領域
21、22:メモリ機能部
100: 差動増幅器
R1 : 抵抗負荷
R2 : 抵抗負荷
VREFE:消去参照レベル
VREFP:書き込み参照レベル
VREFR:読み出し参照レベル
11、12:拡散領域
13: ゲート絶縁膜
14: ゲート電極
15、16:シリコン酸化膜
17: シリコン窒化膜
18、19:メモリ機能部
20: オフセット領域
21、22:メモリ機能部
100: 差動増幅器
R1 : 抵抗負荷
R2 : 抵抗負荷
VREFE:消去参照レベル
VREFP:書き込み参照レベル
VREFR:読み出し参照レベル
Claims (12)
- 電気的ストレスの印加によって所定の物理量の大きさが変化することによって2以上の記憶状態を設定可能な不揮発性メモリセルを複数有する不揮発性半導体記憶装置に対して、前記2以上の記憶状態の内の第1記憶状態であることを検証するための前記物理量の第1参照レベルを決定するための第1参照レベル決定工程と、前記2以上の記憶状態の内の第2記憶状態であることを検証するための前記物理量の第2参照レベルを決定するための第2参照レベル決定工程の内の少なくとも何れか一方を有し、
前記第1または第2参照レベル決定工程において、
前記複数のメモリセルの全部または一部に対して、前記第1または第2記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、
前記電気的ストレスの印加毎に、前記複数のメモリセル内での前記物理量の分布を測定して、当該分布の所定の統計値を取得し、
前記印加毎の前記所定の統計値の1回前の印加時からの変化量に基づいて、前記第1または第2参照レベルを決定することを特徴とする不揮発性半導体記憶装置のテスト方法。 - 電気的ストレスの印加によって所定の物理量の大きさが変化することによって2以上の記憶状態を設定可能な不揮発性メモリセルを複数有する不揮発性半導体記憶装置に対して、前記2以上の記憶状態の内の第1記憶状態であることを検証するための前記物理量の第1参照レベルを決定するための第1参照レベル決定工程を有し、
前記第1参照レベル決定工程において、
前記複数のメモリセルに対して、前記第1記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、
前記電気的ストレスの印加毎に、前記複数のメモリセル内での前記物理量の分布を測定して、当該分布の所定の統計値を取得し、
前記印加毎の前記所定の統計値の1回前の印加時からの変化量に基づいて前記物理量の変化が飽和したことを検出すると、飽和検出時の前記物理量の分布に基づいて、前記第1参照レベルを決定することを特徴とする不揮発性半導体記憶装置のテスト方法。 - 前記第1参照レベル決定工程において、
前記所定の統計値が中央値または平均値であり、
前記分布の中央値または平均値に、前記分布の標準偏差と所定の誤差余裕を加算または減算した値を前記第1参照レベルとすることを特徴とする請求項2に記載の不揮発性半導体記憶装置のテスト方法。 - 前記メモリセルが、FET構造を有するとともに、電荷を保持可能なメモリ機能部を有し、前記メモリ機能部の電荷蓄積量によりドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が変化する構造を有し、前記メモリ機能部が、電荷蓄積量を前記電気的ストレスの印加によって変化させることで前記2以上の記憶状態を設定可能であり、
前記物理量が、前記メモリ機能部の電荷蓄積量によって規定される閾値電圧であることを特徴とする請求項1〜3の何れか1項に記載の不揮発性半導体記憶装置のテスト方法。 - 前記メモリセルが、FET構造を有するとともに、電荷を保持可能な第1メモリ機能部と第2メモリ機能部を有し、前記2つのメモリ機能部の各電荷蓄積量によりドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が変化する構造を有し、前記第1メモリ機能部と前記第2メモリ機能部の夫々が、各電荷蓄積量を前記電気的ストレスの印加によって変化させることで個別に前記2以上の記憶状態を設定可能であり、
前記第1メモリ機能部に対する前記物理量が、前記第1メモリ機能部の電荷蓄積量によって主として規定される閾値電圧であり、
前記第2メモリ機能部に対する前記物理量が、前記第2メモリ機能部の電荷蓄積量によって主として規定される閾値電圧であることを特徴とする請求項1〜3の何れか1項に記載の不揮発性半導体記憶装置のテスト方法。 - 前記不揮発性半導体記憶装置に対して、前記2以上の記憶状態の内の第2記憶状態であることを検証するための前記物理量の第2参照レベルを決定するための第2参照レベル決定工程を有し、
前記第2参照レベル決定工程において、
前記複数のメモリセルを、前記第1記憶状態から前記第2記憶状態に遷移させるために前記第2記憶状態に設定するための前記電気的ストレスを印加する第1グループと、前記電気的ストレスを印加せずに前記第1記憶状態を維持する第2グループに分割し、
前記第1グループのメモリセルに対して、前記第2記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、
前記電気的ストレスの印加毎に、前記第1グループのメモリセル内での前記物理量の分布と、前記第2グループのメモリセル内での前記物理量の分布を測定して、前記第1グループの分布内の前記第2グループの分布に対する最近値と、前記第2グループの分布内の前記第1グループの分布に対する最近値との間の差分を計算し、
前記差分が所定値以上となったことを検出すると、当該差分検出時の前記第1グループの前記物理量の分布に基づいて、前記第2参照レベルを決定することを特徴とする請求項1〜5の何れか1項に記載の不揮発性半導体記憶装置のテスト方法。 - 前記第2参照レベル決定工程において、
前記第1グループの前記物理量の分布の前記最近値に、所定の誤差余裕を加算または減算した値を前記第2参照レベルとすることを特徴とする請求項6に記載の不揮発性半導体記憶装置のテスト方法。 - 前記差分が所定値以上となったことを検出した時の、前記第1グループの前記物理量の分布の前記最近値と前記第2グループの前記物理量の分布の前記最近値の中間値を、前記第1記憶状態と前記第2記憶状態を判別するための第3参照レベルとして決定することを特徴とする請求項6または7に記載の不揮発性半導体記憶装置のテスト方法。
- 前記不揮発性半導体記憶装置に対して、前記2以上の記憶状態の内の第2記憶状態であることを検証するための前記物理量の第2参照レベルを決定するための第2参照レベル決定工程を有し、
前記第2参照レベル決定工程において、
前記複数のメモリセルが、前記2つのメモリ機能部の両方が前記第1記憶状態である状態において、前記複数のメモリセルに対して、前記2つのメモリ機能部の一方側の選択メモリ機能部のみを前記第2記憶状態に設定するための前記電気的ストレスを複数回に分けて順次印加し、
前記電気的ストレスの印加毎に、前記複数のメモリセル内の前記第1メモリ機能部と前記第2メモリ機能部の前記各閾値電圧の分布を測定して、前記第1メモリ機能部の分布内の前記第2メモリ機能部の分布に対する最近値と、前記第2メモリ機能部の分布内の前記第1メモリ機能部の分布に対する最近値との間の差分を計算し、
前記差分が所定値以上となったことを検出すると、当該差分検出時の前記選択メモリ機能部の前記閾値電圧の分布に基づいて、前記第2参照レベルを決定することを特徴とする請求項5に記載の不揮発性半導体記憶装置のテスト方法。 - 前記第2参照レベル決定工程において、
前記選択メモリ機能部の前記閾値電圧の分布の前記最近値に、所定の誤差余裕を加算または減算した値を前記第2参照レベルとすることを特徴とする請求項9に記載の不揮発性半導体記憶装置のテスト方法。 - 前記差分が所定値以上となったことを検出した時の、前記第1メモリ機能部の前記閾値電圧の分布の前記最近値と前記第2メモリ機能部の前記閾値電圧の分布の前記最近値の中間値を、前記第1記憶状態と前記第2記憶状態を判別するための第3参照レベルとして決定することを特徴とする請求項9または10に記載の不揮発性半導体記憶装置のテスト方法。
- 前記第1参照レベル決定工程において決定した前記第1参照レベルと、前記第2参照レベル決定工程において決定した前記第2参照レベルの中間値を、前記第1記憶状態と前記第2記憶状態を判別するための第3参照レベルとして決定することを特徴とする請求項6、7、9及び10の何れか1項に記載の不揮発性半導体記憶装置のテスト方法。
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