JP3848064B2 - 半導体不揮発性メモリの試験方法 - Google Patents
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Description
【発明の属する技術分野】
ゲート、浮遊ゲート、ドレイン及びソースを有する単数または複数のメモリセルからなる半導体不揮発性メモリの試験方法に関し、特にプログラムディスターブストレスを印加した際のディスターブ量とディスターブマージンとを測定する試験方法に関する。
【0002】
【従来の技術】
浮遊ゲートを有する半導体不揮発性メモリには、例えばフラッシュメモリなどがある。この半導体不揮発性メモリの一構成例を図15に示す。図15は、半導体不揮発性メモリの断面略図である。このメモリセルは、制御端子11を有するゲート1、浮遊ゲート2、ドレイン端子13を有するドレイン3及びソース端子14を有するソース4を備えている。また、基板5と浮遊ゲート2との間には、トンネル酸化膜6が設けられている。
【0003】
図15に示したメモリセル21は、浮遊ゲート2に蓄積される電荷量によって、書き込み状態と消去状態との2つの状態にすることができる。すなわち、浮遊ゲート2の電荷量が平衡またはそれに近い状態になった場合と、浮遊ゲート2に負の電荷が蓄積された場合と、において、制御端子11に同じ大きさの正電圧を印加すると、ドレイン3とソース4との間にできるチャネル層を流れる電流には、大小の差が生じる。この時、制御端子11に適当な電圧を選択して印加することで、ドレイン3とソース4との間を導通状態または非導通状態にすることができる。
【0004】
例えば、チャネルが導通状態の場合におけるメモリセルのデータを「1」、チャネルが非導通状態の場合におけるメモリセルのデータを「0」と定義すると、浮遊ゲート2に蓄積される電荷量に応じて、2値のデータを保持し読み出すことができる。
【0005】
浮遊ゲート2の電荷量が平衡またはそれに近い状態の場合に、制御端子11に正の電圧を印加すると、ドレイン3とソース4との間に電流が流れる(導通状態)。
【0006】
また、メモリセルのデータを「0」の状態(消去状態)にするには、例えば、制御端子11に正の電圧を印加し、基板5、ドレイン端子13及びソース端子14に負の電圧を印加することで、ドレイン3とソース4との間にできたチャネル層から電子がFowler-Nordhiem トンネル現象(以下、FNトンネル現象と称する。)によって、浮遊ゲート2に注入される。この状態において、制御端子11に正の電圧を印加しても浮遊ゲート2に蓄積された負の電荷がバリアとなって、ドレイン3とソース4との間に電流は流れない(非導通状態)。
【0007】
浮遊ゲート2に蓄積される電荷量をさらに細かく制御すれば、2値に限らず多値のデータを保持し、読み出すことが可能である。
【0008】
メモリセルアレイは、このような複数のメモリセルによって構成されている。図16は、メモリセルアレイの構成例を示す回路図である。メモリセルアレイ31は、6個のメモリセル21a〜21f(以下、図16においてメモリセルの総称をメモリセル21とする。)から構成され、各メモリセルの制御端子11は、ワード線32に接続されている。また、隣り合うメモリセルのドレイン端子13及びソース端子14はビット線33に接続され、メモリセルアレイ31は7本のビット線33a〜33g(以下、図16においてビット線の総称をビット線33とする。)を備えている。
【0009】
メモリセルアレイ31にデータを書き込む場合には、メモリセルアレイ31全体、またはメモリセルアレイ31の必要な領域のみに、浮遊ゲート2に過剰な負の電荷を注入することで消去状態「0」(メモリセル21の閾値電圧が高い状態)にしておく。そして、例えば図16に示したように、複数のメモリセル21の各制御端子11が接続されたワード線32に負の電圧−Vgを印加し、データ「1」を書き込む例えばメモリセル21bのドレイン端子13に接続されたビット線33cに正の電圧+Vdを印加し、データ「0」を書き込む例えばメモリセル21dのドレイン端子13’に接続されたビット線33eは、フローティング状態(浮遊状態)Fにする(以下、図7、図13、図14及び図16において、フローティング状態にするメモリセルのドレインを3’、ドレイン端子を13’と称する。)。
【0010】
この場合、データ「1」を書き込むメモリセルのトンネル酸化膜6には、FNトンネル現象を生じるのに十分な電界が生じて、負の電荷が浮遊ゲート2からドレイン3’に移動する。一方、データ「0」を書き込むメモリセル21のトンネル酸化膜6には、FNトンネル現象を生じるのに十分な電界が生じず、負の電荷が浮遊ゲート2’(以下、負の電荷を蓄積した浮遊ゲートを2’と称する。)からドレイン3’に移動しない。従って、データに応じて浮遊ゲートに蓄積される電荷量に差が生じ、メモリセルアレイにデータが書き込まれる。
【0011】
メモリセルアレイを構成する複数のメモリセルの特性は、製造ばらつきなどの原因により、均一ではない。したがって、メモリセルの書き込み時(プログラム動作時)にメモリセルの特性に合わせて、プログラムパルスを制御する必要が生じる。
【0012】
この作業は、例えば、格子状に配置された複数のワード線及びビット線を備えたメモリセルアレイにおいて、ワード線毎にプログラムを実施する場合、プログラムを行うワード線に複数のパルス(パルス列)を印加し、各プログラムパルス列の印加後にメモリセルの閾値を測定する(ベリファイと称する。)。そして、その次のプログラムパルスを印加する時に、所定の閾値に達したメモリセルに接続されたビット線をフローティング状態にし、所定の閾値に達していないメモリセルに接続されたビット線には、さらに絶対値の大きい電圧を印加することにより、浮遊ゲートに注入される電荷量を制御して、各メモリセルの閾値をあるばらつき範囲にまで揃えるという操作によって行われる。
【0013】
この操作では、前述の通り、データ「0」を書き込むメモリセルの制御端子にはワード線に負の電圧−Vgが電圧ストレスとして印加されている。同時にプログラムされる同じワード線に接続されたメモリセルの特性のばらつきが大きい場合、たとえ、ドレイン端子に接続されたビット線はフローティング状態であっても、FNトンネル現象が生じて、メモリセルによっては負の電荷が浮遊ゲートからドレインに移動するため、データが「0」から「1」になることがある。このように、メモリセルが受けるディスターブは、メモリセルの閾値電圧の低下として現れる。
【0014】
一連のプログラムパルス列は、プログラムアルゴリズムによって形成される。このアルゴリズムにおいては、同時にプログラムする複数のメモリセルの中で、最も長くプログラムに要するメモリセルへの書き込み時間、または、プログラムが完了する最後のパルスステップにおいて、最もディスターブを受ける消去状態であるべきメモリセルがプログラムされない(所定の閾値電圧より低くならない)ということを考慮しておく必要がある。
【0015】
したがって、メモリセルアレイを構成する各メモリセルのディスターブ量を測定すること、さらに、そのプログラムアルゴリズムがどの程度余裕を持っているかを示す指標であるディスターブマージンを測定することは、プログラムアルゴリズムを構成する上で非常に重要である。さらに、これらは、製品を出荷する際の判定基準として利用もできる。
【0016】
また、メモリセルのプログラム時におけるディスターブ量であるプログラムディスターブ量及びそのマージンを試験することは、フラッシュメモリの種類に係わらず本質的に必要なことである。すなわち、書き込み電圧の極性などを最適化することで、フラッシュメモリの種類、例えば、NOR型、NAND型、DINOR型、または、バーチャルグランドNOR型などによらず適用可能である。以下に、従来のメモリセル試験方法であるプログラムディスターブの評価方法を例示する。
【0017】
(試験方法1)ごく一般的なプログラムディスターブの評価は、消去状態の複数のメモリセルに対して、仕様などで定められたプログラムストレスに相当するプログラムディスターブストレスを印加した後、読み出し動作を行って、結果が消去状態であるか否かで判断される。
【0018】
(試験方法2)また、別のプログラムディスターブの評価は、消去状態の複数のメモリセルに対して、仕様などで定められたプログラムストレスに相当するプログラムディスターブストレスを印加した後、仕様などで定められた閾値を越えたか否かを試験して判断される。
【0019】
(試験方法3)さらに、プログラムディスターブマージンをより正確に試験評価するには、同時にプログラム動作を受ける複数のメモリセルに対して、すべてプログラムするのに必要な時間、または、すべてプログラムするのに必要なプログラムパルスステップを試験で求め、その後、それと同じ複数のメモリセルに対して、最初にプログラムディスターブを受け消去状態からプログラム状態に変化したメモリセルが生じるまでの時間、または、ステップを試験で求め、それぞれに対応する時間の比、またはステップの差を求め判断する。
【0020】
【発明が解決しようとする課題】
しかしながら、上記の各試験方法には、以下のような問題点があった。すなわち、(試験方法1)においては、プログラムディスターブストレスを受けたメモリセルが存在するか否かの判断のみには有効であるが、プログラムディスターブマージンに対する情報は一切得られないという短所を有している。
【0021】
(試験方法2)においては、仕様などで定められたプログラムディスターブマージンを有するか否かという情報は得られるが、マージン量そのものは得られていないという短所を有している。
【0022】
(試験方法3)においては、仕様などで定められたプログラムディスターブマージンを定量的に試験評価できる。しかし、一般に、ディスターブ不良を起こすには、プログラム時間よりはるかに長い時間を必要とする。この方法では、プログラムディスターブ不良を実際に生じるまでプログラムディスターブストレスを印加する必要があり、試験時間が非常に長くなるという短所を有している。
【0023】
そこで、本発明は上記の問題点を解決するために成されたものであり、その目的は、ディスターブ量及びディスターブマージンを正確に短時間で試験評価することができる半導体不揮発性メモリの試験方法を提供することである。
【0024】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【0025】
(1) ゲート、浮遊ゲート、ドレイン及びソースを有する複数のメモリセルから成る半導体不揮発性メモリの試験方法であって、
漸次増加する大きさの電圧であり、かつ、最終パルスの電圧が、同時にプログラムディスターブストレスのかかる複数のメモリセルについてプログラムを完了するのに必要な電圧に等しい電圧、またはプログラムを完了するのに必要な電圧から一定の大きさの電圧を差し引いた電圧であるプログラムディスターブストレスパルス列を、メモリセルを消去状態にした後に制御端子に印加し、
プログラムディスターブストレスパルス列の印加終了後に、該同時にプログラムディスターブストレスのかかるメモリセルにおいて閾値電圧が最低であるメモリセルのみを測定し、
前記半導体不揮発性メモリにおいて、同時にプログラムディスターブストレスのかかる複数のメモリセル内に設置されたリファレンスセルに対して、前記プログラムディスターブストレスパルス列と同時にプログラムパルス列を印加し、該リファレンスセルのプログラムが終了するまで前記プログラムディスターブストレスパルス列を印加することを特徴とする。
【0026】
この構成においては、ゲート、浮遊ゲート、ドレイン及びソースを有する複数のメモリセルから成る半導体不揮発性メモリの制御端子に、漸次増加する大きさの電圧であり、かつ、最終パルスの電圧が、同時にプログラムディスターブストレスのかかる複数のメモリセルをプログラムを完了するのに必要な電圧に等しい電圧、またはプログラムを完了するのに必要な電圧から一定の大きさの電圧を差し引いた電圧であるプログラムディスターブストレスパルス列を、メモリセルを消去状態にした後に印加し、プログラムディスターブストレスパルス列の印加終了後に、該同時にプログラムディスターブストレスのかかるメモリセルにおいて閾値電圧が最低であるメモリセルのみを測定して半導体不揮発性メモリの試験を行う。また、半導体不揮発性メモリにおいて、同時にプログラムディスターブストレスのかかる複数のメモリセル内に設置されたリファレンスセルに対して、プログラムディスターブストレスパルス列と同時にプログラムパルス列を印加し、このリファレンスセルのプログラムが終了するまでプログラムディスターブストレスパルス列を印加する。したがって、不揮発性メモリの場合、ワード線内で最もプログラムディスターブを受けたメモリセルの閾値電圧は、最も低い閾値を持つことになり、ワード線毎に最低の閾値電圧を求めるだけで、ワード線毎のディスターブ量を試験評価することが可能となる。また、リファレンスメモリセルを採用することで、ワード線毎のプログラム終了電圧を考慮した電圧までのステップの試験とプログラムディスターブストレスの試験とを同時に行うことが可能となる。
【0027】
(2) 同時にプログラムディスターブストレスのかかる複数のメモリセル以外のリファレンスセルに対し、プログラムディスターブストレスパルス列と同時にプログラムパルス列を印加し、前記リファレンスセルのプログラムが終了するまで前記プログラムディスターブストレスパルス列を印加することを特徴とする。
【0028】
この構成においては、プログラムディスターブストレスパルス列と同時にプログラムパルス列を印加し、リファレンスセルのプログラムが終了するまでプログラムディスターブストレスパルス列を印加して、同時にプログラムディスターブストレスのかかる複数のメモリセル以外のリファレンスセルに対する試験を行う。したがって、メインメモリセルアレイ内の任意のメモリセルをリファレンスメモリセルと見なして設定することで、チップ面積を増大させることなく、プログラムディスターブとそのプログラムディスターブマージンに対する試験とを行うことが可能となる。
【0031】
(3) 前記プログラムディスターブストレスパルス列は、各パルス幅と各ストレス電圧の増加量との比が、一定であることを特徴とする。
【0032】
この構成においては、各パルス幅と各ストレス電圧の増加量との比が、一定であるプログラムディスターブストレスパルス列を印加して半導体不揮発性メモリセルの試験を行う。したがって、ワード線毎に接続された複数のメモリセルの中で各ワード線の最低閾値と消去状態の読み出し限界の閾値との差が、そのまま、印加するゲート電圧に対するプログラムディスターブマージンとなり、得られた各ワード線の最低閾値と消去状態の読み出し限界の閾値との差を、階段状パルスの増分(ストレス電圧の増加量)で割ると、ステップ数の算出が可能となる。
【0033】
(4) プログラムを完了するのに必要な電圧の範囲内で任意に設定した電圧まで前記プログラムディスターブストレスを印加することを特徴とする。
【0034】
この構成においては、プログラムを完了するのに必要な電圧の範囲内で任意に設定した電圧までプログラムディスターブストレスを印加して、半導体不揮発性メモリの試験を行う。したがって、ディスターブストレスパルスが全ワード線に対して所定のステップ数分短くなり、試験時間を短縮することが可能となる。
【0035】
【発明の実施の形態】
本発明の実施形態に係る半導体不揮発性メモリの試験方法であるプログラムディスターブ試験のアルゴリズムを説明する。図1は、プログラムディスターブパルス列の模式図である。この試験アルゴリズムの主要部は、大きく分けて2種類の部分から成立している。つまり、メモリセルアレイの各メモリにプログラムディスターブストレスを印加する部分と、最もディスターブを受けたメモリセルの閾値電圧を読み出す部分である。
【0036】
本発明においては、メモリセルを消去状態にした後に、図1に示したパルス幅tpp及び各パルスの間隔が一定であり、パルス毎に同じ増分Vgstepで電圧の絶対値が大きくなる階段状となる特徴を持っているプログラムディスターブパルス列を半導体不揮発性メモリの制御端子に印加する。また、メモリに印加する最終のディスターブパルスの電圧の大きさを、プログラム時に必要なワード線に対して絶対値が最大のゲート電圧(−Vgend )に設定する。
【0037】
また、パルス毎に同じ増分Vgstepで電圧の絶対値が大きくなる階段状のプログラムディスターブパルス列を、プログラムディスターブストレスが最終ストレスとなるまでワード線毎に印加する。それから、プログラムディスターブパルス列を最終ワード線まで印加し、閾値電圧の読み出し処理を行う。
【0038】
そして、すべてのワード線にプログラムディスターブパルス列を印加し終えた後、ワード線毎に最もプログラムディスターブを受けたメモリセルの閾値電圧を測定し、ワード線毎に最低の閾値電圧を算出する。
【0039】
図16に示したフラッシュメモリセルアレイの場合、ワード線内で最もプログラムディスターブを受けたメモリセルの閾値電圧は、最も低い閾値を持つことになる。したがって、ワード線毎に最低の閾値電圧を求めるだけでよい。これらの結果から、ワード線毎のディスターブ量を試験評価できる。
【0040】
さらに、プログラムディスターブマージンは、得られた各ワード線の最低閾値と、消去状態の読み出し限界の閾値と、の差として求める。図15に示したメモリセル21のようにFNトンネル現象を利用したプログラム動作を行う場合、ドレイン端子13に所定の一定電圧を印加し、制御端子11に図1に示した階段状のプログラムディスターブパルスを印加した場合、階段状パルスの増分に等しい値だけ、メモリセルの閾値は低下する。この詳細については、特開平9−91980号公報に記載されている。
【0041】
この現象を本発明のプログラムディスターブに適応する。すなわち、閾値の低下分と階段状パルスの増分との比は、1になる(ポイント1)。この現象を利用すると、得られた各ワード線の最低閾値と消去状態の読み出し限界の閾値との差が、そのまま、印加するゲート電圧に対するプログラムディスターブマージンとなる。これをステップ数に直すには、得られた各ワード線の最低閾値と消去状態の読み出し限界の閾値との差を、階段状パルスの増分で割れば算出できる。
【0042】
図2は、プログラムディスターブパルス列の模式図である。また、制御端子11に印加するプログラムディスターブストレスパルスは、パルス幅とパルス毎の電圧の増分との比が等しければ、図2に示したように、ディスターブパルス列の始めの部分において、パルス幅と電圧増分とを共に大きくして、パルス数を減少させてもよい。
【0043】
図2に示したディスターブパルス列では、階段状パルス列の前半部分は、パルス幅が2tpp、パルス毎に電圧の大きさが同じ増分2Vgstepで絶対値が大きくなるようにする。また、階段状パルス列の後半部分は、パルス幅がtpp、パルス毎に電圧の大きさが同じ増分Vgstepで絶対値が大きくなるようにする。この場合、ディスターブパルス列のパルス幅とパルス毎の電圧の増分との比は、前半が2Vgstep/2tpp、後半がVgstep/tppである。よって、この比は同じであり、この比を維持ことで、メモリセルの閾値電圧の下げ幅を同じにすることができる。
【0044】
また、各ワード線に印加するプログラムディスターブパルスの最終電圧は、そのワード線に接続されるすべてのメモリセルのプログラムが終了する電圧が予めわかっている場合は、その電圧に設定すればよい。
【0045】
また、上記の電圧が不明の場合、例えば、従来の(試験方法3)のように、プログラムが終了する電圧を別に測定し、その値をプログラムディスターブパルスの最終電圧に設定してもよい。
【0046】
この場合、別にプログラム終了ゲート電圧を試験する分、試験時間が延びてしまうという問題がある。これを解決する手段として、リファレンスセルを別途設置して、プログラムゲートディスターブパルスをメモリセルに印加する時と同時に、リファレンスセルにプログラムパルスを印加し、リファレンスセルのプログラムが終了すると同時に、ディスターブパルスの印加を停止するようにしても良い。(図13に基づいて後述する。)これは、プログラムされるリファレンスセルと試験されるメモリセルとが、共通のワード線に接続して、リファレンスセルのドレインにのみ所定のプログラム電圧を印加すれば実現できる。
【0047】
さらに、このリファレンスセルは、試験されるメモリセルとは別に設置するのではなく、試験されるメモリセルの一部をリファレンスセルとみなして用いることができる。この場合、メモリセルアレイを不必要に増大させることを防ぐことができる。プログラムディスターブは、リフアレンスメモリセル以外のメモリセルの中で最も低いメモリセルの閾値を読み出せばよい。(図14に基づいて後述する。)このようにして、最終ワード線までディスターブマージンを求める。
【0048】
そして、ディスターブマージンが予め設定した所定値より大きいか否かを判定して、ディスターブマージンが予め設定した所定値より大きい場合は、メモリアレイは良品であると判定する。一方、ディスターブマージンが予め設定した所定値以下である場合は、メモリアレイは不良品であると判定する。
【0049】
次に、本発明の第1実施形態に係る半導体不揮発性メモリの試験方法であるプログラムディスターブ試験の実施手順について、図4〜図6に基づいて説明する。図4は、プログラムディスターブ試験のアルゴリズムを説明するためのフローチャートである。図5は、ディスターブストレス印加処理を説明するためのフローチャートである。図6は、メモリセルの閾値電圧読み出し処理を説明するためのフローチャートである。
【0050】
本発明に係る半導体不揮発性メモリの試験方法のアルゴリズムは、例えば、図16に示したメモリセルアレイ31に適用することができる。まず、図4に示したように、メモリセルアレイ31全体を一括消去する(s1)。つまり、全メモリセル21のデータを「0」とする。
【0051】
次に、ディスターブストレス印加処理を実行する(s2)。この処理では、ドレイン端子13’を浮遊状態にして、ワード線32にプログラムディスターブパルスを印加する。まず、図5に示したように、ワード線32を初期設定する(s11)。次に、プログラムディスターブストレスを初期設定する(s12)。
【0052】
ここで、前記のようにプログラムディスターブパルスは、図1に示したように、パルス幅tppが一定であり、パルス毎に電圧の大きさが同じ増分Vgstepで絶対値が大きくなる階段状となる特徴を持っている。また、最終のディスターブパルスの電圧の大きさは、プログラム時に必要なワード線に対して最大のゲート電圧(−Vgend )に初期設定する。
【0053】
s12の処理に続いて、ワード線32にプログラムディスターブパルスを印加し(s13)、このパルスの電圧の大きさが最終パルスの電圧の大きさ(−Vgend )か否かを確認する(s14)。この時、最終パルスの大きさでなければ、パルスの電圧の大きさを前記のようにVgstepだけ絶対値が大きくなる電圧とする(s16)。そして、再度プログラムディスターブパルスを印加する(s13)。このように、プログラムディスターブストレスが最終ストレスとなるまで、s13、s14、s16の処理を繰り返し実施する。
【0054】
一方、s14において、プログラムディスターブパルスが、最終パルスの電圧の大きさであると、プログラムディスターブパルスを印加していたのが最終ワード線か否かを確認する(s15)。最終ワード線でない場合は、次のワード線を指定して(s17)、再度、s12からs15までの処理を行う。
【0055】
一方、プログラムディスターブパルスを印加していたのが最終ワード線である場合は、次に閾値電圧の読み出し処理を行う(s3)。つまり、すべてのワード線にプログラムディスターブパルスを印加し終えた後、ワード線毎に最もプログラムディスターブを受けたメモリセルの閾値を測定する。
【0056】
まず、図6において、ワード線を初期設定する(s21)。そして、最もディスターブを受けたメモリセルの閾値電圧を測定し(s22)、ワード線毎に最低の閾値電圧を算出する(s23)。
【0057】
図16に示したフラッシュメモリセルアレイ31の場合、ワード線32に接続されたメモリセルにおいて、最もプログラムディスターブを受けたメモリセルが、最も低い閾値電圧を持つことになる。したがって、ワード線毎に最低の閾値電圧を求めるだけでよい。これらの結果からワード線毎のディスターブ量を試験評価できる。
【0058】
さらに、プログラムディスターブマージンを、得られた各ワード線の最低閾値と、消去状態の読み出し限界の閾値と、の差として求める(s24)。詳細は、前述の通りである。
【0059】
ディスターブマージンを求めたら、プログラムディスターブパルスを印加していたのが最終のワード線か否かを確認する(s25)。最終のワード線でない場合は、次のワード線を指定して(s26)、s22からs25までの処理を行う。
【0060】
一方、最終のワード線の場合は、ディスターブマージンが予め設定した所定値(良否判定値)より大きいか否かを判定する(s4)。ディスターブマージンが予め設定した所定値より大きい場合は、メモリアレイは良品であると判定する(s5)。一方、ディスターブマージンが予め設定した所定値以下である場合は、メモリアレイは不良品であると判定する(s6)。そして、この処理を終了する。
【0061】
次に、本発明の第1実施形態に係る半導体不揮発性メモリの試験方法を、さらに具体的な数値を用いて説明する。図3は、プログラムゲート電圧に対するパルス列の模式図である。図3に示したように、メモリセルの制御端子に印加するゲート電圧の一連のパルス列を、−4Vから0.5Vステップで−12Vまで増加し、パルス幅tppは1msになるように設定する。なお、以下の説明において挙げる数値は、あくまでも一例に過ぎず、本発明を限定するものではない。
【0062】
図7は、浮遊ゲートを有する半導体不揮発性メモリのメモリセルアレイの部分模式図である。図7に示したメモリセルアレイは、30個のメモリセルを備え、各メモリセルは、制御端子11が6個毎に異なるワード線に接続されている。よって、メモリセルアレイは5本のワード線A〜Eを備えている。また、各メモリセルは、隣り合うメモリセルのドレイン端子13とソース端子14とが、5個毎に異なるビット線に接続されている。よって、メモリセルアレイは7本のビット線41〜47を備えている。
【0063】
プログラム動作は、一本のワード線を単位として行われる。つまり、ワード線に−Vgが印加すると、ワード線に接続された各メモリセルの制御端子に−Vgが印加される。よって、一本のワード線に接続された複数のメモリセルは、同時にプログラム動作を受けることになる。メモリセルアレイには、ワード線Aのプログラム動作を行い、それが終了すると、ワード線Bのプログラム動作を行い、それが終了すると、ワード線Cのプログラム動作を行い、という具合にワード線毎にプログラム動作を実施する。プログラム動作時に、選択したワード線には−Vgを印加し、選択していないワード線には0Vを印加する。
【0064】
各ワード線毎のプログラム動作では、ワード線に図3に示したようなパルス列を印加していく。この時、ドレイン電圧は、プログラムされるべきメモリセルに対しては4V、消去状態に留めておくメモリセルに対しては、浮遊状態Fにする。
【0065】
ワード線毎のプログラム動作では、消去状態に設定しておかなければならないメモリセルが、プログラム動作中ずっとそのメモリセルのゲート端子にワード線電圧が印加されることとなり、これがプログラムディスターブの原因となる。
【0066】
また、消去状態に留めておかなければならないメモリセルが、最もディスターブ速度の速いメモリセルであると言える。一方、プログラムすべきメモリセルが、そのワード線に接続された全メモリセルの中で、最もプログラム速度の遅いメモリセルであると言える。換言すれば、図4に示したパルス列の最後のパルスまで印加する必要があるメモリセルが最もプログラム速度の遅いメモリセルであると言える。このような場合が、プログラムディスターブマージンの限界に相当する場合である。
【0067】
図8は、メモリセルのプログラム特性及びプログラムディスターブ特性を説明するためのワード線に印加する電圧とメモリセルの閾値電圧との関係を示す図である。プログラムディスターブマージンを試験する場合、図8に示したように、ワード線毎に、最もプログラム速度の遅いメモリセルがどのステップのプログラムパルスまで必要としているかという量と、最もディスターブの早いメモリセルがそのステップまでディスターブストレスが印加された場合、マージンは確保されているか、そして、そのマージン量はどの位の大きさがあるのかを試験する必要がある。
【0068】
図8において、センスアンプ遷移領域は、ビット線の先に設置され、メモリセル内を流れる電流を電圧値に換算し、所定の電圧(参照電圧)と比較してメモリセルの状態を判定するセンスアンプの回路のバラツキ等で、誤判定を起こさない領域である。したがって、センスアンプ遷移領域の上限が消去状態のメモリセルの読み出し限界となる。
【0069】
そこで、まず、ワード線毎に図3に示したようなパルス列のどのステップまで電圧を印加すれば、そのワード線に属する全メモリセルのプログラムが終了するのかを試験で求める。図9は、プログラム特性を説明するためのワード線に印加する電圧とメモリセルの閾値との関係を示した図である。図10は、プログラムディスターブストレス電圧に対するパルス列の模式図である。例えば、図9に示したように、全メモリセルのプログラムが終了する電圧が、ワード線Aでは10V、そして、ワード線Bでは11.5Vであったとする。
【0070】
つまり、ワード線Aでは、最も遅くプログラムされるメモリセルは10Vまで印加した時にプログラム状態、すなわちセンスアンプ遷移領域の下限値をとる。このような値を各ワード線毎にすべて求めておく。なお、これらの値は、試験を行うテスタなどが備えた記憶装置に記憶させておいてもよいし、試験をうける不揮発性メモリ内に記憶させておいてもよい。
【0071】
メモリセルを一旦消去状態にしたうえで、次に、各ワード線毎にプログラムディスターブストレス電圧を印加していく。この時、ワード線に印加するストレスは、例えば、先程のワード線Aに対しては、図10(A)に示したように最終ステップが10Vまでのパルス列を、先程のワード線Bに対しては、図10(B)のように最終ステップが11.5Vまでのパルス列を、順に印加していく。
【0072】
全ワード線へのディスターブパルスの印加終了後、最もディスターブを受けたメモリセルは最も低い閾値を持つため、ワード線毎に最も低い閾値を求める。例えば、ワード線Aについて図11を用いて説明する。図11は、プログラム特性及びプログラムディスターブ特性を説明するためのワード線に印加する電圧とメモリセルの閾値電圧との関係を示す図である。
【0073】
前もって測定されている最も遅くプログラム(データ「1」を書き込む)されるメモリセル、つまりワード電圧10Vでプログラムが完了するメモリセルのワード電圧値(◎印)と、ステップ状にこのワード電圧10Vまで印加した際、最も早くディスターブを受けたメモリセルの閾値電圧(□印)から傾き1で減算したラインでセンスアンプ遷移領域の上限と交叉した点(限界値)のワード線電圧値の差がワード線Aでのプログラムディスターブマージンとなる。これを各ワード線毎に求める。
【0074】
前記の(ポイント1)で示した通り、閾値の変化分とゲート電圧の増分との比は1になるので、各ワード線毎に最も低い閾値と傾き1で換算して算出した消去読み出し限界閾値との差が、そのままプログラムディスターブマージンの量となる。
【0075】
つまり、|閾値電圧変化分|=|ワード線電圧の変化分|となり、各ワード線にこの値を算出し、最も厳しい値が、このメモリセルアレイのプログラムディスターブマージンとなる。
【0076】
先の記述の中で、ワード線毎のプログラムディスターブストレス電圧を、そのワード線に属する全メモリセルのプログラムが終了するワード緑電圧のステップまで印加するという試験方法を示してきた。次に、ワード線毎のプログラムディスターブストレス電圧を、そのワード線に属する全メモリセルのプログラムが終了するワード線電圧のステップから指定したステップだけ手前のステップまで印加するという試験方法を、本発明の実施形態として説明する。
【0077】
図12は、プログラム特性とプログラムディスターブ特性を説明するためのワード線に印加する電圧とメモリセルの閾値電圧との関係を示す図である。例えば、ワード線Aについては、図12に示したように、ワード線毎のプログラムディスターブストレス電圧を、そのワード線に属する全メモリセルのプログラムが終了するワード線電圧(10V)のステップから1ステップだけ手前(9.5V)のステップまで印加するという試験方法がある。この場合、ディスターブストレスパルスが全ワード線に対して1ステップ短くなり、試験時間が短縮できるという長所を持つ。
【0078】
まず、メモリセルを消去状態にしておき、次に、ワード線毎にディスターブパルスを印加していく。ここまでは、前述の実施形態と同じである。但し、ワード線に印加するプログラムディスターブストレスの最終パルスを、図示は省略するが、例えば、先程のワード線Aに対しては、最終ステップが9.5Vまでのパレス列を、先程のワード線Bに対しては、最終ステップが11.0Vまでのパルス列を、順に印加していく。このパルスを印加する部分が先程と異なる。この後、各ワード線毎に最も低い閾値を求める。これは、前述の方法と同じである。
【0079】
この方法を実施した場合のワード線Aにおけるメモリセルの特性について図12に基づいて説明する。前もって測定されている最も遅くプログラム(データ「1」を書き込む)されるメモリセル、つまりワード電圧10Vでプログラムが完了するメモリセルのワード電圧値(◎印)と、この場合ステップ状にこのワード電圧の1ステップ前の9.5Vまで印加した際、最も早くディスターブを受けたメモリセルの閾値電圧(□印)から傾き1(プログラムディスターブストレスパルス電圧の増分を減算)で減算したラインでセンスアンプ遷移領域の上限と交叉した点(限界値)のワード線電圧値の差がワード線Aでのプログラムディスターブマージンとなる。
【0080】
これも先に説明した図11と同様であり、ステップ状の書き込みパルスの変化分とメモリセルの閾値電圧の変化分との比が1:1に対応することを利用している。
【0081】
後は図11で説明した方法と同じであり、各ワード線毎にこの値を求め、最も厳しい値がこのメモリセルアレイでのプログラムディスターブマージンとなる。
【0082】
上記の実施形態では、プログラムディスターブストレスとしてワード線に印加する電圧パルスの最終ステップを、そのワード線に属する全メモリセルのプログラムが終了するワード線電圧のステップから1ステップだけ手前のステップまで印加するという試験方法を示したが、例えば、プログラムディスターブストレスとしてワード線に印加する電圧パルスの最終ステップを、そのワード線に属する全メモリセルのプログラムが終了するワード線電圧のステップから2ステップだけ手前でも、または、3ステップ手前のステップまで印加するという試験方法でも構わない。試験方法は、図12に基づいて説明した方法と同様である。
【0083】
つまり、前もって測定されている最も遅くプログラム(データ「1」を書き込む)されるメモリセル、つまりワード電圧10Vでプログラムが完了するメモリセルのワード電圧値(◎印)と、この場合、ステップ状にこのワード電圧の2ステップ前の9.0Vまで印加した際、最も早くディスターブを受けたメモリセルの閾値電圧から傾き1(プログラムディスターブストレスパルス電圧の増分の2倍値を減算)で減算したラインでセンスアンプ遷移領域の上限と交叉した点(限界値)のワード線電圧値の差がワード線Aでのプログラムディスターブマージンとなる。
【0084】
後は図11を用いて説明した試験方法と同じであり、各ワード線毎にこの値を求め、最も厳しい値がこのメモリセルアレイでのプログラムディスターブマージンとなる。
【0085】
3ステップ手前まで印加した場合も同様に、最も低い閾値から、ワード線に印加されたプログラムディスターブストレスパルスの電圧の増分の3倍分だけ差し引いた値をつかって換算して求めることができる。
【0086】
なお、上記の実施形態においては、ワード線にプログラムディスターブストレスを印加した場合、ワード線毎にディスターブ量とディスターブマージンとを正確に試験するのに有効である。
【0087】
ここで、試験精度はやや落ちるが、試験時間をさらに大幅に低減可能な実施形態を説明する。まず、プログラム終了電圧を仕様などで予め指定することで、前述の、ワード線毎に図4に示したようなパルス列のどのステップまで電圧を印加すれば、そのワード線に属する全メモリセルのプログラムが終了するのかを試験することを省略することができる。
【0088】
さらに、リファレンスメモリセルを採用することで、ワード線毎のプログラム終了電圧を考慮した電圧までのステップの試験とプログラムディスターブストレスの試験とを同時に行うことができる。
【0089】
図13は、半導体不揮発性メモリのメモリセルアレイの模式図である。図13に示したように、同じワード線に接続されているメインメモリセルアレイ以外のメモリセルをリファレンスメモリセルとして設定する。ワード線毎に、リファレンスメモリセルのドレインに電圧を印加する。一方、メインメモリセルアレイ内のメモリセルのドレインをすべて浮遊状態にしたうえで、図4に示したようなプログラムディスターブストレスパルス列をワード線に印加する。この時、リファレンスメモリセルの閾値は低下し徐々にプログラムされていく。一方、メインメモリセルアレイ内のメモリセルは、ワード線にプログラムディスターブストレスを受けるだけである。そして、リファレンスメモリセルのプログラムが終了したワード電圧まで、または、そのステップからある指定された数のステップまで、ワード線に印加する電圧ストレスを印加することで、ワード線毎のプログラム終了電圧を考慮した電圧までのステップの試験とプログラムディスターブストレスの試験とを同時に行うことができる。
【0090】
図14は、浮遊ゲートを有する半導体不揮発性メモリのメモリセルアレイの部分模式図である。さらに、図14に示したように、メインメモリセルアレイ内の任意のメモリセルをリファレンスメモリセルとみなして設定することで、チップ面積を増大させることなく、図13を用いて説明した実施形態と同等のプログラムディスターブとそのプログラムディスターブマージンに対する試験とを行うことができる。
【0091】
なお、上記の説明では便宜上数値をあげて説明したが、本発明を制約するものではない。
【0092】
【発明の効果】
本発明によれば、以下の効果が得られる。
【0093】
(1) ゲート、浮遊ゲート、ドレイン及びソースを有する複数のメモリセルから成る半導体不揮発性メモリの制御端子に、漸次増加する大きさの電圧であり、かつ、最終パルスの電圧が、同時にプログラムディスターブストレスのかかる複数のメモリセルをプログラムを完了するのに必要な電圧に等しい電圧、またはプログラムを完了するのに必要な電圧から一定の大きさの電圧を差し引いた電圧であるプログラムディスターブストレスパルス列を、メモリセルを消去状態にした後に印加し、プログラムディスターブストレスパルス列の印加終了後に、該同時にプログラムディスターブストレスのかかるメモリセルにおいて閾値電圧が最低であるメモリセルのみを測定して半導体不揮発性メモリの試験を行い、半導体不揮発性メモリにおいて、同時にプログラムディスターブストレスのかかる複数のメモリセル内に設置されたリファレンスセルに対して、プログラムディスターブストレスパルス列と同時にプログラムパルス列を印加し、このリファレンスセルのプログラムが終了するまでプログラムディスターブストレスパルス列を印加するので、ワード線内で最もプログラムディスターブを受けたメモリセルの閾値電圧は、最も低い閾値を持つことになり、ワード線毎に最低の閾値電圧を求めるだけで、ワード線毎のディスターブ量を試験評価することができ、また、リファレンスメモリセルを採用することで、ワード線毎のプログラム終了電圧を考慮した電圧までのステップの試験とプログラムディスターブストレスの試験とを同時に行うことができる。
【0094】
(2) プログラムディスターブストレスパルス列と同時にプログラムパルス列を印加し、リファレンスセルのプログラムが終了するまでプログラムディスターブストレスパルス列を印加して、同時にプログラムディスターブストレスのかかる複数のメモリセル以外のリファレンスセルに対する試験を行うので、メインメモリセルアレイ内の任意のメモリセルをリファレンスメモリセルと見なして設定することで、チップ面積を増大させることなく、プログラムディスターブとそのプログラムディスターブマージンに対する試験とを行うことができる。
【0096】
(3) 各パルス幅と各ストレス電圧の増加量との比が、一定であるプログラムディスターブストレスパルス列を印加して半導体不揮発性メモリセルの試験を行うことによって、ワード線毎に接続された複数のメモリセルの中で各ワード線の最低閾値と消去状態の読み出し限界の閾値との差が、そのまま、印加するゲート電圧に対するプログラムディスターブマージンとなり、得られた各ワード線の最低閾値と消去状態の読み出し限界の閾値との差を、階段状パルスの増分(ストレス電圧の増加量)で割ると、ステップ数を算出することができる。
【0097】
(4) プログラムを完了するのに必要な電圧の範囲内で任意に設定した電圧までプログラムディスターブストレスを印加して、半導体不揮発性メモリの試験を行うため、ディスターブストレスパルスが全ワード線に対して所定のステップ数分短くなり、試験時間を短縮することができる。
【0098】
【図面の簡単な説明】
【図1】プログラムディスターブパルス列の模式図である。
【図2】プログラムディスターブパルス列の模式図である。
【図3】プログラムゲート電圧に対するパルス列の模式図である。
【図4】プログラムディスターブ試験のアルゴリズムを説明するためのフローチャートである。
【図5】ディスターブストレス印加処理を説明するためのフローチャートである。
【図6】メモリセルの閾値電圧読み出し処理を説明するためのフローチャートである。
【図7】浮遊ゲートを有する半導体不揮発性メモリのメモリセルアレイの部分模式図である。
【図8】メモリセルのプログラム特性及びプログラムディスターブ特性を説明するためのワード線に印加する電圧とメモリセルの閾値電圧との関係を示す図である。
【図9】プログラム特性を説明するためのワード線に印加する電圧とメモリセルの閾値との関係を示した図である。
【図10】プログラムディスターブストレス電圧に対するパルス列の模式図である。
【図11】プログラム特性及びプログラムディスターブ特性を説明するためのワード線に印加する電圧とメモリセルの閾値電圧との関係を示す図である。
【図12】プログラム特性とプログラムディスターブ特性を説明するためのワード線に印加する電圧とメモリセルの閾値電圧との関係を示す図である。
【図13】半導体不揮発性メモリのメモリセルアレイの模式図である。
【図14】浮遊ゲートを有する半導体不揮発性メモリのメモリセルアレイの部分模式図である。
【図15】半導体不揮発性メモリの断面略図である。
【図16】メモリセルアレイの構成例を示す回路図である。
【符号の説明】
1−ゲート
2−浮遊ゲート
3−ドレイン
4−ソース
5−基板
6−トンネル酸化膜
11−制御端子
13−ドレイン端子
14−ソース端子
21−メモリセル
31−メモリセルアレイ
Claims (4)
- ゲート、浮遊ゲート、ドレイン及びソースを有する複数のメモリセルから成る半導体不揮発性メモリの試験方法であって、
漸次増加する大きさの電圧であり、かつ、最終パルスの電圧が、同時にプログラムディスターブストレスのかかる複数のメモリセルについてプログラムを完了するのに必要な電圧に等しい電圧、またはプログラムを完了するのに必要な電圧から一定の大きさの電圧を差し引いた電圧であるプログラムディスターブストレスパルス列を、メモリセルを消去状態にした後に制御端子に印加し、
プログラムディスターブストレスパルス列の印加終了後に、該同時にプログラムディスターブストレスのかかるメモリセルにおいて閾値電圧が最低であるメモリセルのみを測定し、
前記半導体不揮発性メモリにおいて、同時にプログラムディスターブストレスのかかる複数のメモリセル内に設置されたリファレンスセルに対して、前記プログラムディスターブストレスパルス列と同時にプログラムパルス列を印加し、該リファレンスセルのプログラムが終了するまで前記プログラムディスターブストレスパルス列を印加することを特徴とする半導体不揮発性メモリの試験方法。 - 同時にプログラムディスターブストレスのかかる複数のメモリセル以外のリファレンスセルに対して、プログラムディスターブストレスパルス列と同時にプログラムパルス列を印加し、前記リファレンスセルのプログラムが終了するまで前記プログラムディスターブストレスパルス列を印加することを特徴とする請求項1に記載の半導体不揮発性メモリの試験方法。
- 前記プログラムディスターブストレスパルス列は、各パルス幅と各ストレス電圧の増加量との比が、一定であることを特徴とする請求項1に記載の半導体不揮発性メモリの試験方法。
- プログラムを完了するのに必要な電圧の範囲内で任意に設定した電圧まで前記プログラムディスターブストレスを印加することを特徴とする請求項1に記載の半導体不揮発性メモリの試験方法。
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