KR100541165B1 - 플래쉬 메모리 소자의 프로그램 및 소거 검증 방법 - Google Patents

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Abstract

본 발명은 낸드(NAND)형 플래쉬 메모리 소자의 프로그램 및 소거 검증 방법에 관한 것으로, 스트링 또는 블록에 존재하는 각각의 메모리 셀에 대하여 프로그램 및 프로그램 검증 동작을 순차적으로 실시한 후 해당 스트링 또는 블록에 존재하는 모든 메모리 셀의 과도 프로그램 상태를 동시에 검증한다. 따라서 과도 프로그램 검증을 각각의 메모리 셀에 대해 실시하지 않으므로 검증에 소요되는 시간이 효과적으로 단축되며, 바이어스 전압의 반복적인 인가에 따른 메모리 셀의 신뢰성 저하가 방지된다.
낸드형 플래쉬 메모리, 스트링, 프로그램 검증, 과도 프로그램, 문턱전압

Description

플래쉬 메모리 소자의 프로그램 및 소거 검증 방법 {Method for verifying program and erase in a flash memory device}
도 1은 일반적인 낸드(NAND)형 플래쉬 메모리 소자의 메모리 셀 어레이를 설명하기 위한 레이 아웃 및 회로도.
도 2는 일반적인 낸드(NAND)형 플래쉬 메모리 소자의 독출 방법을 설명하기 위한 회로도.
도 3은 프로그램 및 소거된 메모리 셀의 문턱전압 분포도.
도 4는 종래 플래쉬 메모리 소자의 프로그램 검증 방법을 설명하기 위한 흐름도.
도 5는 종래 플래쉬 메모리 소자에서의 과도 프로그램을 설명하기 위한 그래프.
도 6은 본 발명에 따른 플래쉬 메모리 소자의 프로그램 및 소거 검증 방법을 설명하기 위한 흐름도.
본 발명은 플래쉬 메모리 소자의 프로그램 및 소거 검증 방법에 관한 것으로, 프로그램 및 소거 검증에 소요되는 시간을 효과적으로 단축시킬 수 있도록 한 낸드(NAND)형 플래쉬 메모리 소자의 프로그램 및 소거 검증 방법에 관한 것이다.
낸드(NAND)형 플래쉬 메모리 소자의 메모리 셀 어레이는 도 1에 도시된 바와 같이 16 또는 32개의 메모리 셀(MC)들과, 비트라인(B/L)과 소스라인(S/L)에 각각 연결된 두 개의 셀렉트 트랜지스터(SSL 및 GSL)가 직렬 접속된 스트링(String)이라는 단위로 구성된다. 상기 셀렉트 트랜지스터(GSL)는 기준 공통 라인과의 연결을 위한 스위칭 동작을 수행하며, 셀렉트 트랜지스터(SSL)는 데이터의 입출력을 위해 메모리 셀과 비트라인(B/L)을 연결하기 위한 스위칭 동작을 수행한다.
워드라인과 비트라인 간에 다수의 메모리 셀이 매트릭스 형태로 연결된 노아(NOR)형 플래쉬 메모리 소자와는 다르게 낸드(NAND)형 플래쉬 메모리 소자는 접합 콘택(Junction contact)이 비트라인 및 소스라인에 각각 연결된 셀렉트 트랜지스터에만 형성되고 스트링 내에는 존재하지 않으며, 메모리 셀의 채널과 접합영역이 직렬로 위치하는 형태로 이루어진다. 그러므로 이와 같은 구조로 인하여 각각의 메모리 셀이 가지는 특성이 균일해야 한다.
낸드(NAND)형 플래쉬 메모리 소자에서는 메모리 셀에 저장된 정보를 독출(Read)하기 위하여, 도 2와 같이 셀렉트 트랜지스터(SSL 및 GSL)의 게이트에 4.5V 정도의 전압을 인가하여 턴온(Turn on)시킨 상태에서 선택된 메모리 셀(MC2)의 워드라인에는 0V를 인가하고, 선택되지 않은 메모리 셀(MC1 및 MC3)의 워드라인에는 4.5V를 인가하여 턴온되도록 한다. 따라서 선택된 메모리 셀(MC2)에 저장된 정보를 주변의 다른 메모리 셀(MC1 및 MC3)의 영향을 받지 않고 독출할 수 있다.
예를 들어, 도 3에 도시된 바와 같이 소거된 메모리 셀의 문턱전압 분포가 -1 내지 -3V이고, 프로그램된 메모리 셀의 문턱전압 분포가 1 내지 3V인 플래쉬 메모리 소자에서, 도 2에 도시된 바와 같이 메모리 셀(MC1 및 MC3)은 프로그램되어 문턱전압이 각각 3V 및 5V로 유지되고, 메모리 셀(MC2)은 소거되어 문턱전압이 -2V로 유지된다면, 메모리 셀(MC2)에 저장된 정보를 독출하기 위해서는 메모리 셀(MC2)의 워드라인에 0V를 인가하고, 다른 메모리 셀(MC1 및 MC3)의 워드라인에 4.5V를 인가한다. 그러나 이 때 선택되지 않은 메모리 셀(MC3)의 문턱전압이 과도한 프로그램(Over program)에 의해 5V 정도로 높게 유지되는 경우 워드라인에 4.5V를 인가하여도 턴온되지 않는다. 따라서 비트라인을 통해 흐르는 전류가 센싱할 수 있는 전류 레벨에 도달하지 못하므로 선택된 메모리 셀(MC2)에 저장된 정보를 독출할 수 없게 된다.
그러므로 종래에는 도 4와 같이 각 메모리 셀에 대하여 프로그램(단계 10) 및 프로그램 검증(Program verify)(단계 11)을 수행한 후 과도 프로그램 검증(단계 12)을 진행하여 해당 메모리 셀의 과도 프로그램 상태를 판별하였는데, 이러한 방법을 이용하면 전체 메모리 셀을 테스트 또는 프로그램하는 데 많은 시간이 소요된다.
이와 같은 과도 프로그램은 워드라인 전압을 단계적으로 증가시키며 프로그램 및 프로그램 검증을 진행하는 ISPP(Incremental Step Pulse Program) 방식에서도 도 5와 같이 발생되고 있다.
따라서 본 발명은 각각의 메모리 셀에 대해 프로그램 및 프로그램 검증 동작을 실시한 후 모든 메모리 셀에 대해 동시에 과도 프로그램 검증을 실시함으로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 소자의 프로그램 및 소거 검증 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 프로그램 검증 방법은 다수의 메모리 셀과, 비트라인과 소스라인에 각각 연결된 셀렉트 트랜지스터가 직렬 접속된 스트링 단위의 메모리 셀 어레이를 구비하는 플래쉬 메모리 소자의 프로그램 검증 방법에 있어서, 상기 셀렉트 트랜지스터를 턴온시킨 상태에서, 각각의 메모리 셀에 대하여 프로그램 및 프로그램 검증 동작을 순차적으로 실시하는 단계와, 상기 프로그램 동작이 완료되면 모든 메모리 셀의 워드라인에 과도 프로그램 검증 바이어스 전압을 인가하여 과도 프로그램 검증 동작을 실시하는 단계를 포함하며, 상기 과도 프로그램 검증 바이어스 전압은 프로그램된 메모리 셀이 가지는 문턱전압의 최대값인 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 소거 검증 방법은 다수의 메모리 셀과, 비트라인과 소스라인에 각각 연결된 셀렉트 트랜지스터가 직렬 접속된 스트링 단위의 메모리 셀 어레이를 구비하는 플래쉬 메모리 소자의 소거 검증 방법에 있어서, 상기 셀렉트 트랜지스터를 턴온시킨 상태에서, 상기 메모리 셀에 대하여 소거 동작을 실시하는 단계와, 상기 소거 동작이 완료되면 모든 메모리 셀의 워드라인에 소거 검증 바이어스 전압을 인가하여 소거 검증 동작을 실시하는 단계를 포함하며, 상기 소거 검증 바이어스 전압은 접지전압인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 6은 본 발명에 따른 플래쉬 메모리 소자의 프로그램 검증 방법을 설명하기 위한 흐름도이다.
본 발명은 도 1과 같이 16, 32, 64 또는 128개의 메모리 셀(MC)들과, 비트라인(B/L)과 소스라인(S/L)에 각각 연결된 두 개의 셀렉트 트랜지스터(SSL 및 GSL)가 직렬 접속된 스트링 단위로 구성되는 메모리 셀 어레이를 구비하는 낸드(NAND)형 플래쉬 메모리 소자의 프로그램 및 소거 검증 방법을 제공한다.
먼저, 셀렉트 트랜지스터(SSL 및 GSL)의 게이트에 4.5V 정도의 전압을 인가하여 턴온시킨 상태에서, 스트링 또는 블록에 존재하는 각각의 메모리 셀에 대하여 프로그램 및 프로그램 검증 동작을 순차적으로 실시한다(단계 21). 모든 메모리 셀에 대해 프로그램 및 프로그램 검증 동작이 완료되면 해당 스트링 또는 블록에 존재하는 모든 메모리 셀의 워드라인에 과도 프로그램 검증 바이어스 전압을 인가하여 과도 프로그램 검증 동작을 실시한다(단계 22). 상기 과도 프로그램 검증 바이어스 전압은 프로그램된 메모리 셀이 가지는 문턱전압의 최대값이 되도록 한다. 이 때 만일 하나의 메모리 셀이라도 과도 프로그램되어 상기 문턱전압 최대값보다 높은 문턱전압을 가진다면 과도 프로그램 검증은 불량으로 판정된다.
이와 같은 방법으로 스트링 또는 블록에 존재하는 각각의 메모리 셀에 대하여 소거 동작을 순차적으로 실시한 후 해당 스트링 또는 블록에 존재하는 모든 메모리 셀의 워드라인에 소거 검증 바이어스 전압을 인가하여 소거 검증 동작을 실시할 수 있다. 상기 소거 검증 바이어스 전압은 접지전압(OV)이 되도록 한다. 이 경우 만일 하나의 메모리 셀이라도 완전히 소거되지 않아 0V보다 높은 문턱전압을 가진다면 소거 검증은 불량으로 판정된다.
상술한 바와 같이 본 발명은 스트링 또는 블록에 존재하는 각각의 메모리 셀에 대하여 프로그램 및 프로그램 검증 동작을 순차적으로 실시한 후 해당 스트링 또는 블록에 존재하는 모든 메모리 셀의 과도 프로그램 상태를 동시에 검증한다. 따라서 과도 프로그램 검증을 각각의 메모리 셀에 대해 실시하지 않으므로 검증에 소요되는 시간이 효과적으로 단축되며, 바이어스 전압의 반복적인 인가에 따른 메모리 셀의 신뢰성 저하가 방지된다.

Claims (4)

  1. 다수의 메모리 셀과, 비트라인과 소스라인에 각각 연결된 셀렉트 트랜지스터가 직렬 접속된 스트링 단위의 메모리 셀 어레이를 구비하는 플래쉬 메모리 소자의 프로그램 검증 방법에 있어서,
    상기 셀렉트 트랜지스터를 턴온시킨 상태에서, 각각의 메모리 셀에 대하여 프로그램 및 프로그램 검증 동작을 순차적으로 실시하는 단계와,
    상기 프로그램 동작이 완료되면 모든 메모리 셀의 워드라인에 과도 프로그램 검증 바이어스 전압을 인가하여 과도 프로그램 검증 동작을 실시하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 프로그램 검증 방법.
  2. 제 1 항에 있어서, 상기 과도 프로그램 검증 바이어스 전압은 프로그램된 메모리 셀이 가지는 문턱전압의 최대값인 것을 특징으로 하는 플래쉬 메모리 소자의 프로그램 검증 방법.
  3. 다수의 메모리 셀과, 비트라인과 소스라인에 각각 연결된 셀렉트 트랜지스터가 직렬 접속된 스트링 단위의 메모리 셀 어레이를 구비하는 플래쉬 메모리 소자의 소거 검증 방법에 있어서,
    상기 셀렉트 트랜지스터를 턴온시킨 상태에서, 상기 메모리 셀에 대하여 소거 동작을 실시하는 단계와,
    상기 소거 동작이 완료되면 모든 메모리 셀의 워드라인에 소거 검증 바이어스 전압을 인가하여 소거 검증 동작을 실시하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 검증 방법.
  4. 제 3 항에 있어서, 상기 소거 검증 바이어스 전압은 접지전압인 것을 특징으로 하는 플래쉬 메모리 소자의 소거 검증 방법.
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