WO2014008624A1 - 一种数据存储方法和装置 - Google Patents

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付华杰
张晓鹏
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中兴通讯股份有限公司
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    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
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    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor

Definitions

  • the present invention relates to the field of data storage, and in particular, to a data storage method and apparatus. Background technique
  • LDPC Low-density Parity-check
  • Gallager is a kind of linear block code defined by sparse check matrix. Its iterative decoding algorithm is simple and has the performance close to Shannon limit. . Since being re-discovered by MacKay and Neal in 1995, the theoretical research and practical application of LDPC codes have made great progress.
  • LDPC codes are used in many communication system standards such as DVB-S2, WiMAX, IEEE 802.3an, and DMB-TH.
  • the parity check matrix of the LDPC code belongs to a sparse matrix, and the sparse check matrix can be visually represented by a Tanner graph.
  • All LDPC codes include both variable nodes and check nodes.
  • the LDPC code can be divided into a structured LDPC code and an unstructured LDPC code, wherein the structured LDPC code has low implementation complexity and easy hardware implementation. Advantages are widely used in real-life products.
  • the decoding device of the structured LDPC code usually adopts partial parallel decoding, and each time a certain number of check nodes or variable nodes are updated simultaneously or at different times.
  • the LDPC code decoding device generally consists of a storage portion, a processing portion, and a control and output portion.
  • One of the key technologies implemented by the decoding device is to decode the storage part, especially for the LDPC code with a long code length, the storage of the check matrix and the storage of the intermediate result of the iterative process are more than the resource and area overhead. Larger, generally accounting for more than 50% of the entire decoding device area overhead.
  • a communication standard typically provides multiple code rates and code lengths to meet the needs of different applications.
  • the related data storage in the LDPC code decoding apparatus is mainly performed by the addition operation, so that the resources are occupied more and the overhead is large; and, since the related technology uses the serial mode for data storage, the storage is performed.
  • the delay is large; and, in the related art, the input line needs to be connected to each memory, so the wiring is complicated and the cost is high.
  • the main objective of the embodiments of the present invention is to provide a data storage method and device, which can save resources, reduce overhead, reduce storage delay, reduce wiring complexity, and save cost.
  • a data storage method including:
  • the received data is stored to the storage module in a parallel storage manner.
  • the storage module is composed of a plurality of random access memories RAM.
  • the storage structure of the setting storage module is: setting the number of RAM NR, the number of rows of each RAM RR, and the number of columns RL of each RAM.
  • the storage structure of the setting storage module is:
  • the storing the received data to the storage module in a parallel storage manner is: determining a row address Ri and a column address Li of the data in the storage module;
  • a data storage device comprising: a storage module receiving module and a storage execution module; wherein the storage module is configured to store data;
  • the receiving module is configured to receive data
  • the storage execution module is configured to store data received by the receiving module to the storage module according to a parallel storage manner.
  • the storage module is composed of a plurality of RAMs.
  • the storage execution module is specifically configured to determine a row address Ri and a column address Li of the data in the storage module, and store the data in the storage module according to the determined row address Ri and the column address Li.
  • Ri i mod (Z/P)
  • Li (i div Z) + ⁇ [(i mod 4)*(16/ P)+(i mod Z)div(Z/P)]mod(64/ P) ⁇
  • mod represents the ear 4 ohm operation
  • div represents the integer division operation
  • i is the sequence number of the data input
  • Z is the expansion factor
  • P is the data storage parallelism.
  • the data storage method and device provided by the embodiment of the present invention sets a storage structure of the storage module. After receiving the data, the received data is stored in the storage module according to a parallel storage manner. According to the solution described in the embodiment of the present invention, since the data storage process is mainly performed by the shift operation and the modulo operation, the occupied resources are less and the overhead is small; and, because the data storage is performed in a parallel manner, the storage delay is compared. Small; and, the input line only needs to be connected to part of the memory. Therefore, the wiring is simple and the cost is low.
  • FIG. 1 is a schematic diagram of a check matrix of an LDPC code in the related art
  • FIG. 2 is a Tanner diagram corresponding to the check matrix of FIG. 1;
  • FIG. 3 is a schematic flowchart of a data storage method according to an embodiment of the present invention.
  • FIG. 4 is a schematic diagram of a storage structure according to an embodiment of the present invention.
  • FIG. 5 is a schematic diagram of a storage structure in the related art. detailed description
  • FIG. 3 is a schematic flowchart of a data storage method according to an embodiment of the present invention. As shown in FIG. 3, the method includes:
  • Step 301 Set a storage structure of the storage module.
  • the storage module is composed of a plurality of random access memories (RAMs).
  • RAMs random access memories
  • the plurality of RAMs have the same size.
  • the operation of this step can be completed by human participation.
  • the storage structure of the setting storage module is: setting the number of RAMs NR, the number of rows of each RAM RR, and the number of columns RL of each RAM.
  • the storage structure of the setting storage module is:
  • Step 302 After receiving the data, storing the received data in the parallel storage manner to the storage module.
  • storing the received data into the storage module according to the parallel storage manner in this step is:
  • the value of P is 4.
  • the embodiment of the invention also correspondingly discloses a data storage device, the device comprising: a storage module, a receiving module and a storage execution module;
  • the storage module is configured to store data;
  • the receiving module is configured to receive data;
  • the storage execution module is configured to store data received by the receiving module to the storage module according to a parallel storage manner.
  • the storage module is composed of multiple RAMs.
  • the storage execution module is specifically configured to determine a row address Ri and a column address Li of the data in the storage module, and store the data according to the determined row address Ri and column address Li.
  • Ri i mod (Z/P)
  • Li (i div Z) + ⁇ [(i mod 4)*(16/ P)+(i mod Z)div(Z/P)] Mod(64/P) ⁇
  • mod stands for ear 4 ohm operation
  • div stands for integer division operation
  • i is the sequence number of data input
  • Z is the expansion factor
  • P is the data storage parallelism.
  • the LDPC decoding storage device mainly performs three functions: storing input data into the decoding storage device; and reading the variable node that needs to be decoded from the decoding storage device in the data decoding process
  • the updated variable node information is written into the decoding storage device during the data decoding process, wherein the variable update includes the variable node reading of the last iteration and the writing of the variable node of the current iteration. Since the data is input, the access method of the variable node update is taken into consideration. Therefore, when the variable node is updated, it is only necessary to calculate the row address of the RAM in which the variable node is read for the first time, and the row address of the RAM in which the variable node is subsequently read. Add one and then take the mold to achieve.
  • the row address of the RAM in which the variable node is read for the first time is the value obtained by modulo the first valid data sequence number in the code block being processed and the maximum row address of the RAM.
  • variable node and the reading of the variable node are the same in the logic of the address control. Since there is a delay in the information processing operation between the read variable node and the updated variable node, and because the write and read logic control logics of the variable node are the same, the memory can be simultaneously read and written in the implementation without Worried about literacy conflicts. Greatly improved storage efficiency.
  • the resource overhead is relatively small, avoiding the resource overhead of using space for time to increase the rate of data input;
  • the utilization of the memory ie, the storage module
  • the utilization of the natural memory is increased due to the reduction of unnecessary space overhead, and the control logic is simplified to save power;
  • the input data throughput is large, thereby increasing the throughput of the entire LDPC decoding
  • Data storage implementation avoids complicated arithmetic operations and is easy to implement in hardware. Most of the storage control logic used in the present invention adopts modulo operation, which is represented by the left and right shift of bits in the hardware implementation. easier;

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Abstract

本发明公开了一种数据存储方法，包括：设置存储模块的存储结构；接收数据后，按照并行存储的方式将所述接收的数据存储到所述存储模块。本发明还相应地公开了一种数据存储装置。通过本发明所述的方案，由于数据存储过程主要通过移位操作和求模操作进行，所以占用资源较少、开销较小；并且，由于采用并行方式进行数据存储，所以存储时延较小；并且，输入线只需要与部分存储器连接，所以布线简单、成本较低。

Description

一种数据存储方法和装置 技术领域
本发明涉及数据存储领域， 尤其涉及一种数据存储方法和装置。 背景技术
通信标准通常采用信道编译码技术以降低数据传输过程中的误码率。 低密度奇偶校验（ Low-density Parity-check, LDPC )码于 1962年由 Gallager 提出， 是一类由稀疏校验矩阵定义的线性分组码， 其迭代译码算法简单， 具有逼近香农限的性能。 自从被 MacKay和 Neal于 1995年重新发现至今， LDPC码的理论研究和实际应用都取得了很大进展。 目前，在很多通信系统 的标准如 DVB-S2、 WiMAX、 IEEE 802.3an、 DMB-TH中均采用了 LDPC 码。
LDPC码的奇偶校验矩阵属于稀疏矩阵， 稀疏校验矩阵可通过 Tanner 图直观地表示。 所有 LDPC码都包括变量节点和校验节点两种节点。 按照 Tanner 图中变量节点和校验节点的连接关系可以将 LDPC码分为结构化 LDPC码和非结构化 LDPC码， 其中， 结构化 LDPC码以其实现复杂度低、 易于硬件实现等多方面的优点在现实产品中应用广泛。 为了平衡吞吐率和 硬件资源开销， 结构化 LDPC码的译码装置通常采用部分并行译码， 每次 对一定数量的校验节点或者变量节点进行同时或者不同时的更新。 相关技 术中一种 LDPC码的校验矩阵如图 1所示， 相应的 Tanner图如图 2所示， 其中， 变量节点用 Vi ( i=l-8 )表示， 校验节点用 Cj ( j=l-4 )表示。
LDPC码译码装置一般由存储部分、 处理部分和控制及输出部分组成。 译码装置实现的关键技术之一是译码存储部分，尤其对于码长较长的 LDPC 码， 校验矩阵的存储和迭代过程中间结果的存储对资源和面积的开销都比 较大， 一般占整个译码装置面积开销的 50%以上。 此外， 一个通信标准通 常提供多种码率和码长以满足不同应用场合的需求。 理论上， 实现支持多 种码率的译码装置， 需要存储多种码率的校验矩阵， 同时由于不同码率的 校验节点的度会不同， 造成译码过程中间结果存储的不规则性， 也相应增 加了译码装置的面积开销。
总的来说，相关技术中， LDPC码译码装置中相关的数据存储主要通过 加法操作进行， 所以占用资源较多、 开销较大； 并且， 由于相关技术采用 串行方式进行数据存储， 所以存储时延较大； 并且， 相关技术中， 输入线 需要与每个存储器连接， 所以布线复杂、 成本较高。 发明内容
有鉴于此， 本发明实施例的主要目的在于提供一种数据存储方法和装 置， 能够节省资源、 减少开销、 减小存储时延、 降低布线复杂度、 节省成 本。
为达到上述目的， 本发明的技术方案是这样实现的：
一种数据存储方法， 包括：
设置存储模块的存储结构；
接收数据后， 按照并行存储的方式将所述接收的数据存储到所述存储 模块。
所述存储模块由多个随机存储器 RAM组成，
所述设置存储模块的存储结构为： 设置 RAM的个数 NR、 每个 RAM 的行数 RR和每个 RAM的列数 RL。
所述设置存储模块的存储结构为：
设置 NR= BL*Max_NI, 其中， BL为基础矩阵的列数， Max_NI为输入 数据的最大个数； 以及
设置 RR=Z/P、 RL=Z/RR, 其中， Z为扩展因子， P为数据存储并行度。 所述按照并行存储的方式将接收的数据存储到存储模块为： 确定所述数据在存储模块中的行地址 Ri和列地址 Li;
根据所述确定的行地址 Ri和列地址 Li,将所述数据存储到存储模块中， 其中， 所述确定所述数据在存储模块中的行地址 Ri和列地址 Li为： 确定 Ri= i mod (Z/P), 以及
确定 Li= (i div Z) + { [(i mod 4)*(16/ P)+(i mod Z)div(Z/P)]mod(64/P)} , 其中， mod代表取模运算， div代表整除运算， i为数据输入的顺序号， Z为扩展因子， P为数据存储并行度。
所述 P的取值为 4。
一种数据存储装置， 包括： 存储模块接收模块和存储执行模块； 其中， 所述存储模块， 用于存储数据；
所述接收模块， 用于接收数据；
所述存储执行模块， 用于按照并行存储的方式将所述接收模块接收的 数据存储到所述存储模块。
所述存储模块由多个 RAM组成。
所述存储执行模块， 具体用于确定所述数据在存储模块中的行地址 Ri 和列地址 Li, 并根据所述确定的行地址 Ri和列地址 Li, 将所述数据存储到 存储模块中，其中， Ri= i mod (Z/P)、 Li= (i div Z) + { [(i mod 4)*(16/ P)+(i mod Z)div(Z/P)]mod(64/P)} , mod代表耳 4莫运算， div代表整除运算， i为数据输 入的顺序号， Z为扩展因子， P为数据存储并行度。
本发明实施例提出的数据存储方法和装置， 设置存储模块的存储结构； 接收数据后， 按照并行存储的方式将所述接收的数据存储到所述存储模块。 通过本发明实施例所述的方案， 由于数据存储过程主要通过移位操作和求 模操作进行， 所以占用资源较少、 开销较小； 并且， 由于采用并行方式进 行数据存储， 所以存储时延较小； 并且， 输入线只需要与部分存储器连接， 所以布线简单、 成本较低。 附图说明
图 1为相关技术中一种 LDPC码的校验矩阵示意图；
图 2为与图 1所属校验矩阵相应的 Tanner图；
图 3为本发明实施例一种数据存储方法流程示意图；
图 4为本发明实施例一种存储结构示意图；
图 5为相关技术中一种存储结构示意图。 具体实施方式
本发明实施例提出了一种数据存储方法， 图 3 为本发明实施例一种数 据存储方法流程示意图， 如图 3所示， 该方法包括：
步驟 301 : 设置存储模块的存储结构；
可选的， 所述存储模块由多个随机存储器（RAM )组成， 一般情况下， 所述多个 RAM的大小相同。
本步驟的操作可以由人工参与完成。
可选的， 所述设置存储模块的存储结构为： 设置 RAM的个数 NR、 每 个 RAM的行数 RR和每个 RAM的列数 RL。
可选的， 所述设置存储模块的存储结构为：
设置 NR= BL*Max_NI, 其中， BL为基础矩阵的列数， Max_NI为输入 数据的最大个数； 以及
设置 RR=Z/P、 RL=Z/RR, 其中， Z为扩展因子， P为数据存储并行度。 以基础矩阵行数为 4、 基础矩阵列数为 32、 扩展因子为 512、 数据存储 并行度为 16为实施例， 给出了 RAM的存储结构如图 4所示， 可以看出， 由于 Z=512、 P=16, 因此 RAM 的行数 RR=512/16=32行； RAM 的列数 RL=512/32=16列； 图 4中只列举了一组 RAM的存储结构， 其他 32组的存 储和此组 RAM的存储结构相同， 只是数据按顺序存储完一组 RAM再存储 下一组。
步驟 302: 接收数据后，按照并行存储的方式将所述接收的数据存储到 所述存储模块。
可选的， 本步驟所述按照并行存储的方式将接收的数据存储到存储模 块为：
确定所述数据在存储模块中的行地址 Ri和列地址 Li;
根据所述确定的行地址 Ri和列地址 Li,将所述数据存储到存储模块中， 可选的， 所述确定所述数据在存储模块中的行地址 Ri和列地址 Li为： 确定 Ri= i mod (Z/P), 以及
确定 Li= (i div Z) + { [(i mod 4)*(16/ P)+(i mod Z)div(Z/P)]mod(64/P)} , 其中， mod代表取模运算， div代表整除运算， i为数据输入的顺序号， Z为扩展因子， P为数据存储并行度。
优选的， 所述 P的取值为 4。
参考图 4, 图 4中的数字代表数据的输入序号，输入的数据是按照数据 顺序并行的输入到 RAM中的，假设数据的输入按照 4路并行的方式，输入 的数据顺序为 i,则按照本发明的存储方法，数据所在的行列地址分别如下： 行地址 Ri= i mod 32
列地址 Li= (i div512) + { [(i mod 4)*4+(i mod512)div32]modl6} 可以看出，相比于图 5所示相关技术中的 LDPC译码 RAM存储结构在 存储 n个数据时需要 n个时钟周期完成， 图 4所示的本发明实施例只需要 n/4个时钟周期， 从而在不增加资源开销的情况下减小了存储延时。
本发明实施例还相应地公开了一种数据存储装置， 该装置包括： 存储 模块、 接收模块和存储执行模块； 其中，
所述存储模块， 用于存储数据； 所述接收模块， 用于接收数据；
所述存储执行模块， 用于按照并行存储的方式将所述接收模块接收的 数据存储到所述存储模块。
可选的， 所述存储模块由多个 RAM组成。
可选的， 所述存储执行模块， 具体用于确定所述数据在存储模块中的 行地址 Ri和列地址 Li, 并根据所述确定的行地址 Ri和列地址 Li, 将所述 数据存储到存储模块中， 其中， Ri= i mod (Z/P)、 Li= (i div Z) + { [(i mod 4)*(16/ P)+(i mod Z)div(Z/P)]mod(64/P) } , mod代表耳 4莫运算， div代表整除 运算， i为数据输入的顺序号， Z为扩展因子， P为数据存储并行度。
另外， 需要说明的是， LDPC译码存储装置主要完成三个功能： 将输入 的数据存储到译码存储装置中； 在数据译码过程中将需要译码的变量节点 从译码存储装置中读出； 在数据译码过程中将更新的变量节点信息写到译 码存储装置中， 其中， 变量更新包括对上次迭代的变量节点读取和对本次 迭代的变量节点的写入。 由于数据在输入时考虑到变量节点更新的存取方 法， 因此在变量节点更新时只需要计算出第一次读取的变量节点所在 RAM 的行地址，后续读取的变量节点所在 RAM的行地址依次加一然后取模即可 实现。第一次读取的变量节点所在 RAM的行地址是正在处理的码块中第一 个有效数据序号与 RAM的最大行地址取模运算后所得的数值。
变量节点的写入和变量节点的读取在地址控制上的逻辑一样。 由于读 取的变量节点和更新的变量节点之间存在信息处理操作的时延， 又因为变 量节点的写入和读出逻辑控制逻辑一样， 因此在实现中可以对存储器同时 进行读写操作而不必担心发生读写沖突。 极大的提高了存储效率。
综上所述， 本发明实施例所述的技术方案具有以下有益效果：
1、 资源开销比较小， 避免了为增加数据输入的速率而采用空间换时间 的资源开销； 2、 存储器（即存储模块） 的利用率比较高， 节省功率， 由于减少了不 必要的空间开销自然存储器的利用率就会增高， 同时简化了控制逻辑节省 了功率；
3、 输入数据吞吐量大， 从而增大了整个 LDPC译码的吞吐量；
4、 数据存储实现避免了复杂的算术运算， 易于硬件实现； 本发明用到 的存储控制逻辑中大部分都是采用取模操作， 在硬件实现中表现为比特位 的左右移位上， 实现相对比较简单；
5、减小后端布局布线的复杂度，由于 LDPC译码中数据交换比较频繁， 布线资源十分复杂， 通过此方法可以减少布线资源， 因而可以提高逻辑时 序， 减轻后端布局布线的压力。
以上所述仅为本发明的优选实施例而已， 并非用于限定本发明的保护 范围。

Claims

权利要求书
1、 一种数据存储方法， 其特征在于， 该方法包括：
设置存储模块的存储结构；
接收数据后， 按照并行存储的方式将所述接收的数据存储到所述存储 模块。
2、 根据权利要求 1所述的数据存储方法， 其特征在于， 所述存储模块 由多个随机存储器 RAM组成，
所述设置存储模块的存储结构为： 设置 RAM的个数 NR、 每个 RAM 的行数 RR和每个 RAM的列数 RL。
3、 根据权利要求 2所述的数据存储方法， 其特征在于， 所述设置存储 模块的存储结构为：
设置 NR= BL*Max_NI, 其中， BL为基础矩阵的列数， Max_NI为输入 数据的最大个数； 以及
设置 RR=Z/P、 RL=Z/RR, 其中， Z为扩展因子， P为数据存储并行度。
4、 根据权利要求 1至 3任一项所述的数据存储方法， 其特征在于， 所 述按照并行存储的方式将接收的数据存储到存储模块为：
确定所述数据在存储模块中的行地址 Ri和列地址 Li;
根据所述确定的行地址 Ri和列地址 Li,将所述数据存储到存储模块中， 其中， 所述确定所述数据在存储模块中的行地址 Ri和列地址 Li为： 确定 Ri= i mod (Z/P), 以及
确定 Li= (i div Z) + { [(i mod 4)*(16/ P)+(i mod Z)div(Z/P)]mod(64/P)} , 其中， mod代表取模运算， div代表整除运算， i为数据输入的顺序号， Z为扩展因子， P为数据存储并行度。
5、 根据权利要求 4所述的数据存储方法， 其特征在于， 所述 P的取值 为 4。
6、 一种数据存储装置， 其特征在于， 该装置包括： 存储模块接收模块 和存储执行模块； 其中，
所述存储模块， 用于存储数据；
所述接收模块， 用于接收数据；
所述存储执行模块， 用于按照并行存储的方式将所述接收模块接收的 数据存储到所述存储模块。
7、 根据权利要求 6所述的数据存储装置， 其特征在于， 所述存储模块 由多个 RAM组成。
8、 根据权利要求 6或 7所述的数据存储装置， 其特征在于，
所述存储执行模块， 具体用于确定所述数据在存储模块中的行地址 Ri 和列地址 Li, 并根据所述确定的行地址 Ri和列地址 Li, 将所述数据存储到 存储模块中，其中， Ri= i mod (Z/P)、 Li= (i div Z) + { [(i mod 4)*(16/ P)+(i mod Z)div(Z/P)]mod(64/P)} , mod代表耳 4莫运算， div代表整除运算， i为数据输 入的顺序号， Z为扩展因子， P为数据存储并行度。
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