JP4819470B2 - 復号装置および復号方法 - Google Patents
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Description
受信語のエラー訂正を行う前記検査行列を用いて列処理演算を実行する列処理演算回路と、前記行処理演算回路による行処理演算データを記憶する第1記憶手段と、前記列処理演算回路による列処理演算データを記憶する第2記憶手段と、を備え、前記検査行列は、列方向に列重みの2倍数で分割され、行方向に行重みの数で分割された複数の部分行列の集合として構成され、前記部分行列の行重みはすべて1であるように構成され、前記検査行列の列方向に連続した(2r−1)番目の部分行列の列重みと2r番目の部分行列(但し、rは列重み番号)の列重みの合計はすべて1であるように構成され、前記第1記憶手段は、前記検査行列の「1」の要素について、同一行重み番号及び同一列重み番号ごとに前記行処理演算データを記憶し、前記第2記憶手段は、前記検査行列の「1」の要素について、同一行重み番号及び同一列重み番号ごとに前記列処理演算データを記憶し、前記行処理演算回路は、前記第2記憶手段から読み出された列処理演算データを用いて列重みの2倍数の行処理演算を並行処理し、演算データを行重み番号及び列重み番号ごとに、前記第1記憶手段にそれぞれに書き込み、前記列処理演算回路は、前記第1記憶手段から読み出された前記行処理演算データを用いて行重みの数の列処理演算を並行処理し、演算データを列重み番号及び行重み番号ごとに、前記第2記憶手段にそれぞれに書き込むことを特徴とする低密度パリティ検査符号の復号装置が提供される。
この復号装置によれば、検査行列は、列方向に列重みの2倍数で分割され、行方向に行重みの数で分割された複数の部分行列の集合として構成されると共に、部分行列の行重みは全て1で、列方向に連続した(2r−1)番目の部分行列の列重みと2r番目の部分行列の列重みとの合計が全て1であるように構成されている。
行処理演算回路及び列処理演算回路は、この検査行列を用いて受信語のエラー訂正を行う行処理演算及び列処理演算をそれぞれ実行し、その結果を行処理演算データ及び列処理演算データとして、行重み番号及び列重み番号ごとに第1記憶手段及び第2記憶手段のそれぞれ書き込む。第1記憶手段及び第2記憶手段では、検査行列の「1」の要素について、同一行重み番号及び同一列重み番号ごとに、行処理演算データ及び列処理演算データをそれぞれ記憶するようになっている。
ここで、行処理演算回路は、第2記憶手段から列処理演算データを読み出して、列重みの2倍数の行処理演算を並行処理する。このとき列処理演算データは、列処理演算回路によって行重み番号及び列重み番号ごとに第2記憶手段に書き込まれているので、行処理演算回路では、データを並び替えずとも、第2記憶手段から行処理に必要な列処理演算データを読み出すことができる。
また、列処理演算回路は、第1記憶手段から行処理演算データを読み出して行重み数の列処理演算を並行処理するが、このときも行処理演算データが行処理演算回路によって行重み番号及び列重み番号ごとに第1記憶手段に書き込まれているので、データを並び替えずとも、第1記憶手段から列処理に必要な行処理演算データを読み出すことができる。
このようにデータを並び替えずに行処理演算及び列処理演算をそれぞれ並行処理できるので、従来必要とされた選択回路が省略可能となり、回路規模を縮小することができる。
を備えたことを特徴とする低密度パリティ検査符号の復号方法が提供される。
この復号方法によれば、検査行列は、列方向に列重みの2倍数で分割され、行方向に行重みの数で分割された複数の部分行列の集合として構成されると共に、部分行列の行重みは全て1で、列方向に連続した(2r−1)番目の部分行列の列重みと2r番目の部分行列の列重みとの合計が全て1であるように構成されている。
まず、第1ステップにおいて、受信語データを初期化された列処理演算データとして第2記憶手段に書き込む。このとき、初期化された列処理演算データは、同一行重み番号及び同一列重み番号ごとに第2記憶手段に記憶される。これにより、次の第2ステップでは、第2記憶手段からデータを並び替えずに列処理演算データを読み出して、検査行列の「1」の要素に対して、列重み数の2倍の行処理演算を並行処理することができる。
そして、第2ステップの並行処理結果は、行処理演算データとして、同一行重み番号及び同一列重み番号ごとに第1記憶手段に記憶される。これにより、次の第3ステップでは、第1記憶手段からデータを並び替えずに行処理演算データを読み出して、検査行列の「1」の要素に対して、行重み数の列処理演算を並行処理できる。また、第1記憶手段から読み出した行処理演算データを用いて一時推定語の演算も行うことができる。
そして、第3ステップに並行処理結果は、列処理演算データとして、同一行重み番号及び同一列重み番号ごとに第2記憶手段に記憶される。これにより、以降、行処理演算及び列処理演算の並行処理を所定回数繰り返し実行しても(第4ステップ)、データを並び替えずにすむ。
このように行演算処理及び列演算処理の並行処理に際して、データの並び替えが不要であるので、従来必要とされた選択回路が省略可能となり、回路規模を縮小することができる。
この復号装置においては、検査行列が行方向に連続した2つの部分行列の行重みの合計がすべて2であるように構成し、請求項1記載の復号装置における検査行列よりも自由度を持たせ、設計を容易にしている。
このような構成の検査行列を用いることにより、列処理演算回路で行重み数の列処理演算を並行処理するためには、選択回路によって、第1記憶手段から該列処理演算に必要な行処理演算データを選択する、すなわちデータの並び替えが必要となるが、行処理演算回路で列重みの2倍数の行処理演算を並行処理するためには、請求項1記載の復号装置と同様にデータの並び替えは不要である。
この結果、選択回路は列処理演算用にのみ設ければよく、従来よりも必要な選択回路数を減数することができ、回路規模を縮小できる。
受信語データを入力しすることにより初期化された演算データを第2記憶手段に行重み番号及び列重み番号ごとにそれぞれに書き込む第1ステップと、前記検査行列の「1」の要素に対して、前記第2記憶手段に記憶された列処理演算データを読み出し、列重みの2倍数の並行処理により行処理演算を行い、演算データを第1記憶手段に行重み番号及び列重み番号ごとにそれぞれに書き込む第2ステップと、前記検査行列の「1」の要素に対して、前記第1記憶手段に記憶された2つの前記行処理演算データのいずれかを選択して読み出して、行重みの数の並行処理により列処理演算を行い、演算データを前記第2記憶手段に行重み番号及び列重み番号ごとにそれぞれに書き込むと共に、前記行処理演算データを用いて一時推定語を演算する第3ステップと、前記第2ステップと前記第3ステップとをこの順に所定の回数繰り返す第4ステップと、を備えたことを特徴とする低密度パリティ検査符号の復号方法が提供される。
この復号方法においては、検査行列が行方向に連続した2つの部分行列の行重みの合計がすべて2であるように構成し、請求項4記載の復号方法における検査行列よりも自由度を持たせ、設計を容易にしている。
このような構成の検査行列を用いることにより、第3ステップの行重み数の列処理演算を並行処理するためには、第1記憶手段から該列処理演算に必要な行処理演算データを選択する、すなわちデータの並び替えが必要となるが、第2ステップの行処理演算で列重みの2倍数の行処理演算を並行処理するためには、請求項4と同様にデータの並び替えは不要である。
この結果、選択回路は列処理演算用にのみに設ければよく、従来よりも必要な選択回路数を減数することができ、回路規模を縮小できる。
図1は、本発明の第1具体例にかかる低密度パリティ検査(LDPC)符号の復号装置24のブロック図である。受信語データはシリアル−パラレル変換回路52、入力バッファ54を通り、制御部40へ入力された受信語有効信号により制御された、列処理演算回路44及び一時推定語演算回路50へ入力される。
図5は、M行×N列なる検査行列におけるタナーグラフであり、N個のビット・ノード(○印で表す)とM個のチェック・ノード(□印で表す)とからなる。そして、検査行列において、「1」なる要素の行と列に対応するノード間を線で結ぶ。LDPC符号の復号は、このようなタナーグラフにおけるビット・ノード、チェック・ノード間のメッセージである対数尤度比(LLR:Log-Likelihood Ratio)のやりとりを繰り返すことにより復号を行う。
N(m)={n:Hmn=1}
M(n)={m:Hmn=1}
また、ビット・ノードからチェック・ノードへ送られるメッセージをZmnとし、チェック・ノードからビット・ノードへ送られるメッセージをLmnと定義する。さらに、受信語からのメッセージをynと定義する。
図8は、本具体例にかかる復号方法を表わすフロー図である。まず、符号語を受信する(S100)。次に、反復回数をカウントするカウンタTをT=1に初期化し、Hmn=1であるすべての要素に対して、受信語ynを用いてZmn=ynのように初期化する(S102)。より具体的には、第1記憶手段48から列処理演算回路44への入力データをすべて「0」とする。こうすると、列処理演算回路44からの出力が受信語ynのみとなり、第2記憶手段46のデータを受信語に初期化できる。
次に、反復回数判定を行う(S108)。ここでカウンタT<itであれば、カウンタTをインクレメントして、行処理演算を行うステップS104へ戻る。この繰り返しサイクルは、T=itとなるまで継続される。ここで、例えば,it=50とすることができるがこれに限定される必要はなく、収束が早ければitはより小であっても良い。T=itで復号処理は終了する(S110)。
ここで、再び図1に例示される復号装置24に戻って、その構成要素に関し補足説明を行う。受信語データはまずシリアル−パラレル変換を行うS/P回路52へ入力される。入力バッファ54は、受信語を記憶するメモリから構成される。この入力バッファ54は、列処理演算において並列処理ができるように、ひとつの受信語から列処理演算に必要なデータを複数同時に出力できるように構成される。具体的には、入力バッファへの書き込み時に、データの並べ替えを行う。
なお、行処理演算に必要なデータの総ビット数は、
量子化ビット数×行重み×Pm(列重みの2倍)
と表わされる。
量子化ビット数×列重み×Pn(行重み)
と表わされる。
量子化ビット数×列重み×Pn(行重み)
と表わされる。
量子化ビット数×Pn(行重み)
と表わされる。
図13は、比較例にかかるLDPC符号の復号装置を表わすブロック図である。なお、第1具体例と同様の構成要素には同一番号を付して詳細な説明を省略する。本比較例においては、検査行列を行方向及び列方向に分割して、並列処理を行うことにより復号処理時間を短縮している。また、回路規模を縮小するために、第1記憶手段48及び第2記憶手段46にはRAMが用いられており、かつ並列処理のためにRAMは複数個が用いられている。さらに、検査行列においては図14に例示されるようにランダムに「1」が配置されている。本比較例においては、検査行列の行重みを4、列重みを3としている。
図15は、検査行列の一例を表わす図である。
また、図16は、行処理演算時のメモリ接続を表わすブロック図である。第2記憶手段46及び第1記憶手段48は100列ごとにデータを列番号順に記憶させている
検査行列における1行目の「1」の要素が、4列目、201列目、480列目、998列目であったとすると、当該要素に対するデータが、記憶手段を構成するRAMに散在する。この結果、各RAMの出力から行処理演算に必要なデータのみを選択するための選択回路66が必要となる。また、演算データを各RAMへ書き込む際にも、当該行の4個の「1」の要素に対応する複数のRAMに、対応するデータを選択して渡すための選択回路66が必要となる。
図17は、検査行列の一例を表わす図である。
また、図18は、列処理演算時のメモリ接続を表わすブロック図である。第2記憶手段46及び第1記憶手段48は100行ごとのデータを行番号順に記憶させている。
図19は、第2具体例における検査行列の一例である。各部分行列において、「1」の要素はランダムに配置されているが、行重みは、0、1,2のいずれかとされ、列重みは、0または1とされる。
図20は、各部分行列12を2行×4列とし、列ブロック番号=2及び列ブロック番号=3に属する部分行列により横に連続したペア部分行列13を2組縦に連続して設けた検査行列の例である。この場合、2個のペア行列13において、行重みをすべて2としている。2個のペア部分行列13以外の部分行列においては行重みをすべて1とする。また、2組のペア部分行列13は、縦方向に(2r−1)番目と2r番目(但し、rは1〜Pm/2の自然数のひとつ)の部分行列に位置する。
図21は、列処理演算におけるメモリ接続を表わすブロック図である。第1具体例の対応するブロック図は図11に例示されており、図20は第1具体例と異なる箇所のみを表わしている。
当該データは、RAM−A[1][3]のポート2を使って読み出される。続いて、選択指示回路72(#3)により制御された選択回路66により当該データが列処理演算回路44へ渡される。
12 部分行列
13 横方向ペア部分行列
20 アンテナ
22 復調回路
24 復号装置
26 CPU
28 映像/音声信号処理回路
32 モニタ
34 スピーカ
40 制御部
42 行処理演算回路
44 列処理演算回路
46 第2記憶手段
47 デュアルポートRAM
48 第1記憶手段
49 デュアルポートRAM
50 一時推定語演算回路
52 S/P回路
54 入力バッファ
56 出力バッファ
58 P/S回路
60 RAM
64 列番号変換メモリ
66 選択回路
70 選択指示回路
72 選択指示回路
Claims (10)
- 受信語のエラー訂正を行う検査行列を用いて行処理演算を実行する行処理演算回路と、
受信語のエラー訂正を行う前記検査行列を用いて列処理演算を実行する列処理演算回路と、
前記行処理演算回路による行処理演算データを記憶する第1記憶手段と、
前記列処理演算回路による列処理演算データを記憶する第2記憶手段と、を備え、
前記検査行列は、列方向に列重みの2倍数で分割され、行方向に行重みの数で分割された複数の部分行列の集合として構成され、
前記部分行列の行重みはすべて1であるように構成され、
前記検査行列の列方向に連続した(2r−1)番目の部分行列の列重みと2r番目の部分行列(但し、rは列重み番号)の列重みの合計はすべて1であるように構成され、
前記第1記憶手段は、前記検査行列の「1」の要素について、同一行重み番号及び同一列重み番号ごとに前記行処理演算データを記憶し、
前記第2記憶手段は、前記検査行列の「1」の要素について、同一行重み番号及び同一列重み番号ごとに前記列処理演算データを記憶し、
前記行処理演算回路は、前記第2記憶手段から読み出された列処理演算データを用いて列重みの2倍数の行処理演算を並行処理し、演算データを行重み番号及び列重み番号ごとに、前記第1記憶手段にそれぞれに書き込み、
前記列処理演算回路は、前記第1記憶手段から読み出された前記行処理演算データを用いて行重みの数の列処理演算を並行処理し、演算データを列重み番号及び行重み番号ごとに、前記第2記憶手段にそれぞれに書き込み、
前記列重みは前記部分行列の列重みであり、前記行重みは前記部分行列の行重みである
ことを特徴とする低密度パリティ検査符号の復号装置。 - 前記第1記憶手段は、前記検査行列における2つの行のすべての「1」の要素に対応する行処理演算データを、列重み番号と行重み番号との組み合わせに対応させて、同時に2行書き込み可能な2ポートを有する複数のデュアルポートRAMを有する
ことを特徴とする請求項1記載の復号装置。 - 前記第2記憶手段は、前記検査行列における2つの行のすべての「1」の要素に対応する列処理演算データを、列重み番号と行重み番号との組み合わせに対応させて、同時に2行読み出し可能な2ポートを有する複数のデュアルポートRAMを有する
ことを特徴とする請求項1または2に記載の復号装置。 - 受信語のエラー訂正を行う検査行列として、列方向に列重みの2倍数で分割し、行方向に行重みの数で行を分割することにより形成した複数の部分行列の集合であって、前記部分行列の行重みはすべて1であるように構成され、前記検査行列の列方向に連続した(2r−1)番目の部分行列の列重みと2r番目の部分行列(但し、rは列重み番号)の列重みの合計はすべて1であるように構成された、複数の部分行列の集合を用い、
受信語データを入力することにより初期化された列処理演算データ第2記憶手段に行重み番号及び列重み番号ごとにそれぞれに書き込む第1ステップと、
前記検査行列の「1」の要素に対して、前記第2記憶手段に記憶された列処理演算データを読み出し、列重みの2倍数の並行処理により行処理演算を行い、演算データを第1記憶手段に行重み番号及び列重み番号ごとにそれぞれに書き込む第2ステップと、
前記検査行列の「1」の要素に対して、前記第1記憶手段に記憶された前記行処理演算データを読み出し、行重みの数の並行処理により列処理演算を行い、演算データを前記第2記憶手段に行重み番号及び列重み番号ごとにそれぞれに書き込むと共に、前記行処理演算データを用いて一時推定語を演算する第3ステップと、
前記第2ステップと前記第3ステップとをこの順に所定の回数繰り返す第4ステップと、を有し、
前記列重みは前記部分行列の列重みであり、前記行重みは前記部分行列の行重みである
ことを特徴とする低密度パリティ検査符号の復号方法。 - 受信語のエラー訂正を行う検査行列を用いて行処理演算を実行する行処理演算回路と、
受信語のエラー訂正を行う前記検査行列を用いて列処理演算を実行する列処理演算回路と、
前記行処理演算回路による行処理演算データを記憶する第1記憶手段と、
前記列処理演算回路による列処理演算データを記憶する第2記憶手段と、
前記第1記憶手段に記憶された2つのデータのうちのいずれかを選択して出力する選択回路と、を備え、
前記検査行列は、列方向に列重みの2倍数で分割され、行方向に行重みの数で分割された複数の部分行列の集合として構成され、
前記検査行列の列方向に連続した(2r−1)番目の部分行列の列重みと2r番目の部分行列(但し、rはすべての列重み番号の範囲)の列重みの合計はすべて1であるように構成され、
前記複数の部分行列のうち、行方向に連続した2つの部分行列の行重みの合計はすべて2であるように構成され、
前記第1記憶手段は、前記検査行列の「1」の要素について、同一行重み番号及び同一列重み番号ごとに前記行処理演算データを記憶し、
前記第2記憶手段は、前記検査行列の「1」の要素について、同一行重み番号及び同一列重み番号ごとに前記列処理演算データを記憶し、
前記行処理演算回路は、前記第2記憶手段から読み出された列処理演算データを用いて列重みの2倍数の行処理演算を並行処理し、演算データを行重み番号及び列重み番号ごとに、前記第1記憶手段にそれぞれに書き込み、
前記列処理演算回路は、前記選択回路により選択して出力された前記行処理演算データを用いて行重みの数の列処理演算を並行処理し、演算データを列重み番号及び行重み番号ごとに、前記第2記憶手段にそれぞれに書き込み、
前記列重みは前記部分行列の列重みであり、前記行重みは前記部分行列の行重みである
ことを特徴とする低密度パリティ検査符号の復号装置。 - 前記第1記憶手段は、前記検査行列の2つの行のすべての「1」の要素に対応する行処理演算データを同時に2行書き込み可能な2ポートを有する複数のデュアルポートRAMを有する
ことを特徴とする請求項5記載の復号装置。 - 前記第2記憶手段は、前記検査行列の2つの行のすべての「1」の要素に対応する列処理演算データを同時に2行読み出し可能な2ポートを有する複数のデュアルポートRAMを有する
ことを特徴とする請求項5または6に記載の復号装置。 - 前記第2記憶手段は、前記行方向に連続した2つの部分行列において、2つの列のすべての「1」の要素に対応する列処理演算データを同時に書き込み可能なデュアルポートRAMを有する
ことを特徴とする請求項5〜7のいずれか1つに記載の復号装置。 - 前記第1記憶手段は、前記行方向に連続した2つの部分行列において、2つの列のすべての「1」の要素に対応する行処理演算データを同時に読み出し可能なデュアルポートRAMを有する
ことを特徴とする請求項5〜8のいずれか1つに記載の復号装置。 - 受信語のエラー訂正を行う検査行列として、列方向に列重みの2倍数で分割し、行方向に行重みの数で行を分割することにより形成した複数の部分行列の集合であって、前記検査行列の列方向に連続した(2r−1)番目の部分行列の列重みと2r番目の部分行列(但し、rはすべての列重み番号の範囲)の列重みの合計はすべて1であるように構成され、前記複数の部分行列のうち、行方向に連続した2つの部分行列の行重みの合計はすべて2であるように構成された、複数の部分行列の集合を用い、
受信語データを入力することにより初期化された演算データを第2記憶手段に行重み番号及び列重み番号ごとにそれぞれに書き込む第1ステップと、
前記検査行列の「1」の要素に対して、前記第2記憶手段に記憶された列処理演算データを読み出し、列重みの2倍数の並行処理により行処理演算を行い、演算データを第1記憶手段に行重み番号及び列重み番号ごとにそれぞれに書き込む第2ステップと、
前記検査行列の「1」の要素に対して、前記第1記憶手段に記憶された2つの前記行処理演算データのいずれかを選択して読み出して、行重みの数の並行処理により列処理演算を行い、演算データを前記第2記憶手段に行重み番号及び列重み番号ごとにそれぞれに書き込むと共に、前記行処理演算データを用いて一時推定語を演算する第3ステップと、
前記第2ステップと前記第3ステップとをこの順に所定の回数繰り返す第4ステップと、を有し、
前記列重みは前記部分行列の列重みであり、前記行重みは前記部分行列の行重みである
ことを特徴とする低密度パリティ検査符号の復号方法。
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KR101304570B1 (ko) * | 2012-01-30 | 2013-09-05 | 연세대학교 산학협력단 | 패리티 체크 행렬 생성 방법, 이를 이용한 오류 정정 방법 및 장치, 오류 정정 장치용 디코더 그리고 오류 정정 장치를 포함하는 메모리 및 전자장치 |
WO2013140727A1 (ja) | 2012-03-19 | 2013-09-26 | パナソニック株式会社 | 復号装置 |
KR102002933B1 (ko) | 2012-04-09 | 2019-07-23 | 삼성전자주식회사 | 메모리 컨트롤러의 동작 방법과 상기 메모리 컨트롤러를 포함하는 장치들 |
Family Cites Families (4)
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JP2005045735A (ja) * | 2003-07-25 | 2005-02-17 | Sony Corp | 符号検出装置及び方法、復号装置及び方法、並びに情報処理装置及び方法 |
WO2005050987A1 (en) | 2003-11-20 | 2005-06-02 | Electronics And Telecommunications Research Institute | Apparatus and method of decision feedback equalization in terrestrial digital broadcasting receiver |
KR20050071842A (ko) * | 2004-01-03 | 2005-07-08 | 이광재 | 반 집합 대수 엘디피씨 부호의 구성 방법 및 부호화 장치 |
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