JP2833327B2 - アドレス発生方法およびアドレス発生回路 - Google Patents
アドレス発生方法およびアドレス発生回路Info
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Description
【０００１】
【産業上の利用分野】本発明はアドレス発生方法および
アドレス発生回路に関し、特に高能率画像符号化処理に
用いられるジグザグスキャンアドレスのアドレス発生方
法およびアドレス発生回路に関する。
アドレス発生回路に関し、特に高能率画像符号化処理に
用いられるジグザグスキャンアドレスのアドレス発生方
法およびアドレス発生回路に関する。
【０００２】
【従来の技術】従来、この種のジグザグスキャンアドレ
スのアドレス発生方法は、対象とするメモリに対して、
プログラムによりアドレス順序を逐次指定するか、また
は変換テーブルを用いて、線形アドレスをジグザグスキ
ャンアドレスに変換することによって実現されていた。
スのアドレス発生方法は、対象とするメモリに対して、
プログラムによりアドレス順序を逐次指定するか、また
は変換テーブルを用いて、線形アドレスをジグザグスキ
ャンアドレスに変換することによって実現されていた。
【０００３】図３は従来のジグザグスキャンアドレスに
よるメモリアクセス方法の一例を示す図である。たとえ
ば、８×８のジグザグスキャンを行なうには、線形の６
４のアドレス空間（アドレス０〜６３）を８×８の２次
元領域とし、初期アドレス０から０→１→８→１６→９
→２→３→１０→…→６３のように、ジグザグ状にスキ
ャンする。
よるメモリアクセス方法の一例を示す図である。たとえ
ば、８×８のジグザグスキャンを行なうには、線形の６
４のアドレス空間（アドレス０〜６３）を８×８の２次
元領域とし、初期アドレス０から０→１→８→１６→９
→２→３→１０→…→６３のように、ジグザグ状にスキ
ャンする。
【０００４】図４は、このようなジグザグスキャンアド
レスを発生するアドレス発生方法を用いるアドレス発生
回路の一例を示すブロック図である。従来のアドレス発
生方法およびアドレス発生回路は、図４に示すように、
デコーダ３１と、変換テーブル３２と、読出回路３３と
を備えて構成されていた。
レスを発生するアドレス発生方法を用いるアドレス発生
回路の一例を示すブロック図である。従来のアドレス発
生方法およびアドレス発生回路は、図４に示すように、
デコーダ３１と、変換テーブル３２と、読出回路３３と
を備えて構成されていた。
【０００５】次に、従来のアドレス発生方法およびアド
レス発生回路の動作について説明する。０→１→２…→
６２→６３なる線形アドレスＡＬの入力に対して、変換
テーブル３２を用いて、０→１→８→…→６３なるジグ
ザグスキャンアドレスＡＺに変換して、読出回路３３か
ら出力するというものであった。
レス発生回路の動作について説明する。０→１→２…→
６２→６３なる線形アドレスＡＬの入力に対して、変換
テーブル３２を用いて、０→１→８→…→６３なるジグ
ザグスキャンアドレスＡＺに変換して、読出回路３３か
ら出力するというものであった。
【０００６】
【発明が解決しようとする課題】上述した従来のアドレ
ス発生方法およびアドレス発生回路は、変換テーブルを
用いて実現する場合には、スキャン範囲を拡大したとき
変換テーブルのハードウェア量がビット長の２乗に比例
するので急速に増大するという欠点があった。たとえ
ば、スキャン範囲を８×８から１６×１６に拡大する
と、変換テーブルの大きさは４倍となる。また、プログ
ラムによりアドレス順序を逐次指定する方法では、スキ
ャン範囲を拡大したときマシンサイクル毎のアドレス発
生が困難となるという問題点があった。
ス発生方法およびアドレス発生回路は、変換テーブルを
用いて実現する場合には、スキャン範囲を拡大したとき
変換テーブルのハードウェア量がビット長の２乗に比例
するので急速に増大するという欠点があった。たとえ
ば、スキャン範囲を８×８から１６×１６に拡大する
と、変換テーブルの大きさは４倍となる。また、プログ
ラムによりアドレス順序を逐次指定する方法では、スキ
ャン範囲を拡大したときマシンサイクル毎のアドレス発
生が困難となるという問題点があった。
【０００７】本発明の目的は、スキャン範囲を拡大した
ときのハードウェア量の急速な増加を緩和し、かつ、マ
シンサイクル毎に効率よくジグザグスキャンアドレスを
発生するアドレス発生方法およびアドレス発生回路を提
供することにある。
ときのハードウェア量の急速な増加を緩和し、かつ、マ
シンサイクル毎に効率よくジグザグスキャンアドレスを
発生するアドレス発生方法およびアドレス発生回路を提
供することにある。
【０００８】
【課題を解決するための手段】第一発明のアドレス発生
方法は、ｎ（ｎ≧２ｍ；ｍは自然数）ビットのアドレス
空間を有する記憶装置をアクセスするためのアドレス発
生方法において、ｎビットの初期アドレスの値に、それ
ぞれ以下の（Ａ）〜（Ｆ）の処理を順に実行して与えら
れるｍビットの第一の２の補数である第一のオフセット
値を上位ビットとしｍビットの第二の２の補数である第
二のオフセット値を下位ビットとするビット列の連接に
より得られる２ｍビットの第三のオフセット値を加算し
て生成されることを特徴とするアドレス発生方法。 （Ａ）前記第三のオフセット値の初期値を（０，０）と
し、前記第一および第二のオフセット値にそれぞれ加算
する現在の加算値を第一の加算値（−１，＋１）とす
る。 （Ｂ）現在の前記第三のオフセット値に前記第一の加算
値（−１，＋１）を加算し続け、前記第一のオフセット
値が負になった場合にはこの第一のオフセット値を０に
補正して次の前記第三のオフセット値とするとともに次
の前記加算値を第二の加算値（＋１，−１）とする。 （Ｃ）現在の前記第三のオフセット値に前記第二の加算
値（＋１，−１）を加算し続け、前記第二のオフセット
値が負になった場合にはこの第二のオフセット値を０に
補正して次の前記第三のオフセット値とするとともに次
の前記加算値を前記第一の加算値（−１，＋１）とす
る。 （Ｄ）現在の前記第三のオフセット値に前記第二の加算
値（＋１，−１）を加算し続け、前記第一のオフセット
値が２m-1 −１になった場合には次の前記加算値を前記
第一の加算値（−１，＋１）とし、前記次の加算値で計
算される前記第一のオフセット値を２m-1 −１に保持す
る。 （Ｅ）現在の前記第三のオフセット値に前記第一の加算
値（−１，＋１）を加算し続け、前記第二のオフセット
値が２m-1 −１になった場合には次の前記加算値を前記
第二の加算値（＋１，−１）とし、前記次の加算値で計
算される前記第二のオフセット値を２m-1 −１に保持す
る。 （Ｆ）現在の前記第三のオフセット値が（２m-1 −１，
２m-1 −１）になった場合にはアドレス発生を終了す
る。
方法は、ｎ（ｎ≧２ｍ；ｍは自然数）ビットのアドレス
空間を有する記憶装置をアクセスするためのアドレス発
生方法において、ｎビットの初期アドレスの値に、それ
ぞれ以下の（Ａ）〜（Ｆ）の処理を順に実行して与えら
れるｍビットの第一の２の補数である第一のオフセット
値を上位ビットとしｍビットの第二の２の補数である第
二のオフセット値を下位ビットとするビット列の連接に
より得られる２ｍビットの第三のオフセット値を加算し
て生成されることを特徴とするアドレス発生方法。 （Ａ）前記第三のオフセット値の初期値を（０，０）と
し、前記第一および第二のオフセット値にそれぞれ加算
する現在の加算値を第一の加算値（−１，＋１）とす
る。 （Ｂ）現在の前記第三のオフセット値に前記第一の加算
値（−１，＋１）を加算し続け、前記第一のオフセット
値が負になった場合にはこの第一のオフセット値を０に
補正して次の前記第三のオフセット値とするとともに次
の前記加算値を第二の加算値（＋１，−１）とする。 （Ｃ）現在の前記第三のオフセット値に前記第二の加算
値（＋１，−１）を加算し続け、前記第二のオフセット
値が負になった場合にはこの第二のオフセット値を０に
補正して次の前記第三のオフセット値とするとともに次
の前記加算値を前記第一の加算値（−１，＋１）とす
る。 （Ｄ）現在の前記第三のオフセット値に前記第二の加算
値（＋１，−１）を加算し続け、前記第一のオフセット
値が２m-1 −１になった場合には次の前記加算値を前記
第一の加算値（−１，＋１）とし、前記次の加算値で計
算される前記第一のオフセット値を２m-1 −１に保持す
る。 （Ｅ）現在の前記第三のオフセット値に前記第一の加算
値（−１，＋１）を加算し続け、前記第二のオフセット
値が２m-1 −１になった場合には次の前記加算値を前記
第二の加算値（＋１，−１）とし、前記次の加算値で計
算される前記第二のオフセット値を２m-1 −１に保持す
る。 （Ｆ）現在の前記第三のオフセット値が（２m-1 −１，
２m-1 −１）になった場合にはアドレス発生を終了す
る。
【０００９】また、第２の発明のアドレス発生回路は、
ｎ（ｎ≧２ｍ；ｍは自然数）ビットの初期アドレス値と
１ ビットのアドレス発生開始信号を入力とし、ｎビッ
トのアドレスと１ビットのアドレス発生終了信号を出力
し前記アドレス発生開始信号をメモリイネーブル信号と
して出力するアドレス発生回路において、データ入力お
よびロード入力を有し前記初期アドレス値を格納するｎ
ビットの第一のレジスタと、データ入力とホールド入力
およびクリア入力とをそれぞれ有するｍビットの第二お
よび第三のレジスタと、前記第一のレジスタの出力と、
前記第二のレジスタの出力のビット列を上位ビットとと
し前記第三のレジスタの出力のビット列を下位ビットと
するビット列の連接値とを加算する第一の加算器と、そ
れぞれ前記第二および第三のレジスタの前記ホールド入
力を印加するイネーブル入力およびクリア入力付きの第
一および第二の１ビットレジスタと、１ビットの第一の
制御入力を有し、前記第一の制御入力が’０’のときは
それぞれ＋１および−１を出力し、前記第一の制御入力
が’１’のときはそれぞれ−１および＋１のｍビットの
２の補数を出力する第一および第二のセレクタと、前記
第一および第二のセレクタのそれぞれ前記第一の制御入
力を印加するイネーブル入力およびクリア入力付きの１
ビットのトグルフリップフロップと、前記第二のレジス
タの出力と前記第一のセレクタの出力とを加算する第二
の加算器と、前記第三のレジスタの出力と前記第二のセ
レクタの出力とを加算する第三の加算器と、前記第二の
加算器の出力が２m-1 −１であることを示し前記第一の
１ビットレジスタの前記イネーブル入力に与える第一の
出力および前記第二の加算器の出力が−１であることを
示す第二の出力を有するｍビットの第一の比較器と、前
記第三の加算器の出力が２m-1 −１であることを示し前
記第二の１ビットレジスタの前記イネーブル入力に与え
る第三の出力および前記第三の加算器の出力が−１であ
ることを示す第四の出力を有するｍビットの第二の比較
器と、前記第一，第二，第三，第四の出力を入力とし前
記トグルフリップフロップの前記イネーブル入力に出力
を与えるＯＲ回路と、ｍビットの値’０’および前記第
二の加算器の出力をデータ入力とし前記第二の出力を第
二の制御入力とし前記第二の制御入力が’１’のとき
は’０’を出力し前記第二の制御入力が’０’のときは
前記第二の加算器の出力を出力して前記第二のレジスタ
のデータ入力に与える第三のセレクタと、ｍビットの
値’０’および前記第三の加算器の出力をデータ入力と
し前記第四の出力を第三の制御入力とし前記第三の制御
入力が’１’のときは’０’を出力し前記第三の制御入
力が’０’のときは前記第三の加算器の出力を出力して
前記第三のレジスタのデータ入力に与える第四のセレク
タと、前記第一および第三の出力を入力とし前記アドレ
ス発生終了信号を出力するＡＮＤ回路とを備えることに
より構成されている。
ｎ（ｎ≧２ｍ；ｍは自然数）ビットの初期アドレス値と
１ ビットのアドレス発生開始信号を入力とし、ｎビッ
トのアドレスと１ビットのアドレス発生終了信号を出力
し前記アドレス発生開始信号をメモリイネーブル信号と
して出力するアドレス発生回路において、データ入力お
よびロード入力を有し前記初期アドレス値を格納するｎ
ビットの第一のレジスタと、データ入力とホールド入力
およびクリア入力とをそれぞれ有するｍビットの第二お
よび第三のレジスタと、前記第一のレジスタの出力と、
前記第二のレジスタの出力のビット列を上位ビットとと
し前記第三のレジスタの出力のビット列を下位ビットと
するビット列の連接値とを加算する第一の加算器と、そ
れぞれ前記第二および第三のレジスタの前記ホールド入
力を印加するイネーブル入力およびクリア入力付きの第
一および第二の１ビットレジスタと、１ビットの第一の
制御入力を有し、前記第一の制御入力が’０’のときは
それぞれ＋１および−１を出力し、前記第一の制御入力
が’１’のときはそれぞれ−１および＋１のｍビットの
２の補数を出力する第一および第二のセレクタと、前記
第一および第二のセレクタのそれぞれ前記第一の制御入
力を印加するイネーブル入力およびクリア入力付きの１
ビットのトグルフリップフロップと、前記第二のレジス
タの出力と前記第一のセレクタの出力とを加算する第二
の加算器と、前記第三のレジスタの出力と前記第二のセ
レクタの出力とを加算する第三の加算器と、前記第二の
加算器の出力が２m-1 −１であることを示し前記第一の
１ビットレジスタの前記イネーブル入力に与える第一の
出力および前記第二の加算器の出力が−１であることを
示す第二の出力を有するｍビットの第一の比較器と、前
記第三の加算器の出力が２m-1 −１であることを示し前
記第二の１ビットレジスタの前記イネーブル入力に与え
る第三の出力および前記第三の加算器の出力が−１であ
ることを示す第四の出力を有するｍビットの第二の比較
器と、前記第一，第二，第三，第四の出力を入力とし前
記トグルフリップフロップの前記イネーブル入力に出力
を与えるＯＲ回路と、ｍビットの値’０’および前記第
二の加算器の出力をデータ入力とし前記第二の出力を第
二の制御入力とし前記第二の制御入力が’１’のとき
は’０’を出力し前記第二の制御入力が’０’のときは
前記第二の加算器の出力を出力して前記第二のレジスタ
のデータ入力に与える第三のセレクタと、ｍビットの
値’０’および前記第三の加算器の出力をデータ入力と
し前記第四の出力を第三の制御入力とし前記第三の制御
入力が’１’のときは’０’を出力し前記第三の制御入
力が’０’のときは前記第三の加算器の出力を出力して
前記第三のレジスタのデータ入力に与える第四のセレク
タと、前記第一および第三の出力を入力とし前記アドレ
ス発生終了信号を出力するＡＮＤ回路とを備えることに
より構成されている。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明のアドレス発生方法の一実施
例を示す図である。
例を示す図である。
【００１２】本実施例のアドレス発生方法は、図１に示
すように、初期アドレスＳＡとしてして与えられるｎビ
ットのアドレス１０１と、制御論理１０６にしたがって
各々の値が変化する２つの４ビットのオフセット１０
３，１０４のオフセット１０３の値ＯＦＹを上位ビット
とし、オフセット１０４の値ＯＦＸを下位ビットとする
ビット列の連接により得られる８ビットのオフセット１
０５の値（ＯＦＹ，ＯＦＸ）とを、加算器１０２により
加算した加算結果をアドレス出力ＡＺとするものであ
る。
すように、初期アドレスＳＡとしてして与えられるｎビ
ットのアドレス１０１と、制御論理１０６にしたがって
各々の値が変化する２つの４ビットのオフセット１０
３，１０４のオフセット１０３の値ＯＦＹを上位ビット
とし、オフセット１０４の値ＯＦＸを下位ビットとする
ビット列の連接により得られる８ビットのオフセット１
０５の値（ＯＦＹ，ＯＦＸ）とを、加算器１０２により
加算した加算結果をアドレス出力ＡＺとするものであ
る。
【００１３】制御論理１０６は、表１に示すように、現
在のオフセット１０５の値（ＯＦＹ，ＯＦＸ）と、オフ
セット１０３の値ＯＦＹ，１０４の値ＯＦＸに対する現
在の加算値（＋１，−１）または（−１，＋１）との加
算により次の時刻のオフセット１０５の値（ＯＦＹ，Ｏ
ＦＸ）を算出することを基本の動作とする。
在のオフセット１０５の値（ＯＦＹ，ＯＦＸ）と、オフ
セット１０３の値ＯＦＹ，１０４の値ＯＦＸに対する現
在の加算値（＋１，−１）または（−１，＋１）との加
算により次の時刻のオフセット１０５の値（ＯＦＹ，Ｏ
ＦＸ）を算出することを基本の動作とする。
【００１４】次に、補正１と、補正２の２つの補正方法
がある。
がある。
【００１５】補正１は、オフセット１０３の値ＯＦＹま
たは１０４の値ＯＦＸが−１になったらこの−１を０に
補正をし、次の時刻での加算値を変更する補正方法であ
る。
たは１０４の値ＯＦＸが−１になったらこの−１を０に
補正をし、次の時刻での加算値を変更する補正方法であ
る。
【００１６】補正２は、オフセット１０３の値ＯＦＹま
たは１０４の値ＯＦＸが７になったら次の時刻でこの７
を保持し、加算値を変更する補正方法である。
たは１０４の値ＯＦＸが７になったら次の時刻でこの７
を保持し、加算値を変更する補正方法である。
【００１７】ここで、加算値の変更とは、現在の加算値
が（＋１，−１）である場合には次の時刻で（−１，＋
１）に、現在の加算値が（−１，＋１）である場合には
次の時刻で（＋１，−１）にそれぞれ変更することであ
る。
が（＋１，−１）である場合には次の時刻で（−１，＋
１）に、現在の加算値が（−１，＋１）である場合には
次の時刻で（＋１，−１）にそれぞれ変更することであ
る。
【００１８】
【表１】
【００１９】図２は本発明のアドレス発生回路の一実施
例を示すブロック図である。
例を示すブロック図である。
【００２０】本実施例のアドレス発生回路は、図２に示
すように、初期アドレスＳＡを格納するロード入力付き
のレジスタ１と、ｎビットの加算器２と、イネーブル付
きの１ビットのレジスタ３，６と、２つの４ビットのオ
フセット値ＯＦＹ，ＯＦＸをそれぞれ格納しクリア入力
およびホールド入力付の４ビットのレジスタ４，５
と、’＋１’，’−１’の２つの値のいずれかをそれぞ
れ選択する２入力４ビットセレクタ７，８と、セレクタ
７の出力とレジスタ４の出力およびセレクタ８の出力と
レジスタ５の出力とをそれぞれ加算する４ビットの加算
器９，１０と、加算器９，１０の出力をそれぞれ比較す
る４ビットの比較器１１，１２と、比較器１１の出力に
より加算器９の出力と’０’とのいずれかを選択する２
入力４ビットセレクタ１５と、比較器１２の出力により
加算器１０の出力と’０’とのいずれかを選択する２入
力４ビットセレクタ１６と、比較器１１，１２の出力の
ＯＲをとるＯＲゲート１３と、ＯＲゲート１３の出力を
入力するクリア入力付きの１ビットのトグルフリップフ
ロップ（ＴＧＬ）１４と、比較器１１，１２の出力が入
力されアドレス発生終了信号ＡＥを出力するＡＮＤゲー
ト１７とを備えて構成されている。
すように、初期アドレスＳＡを格納するロード入力付き
のレジスタ１と、ｎビットの加算器２と、イネーブル付
きの１ビットのレジスタ３，６と、２つの４ビットのオ
フセット値ＯＦＹ，ＯＦＸをそれぞれ格納しクリア入力
およびホールド入力付の４ビットのレジスタ４，５
と、’＋１’，’−１’の２つの値のいずれかをそれぞ
れ選択する２入力４ビットセレクタ７，８と、セレクタ
７の出力とレジスタ４の出力およびセレクタ８の出力と
レジスタ５の出力とをそれぞれ加算する４ビットの加算
器９，１０と、加算器９，１０の出力をそれぞれ比較す
る４ビットの比較器１１，１２と、比較器１１の出力に
より加算器９の出力と’０’とのいずれかを選択する２
入力４ビットセレクタ１５と、比較器１２の出力により
加算器１０の出力と’０’とのいずれかを選択する２入
力４ビットセレクタ１６と、比較器１１，１２の出力の
ＯＲをとるＯＲゲート１３と、ＯＲゲート１３の出力を
入力するクリア入力付きの１ビットのトグルフリップフ
ロップ（ＴＧＬ）１４と、比較器１１，１２の出力が入
力されアドレス発生終了信号ＡＥを出力するＡＮＤゲー
ト１７とを備えて構成されている。
【００２１】次に、本実施例のアドレス発生回路の動作
について説明する。
について説明する。
【００２２】まず、ｎビットの初期アドレスＳＡがレジ
スタ１に格納される。次にアドレス発生信号ＡＧによ
り、レジスタ１の初期アドレスＳＡは、レジスタ４のオ
フセット値ＯＦＹを上位ビットとし、レジスタ５のオフ
セット値ＯＦＸを下位ビットとするビット列の連接によ
り得られる８ビットのオフセット値（ＯＦＹ，ＯＦＸ）
と加算器２で加算され、クロックサイクル毎にアドレス
出力ＡＺとして出力される。
スタ１に格納される。次にアドレス発生信号ＡＧによ
り、レジスタ１の初期アドレスＳＡは、レジスタ４のオ
フセット値ＯＦＹを上位ビットとし、レジスタ５のオフ
セット値ＯＦＸを下位ビットとするビット列の連接によ
り得られる８ビットのオフセット値（ＯＦＹ，ＯＦＸ）
と加算器２で加算され、クロックサイクル毎にアドレス
出力ＡＺとして出力される。
【００２３】レジスタ４のオフセット値ＯＦＹは、セレ
クタ７により選択される値’＋１’，’−１’のいずれ
か一方が加算器９により加算され、この加算結果ＡＹは
比較器１１と、セレクタ１５とに入力される。
クタ７により選択される値’＋１’，’−１’のいずれ
か一方が加算器９により加算され、この加算結果ＡＹは
比較器１１と、セレクタ１５とに入力される。
【００２４】次に、比較器１１では、加算器９の加算結
果ＡＹが２つの値−１（１１１１）と７（０１１１）と
同時に比較され、それぞれの比較結果ＣＹ１，ＣＹ２が
出力される。まず、比較結果ＣＹ１が−１に等しい場合
には、セレクタ１５から出力ＤＹとして０が出力され
る。また、比較結果ＣＹ１が−１に等しくない場合に
は、セレクタ１５から加算器９の加算結果ＡＹがそのま
ま出力される。セレクタ１５の出力ＤＹはレジスタ４に
格納される。
果ＡＹが２つの値−１（１１１１）と７（０１１１）と
同時に比較され、それぞれの比較結果ＣＹ１，ＣＹ２が
出力される。まず、比較結果ＣＹ１が−１に等しい場合
には、セレクタ１５から出力ＤＹとして０が出力され
る。また、比較結果ＣＹ１が−１に等しくない場合に
は、セレクタ１５から加算器９の加算結果ＡＹがそのま
ま出力される。セレクタ１５の出力ＤＹはレジスタ４に
格納される。
【００２５】また、比較結果ＣＹ２が７に等しい場合に
は、比較結果ＣＹ２がレジスタ３のイネーブル入力Ｅに
入力され、次のクロックサイクルでレジスタ３の出力Ｈ
Ｙはレジスタ４のホールド入力に入力される。この結
果、レジスタ４のオフセット値ＯＦＹは次のクロックサ
イクルでは７となっており、また、２クロックサイクル
後も７に保持される。
は、比較結果ＣＹ２がレジスタ３のイネーブル入力Ｅに
入力され、次のクロックサイクルでレジスタ３の出力Ｈ
Ｙはレジスタ４のホールド入力に入力される。この結
果、レジスタ４のオフセット値ＯＦＹは次のクロックサ
イクルでは７となっており、また、２クロックサイクル
後も７に保持される。
【００２６】次に、比較器１１の２つの比較結果ＣＹ
１，ＣＹ２が−１または７に等しい場合には、比較器１
１の出力ＣＹ１，ＣＹ２はＯＲゲート１３に入力され
る。ＯＲゲート１３の出力はＴＧＬ１４に入力され、次
のクロックサイクルでＴＧＬ１４の出力を反転し、これ
によりセレクタ７および８の出力を切替る。
１，ＣＹ２が−１または７に等しい場合には、比較器１
１の出力ＣＹ１，ＣＹ２はＯＲゲート１３に入力され
る。ＯＲゲート１３の出力はＴＧＬ１４に入力され、次
のクロックサイクルでＴＧＬ１４の出力を反転し、これ
によりセレクタ７および８の出力を切替る。
【００２７】一方、レジスタ５のオフセット値ＯＦＸ
は、セレクタ８により選択される値’＋１’，’−１’
のいずれか一方が加算器１０により加算され、この加算
結果ＡＸは比較器１２と、セレクタ１６とに入力され
る。
は、セレクタ８により選択される値’＋１’，’−１’
のいずれか一方が加算器１０により加算され、この加算
結果ＡＸは比較器１２と、セレクタ１６とに入力され
る。
【００２８】次に、比較器１２では、加算器１０の加算
結果ＡＸが２つの値−１（１１１１）と７（０１１１）
と同時に比較され、それぞれの比較結果ＣＸ１，ＣＸ２
が出力される。まず、比較結果ＣＸ１が−１に等しい場
合には、セレクタ１６から０が出力される。また、比較
結果ＣＸ１が−１に等しくない場合には、セレクタ１６
から加算器１０の加算結果ＡＸがそのまま出力される。
セレクタ１６の出力はレジスタ４に格納される。
結果ＡＸが２つの値−１（１１１１）と７（０１１１）
と同時に比較され、それぞれの比較結果ＣＸ１，ＣＸ２
が出力される。まず、比較結果ＣＸ１が−１に等しい場
合には、セレクタ１６から０が出力される。また、比較
結果ＣＸ１が−１に等しくない場合には、セレクタ１６
から加算器１０の加算結果ＡＸがそのまま出力される。
セレクタ１６の出力はレジスタ４に格納される。
【００２９】また、比較結果ＣＸ２が７に等しい場合に
は、比較結果ＣＸ２がレジスタ６のイネーブル入力Ｅに
入力され、次のクロックサイクルでレジスタ６の出力Ｈ
Ｘはレジスタ５のホールド入力に入力される。この結
果、レジスタ５のオフセット値ＯＦＹは次のクロックサ
イクルでは７となっており、また、２クロックサイクル
後も７に保持される。
は、比較結果ＣＸ２がレジスタ６のイネーブル入力Ｅに
入力され、次のクロックサイクルでレジスタ６の出力Ｈ
Ｘはレジスタ５のホールド入力に入力される。この結
果、レジスタ５のオフセット値ＯＦＹは次のクロックサ
イクルでは７となっており、また、２クロックサイクル
後も７に保持される。
【００３０】次に、比較器１２の２つの比較結果ＣＸ
１，ＣＸ２が−１または７に等しい場合には、比較器１
２の出力はＯＲゲート１３に入力される。ＯＲゲート１
３の出力はＴＧＬ１４に入力され、次のクロックサイク
ルでＴＧＬ１４の出力を反転し、これによりセレクタ７
および８の出力を切替る。
１，ＣＸ２が−１または７に等しい場合には、比較器１
２の出力はＯＲゲート１３に入力される。ＯＲゲート１
３の出力はＴＧＬ１４に入力され、次のクロックサイク
ルでＴＧＬ１４の出力を反転し、これによりセレクタ７
および８の出力を切替る。
【００３１】セレクタ７，８はそれぞれの出力の極性が
相補の関係となるような制御信号が与えられる。たとえ
ば、セレクタ７が−１を出力しているときにはセレクタ
８は＋１を出力する。
相補の関係となるような制御信号が与えられる。たとえ
ば、セレクタ７が−１を出力しているときにはセレクタ
８は＋１を出力する。
【００３２】アドレス発生信号ＡＧは、レジスタ１のロ
ード入力と、レジスタ３〜６およびＴＧＬ１４のクリア
入力に与えられ、０または１のいずれか一方の値でイネ
ーブルとなるものとする。
ード入力と、レジスタ３〜６およびＴＧＬ１４のクリア
入力に与えられ、０または１のいずれか一方の値でイネ
ーブルとなるものとする。
【００３３】比較器１１の比較結果ＣＹ２と比較器１２
の比較結果ＣＸ２とはＡＮＤゲート１７に入力され、両
者共７に等しい場合の出力のときにはアドレス発生終了
信号ＡＥを出力して処理を終了する。
の比較結果ＣＸ２とはＡＮＤゲート１７に入力され、両
者共７に等しい場合の出力のときにはアドレス発生終了
信号ＡＥを出力して処理を終了する。
【００３４】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。たとえば、実施例は８×８のジグザグスキャンを
例にとって説明しているが、任意の大きさのジグザグス
キャンの場合にも、本発明の主旨を逸脱しない限り適用
できることは勿論である。またこれを記憶装置に組込む
アドレス発生回路のみでなく、本発明を含む記憶装置を
一部とする他のシステムにおいても、本発明の主旨を逸
脱しない限り適用できることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。たとえば、実施例は８×８のジグザグスキャンを
例にとって説明しているが、任意の大きさのジグザグス
キャンの場合にも、本発明の主旨を逸脱しない限り適用
できることは勿論である。またこれを記憶装置に組込む
アドレス発生回路のみでなく、本発明を含む記憶装置を
一部とする他のシステムにおいても、本発明の主旨を逸
脱しない限り適用できることは勿論である。
【００３５】
【発明の効果】以上説明したように、本発明のアドレス
発生方法およびアドレス発生回路は、スキャン範囲を拡
大することによる制御論理のハードウェア量の増加は、
ほぼビット長に比例するので、従来のビット長の２乗に
比例する変換テーブルに比較すると大幅にハードウェア
量の増加を低減できこれを用いたシステムの小型化が可
能になるという効果がある。また、制御論理はハードワ
イヤで実現されるので、マシンサイクル毎のジグザグス
キャンアドレスの発生が可能となり、メモリのジグザグ
スキャンの高速化が可能になるという効果がある。
発生方法およびアドレス発生回路は、スキャン範囲を拡
大することによる制御論理のハードウェア量の増加は、
ほぼビット長に比例するので、従来のビット長の２乗に
比例する変換テーブルに比較すると大幅にハードウェア
量の増加を低減できこれを用いたシステムの小型化が可
能になるという効果がある。また、制御論理はハードワ
イヤで実現されるので、マシンサイクル毎のジグザグス
キャンアドレスの発生が可能となり、メモリのジグザグ
スキャンの高速化が可能になるという効果がある。
【図１】本発明のアドレス発生方法の一実施例を示すブ
ロック図である。
ロック図である。
【図２】本発明のアドレス発生回路の一実施例を示すブ
ロック図である。
ロック図である。
【図３】従来のアドレス発生方法の一例を示す図であ
る。
る。
【図４】従来のアドレス発生方法およびアドレス発生回
路の一例を示すブロック図である。
路の一例を示すブロック図である。
１，３〜６ レジスタ ２，９，１０ 加算器 ７，８，１５，１６ セレクタ １１，１２ 比較器 １３ ＯＲゲート １４ トグルフリップフロップ（ＴＧＬ） １７ ＡＮＤゲート ３１ デコーダ ３２ 変換テーブル ３３ 読出回路 １０１ 初期アドレス １０２，１０３，１０４ オフセット １０５ 制御論理
Claims (2)
- 【請求項１】 ｎ（ｎ≧２ｍ；ｍは自然数）ビットのア
ドレス空間を有する記憶装置をアクセスするためのアド
レス発生方法において、 ｎビットの初期アドレスの値に、それぞれ以下の（Ａ）
〜（Ｆ）の処理を順に実行して与えられるｍビットの第
一の２の補数である第一のオフセット値を上位ビットと
しｍビットの第二の２の補数である第二のオフセット値
を下位ビットとするビット列の連接により得られる２ｍ
ビットの第三のオフセット値を加算して生成されること
を特徴とするアドレス発生方法。 （Ａ）前記第三のオフセット値の初期値を（０，０）と
し、前記第一および第二のオフセット値にそれぞれ加算
する現在の加算値を第一の加算値（−１，＋１）とす
る。 （Ｂ）現在の前記第三のオフセット値に前記第一の加算
値（−１，＋１）を加算し続け、前記第一のオフセット
値が負になった場合にはこの第一のオフセット値を０に
補正して次の前記第三のオフセット値とするとともに次
の前記加算値を第二の加算値（＋１，−１）とする。 （Ｃ）現在の前記第三のオフセット値に前記第二の加算
値（＋１，−１）を加算し続け、前記第二のオフセット
値が負になった場合にはこの第二のオフセット値を０に
補正して次の前記第三のオフセット値とするとともに次
の前記加算値を前記第一の加算値（−１，＋１）とす
る。 （Ｄ）現在の前記第三のオフセット値に前記第二の加算
値（＋１，−１）を加算し続け、前記第一のオフセット
値が２m-1 −１になった場合には次の前記加算値を前記
第一の加算値（−１，＋１）とし、前記次の加算値で計
算される前記第一のオフセット値を２m-1 −１に保持す
る。 （Ｅ）現在の前記第三のオフセット値に前記第一の加算
値（−１，＋１）を加算し続け、前記第二のオフセット
値が２m-1 −１になった場合には次の前記加算値を前記
第二の加算値（＋１，−１）とし、前記次の加算値で計
算される前記第二のオフセット値を２m-1 −１に保持す
る。 （Ｆ）現在の前記第三のオフセット値が（２m-1 −１，
２m-1 −１）になった場合にはアドレス発生を終了す
る。 - 【請求項２】 ｎ（ｎ≧２ｍ；ｍは自然数）ビットの初
期アドレス値と１ビットのアドレス発生開始信号を入力
とし、ｎビットのアドレスと１ビットのアドレス発生終
了信号を出力し前記アドレス発生開始信号をメモリイネ
ーブル信号として出力するアドレス発生回路において、 データ入力およびロード入力を有し前記初期アドレス値
を格納するｎビットの第一のレジスタと、 データ入力とホールド入力およびクリア入力とをそれぞ
れ有するｍビットの第二および第三のレジスタと、 前記第一のレジスタの出力と、前記第二のレジスタの出
力のビット列を上位ビットととし前記第三のレジスタの
出力のビット列を下位ビットとするビット列の連接値と
を加算する第一の加算器と、 それぞれ前記第二および第三のレジスタの前記ホールド
入力を印加するイネーブル入力およびクリア入力付きの
第一および第二の１ビットレジスタと、 １ビットの第一の制御入力を有し、前記第一の制御入力
が’０’のときはそれぞれ＋１および−１を出力し、前
記第一の制御入力が’１’のときはそれぞれ−１および
＋１のｍビットの２の補数を出力する第一および第二の
セレクタと、 前記第一および第二のセレクタのそれぞれ前記第一の制
御入力を印加するイネーブル入力およびクリア入力付き
の１ビットのトグルフリップフロップと、 前記第二のレジスタの出力と前記第一のセレクタの出力
とを加算する第二の加算器と、 前記第三のレジスタの出力と前記第二のセレクタの出力
とを加算する第三の加算器と、 前記第二の加算器の出力が２m-1 −１であることを示し
前記第一の１ビットレジスタの前記イネーブル入力に与
える第一の出力および前記第二の加算器の出力が−１で
あることを示す第二の出力を有するｍビットの第一の比
較器と、 前記第三の加算器の出力が２m-1 −１であることを示し
前記第二の１ビットレジスタの前記イネーブル入力に与
える第三の出力および前記第三の加算器の出力が−１で
あることを示す第四の出力を有するｍビットの第二の比
較器と、 前記第一，第二，第三，第四の出力を入力とし前記トグ
ルフリップフロップの前記イネーブル入力に出力を与え
るＯＲ回路と、 ｍビットの値’０’および前記第二の加算器の出力をデ
ータ入力とし前記第二の出力を第二の制御入力とし前記
第二の制御入力が’１’のときは’０’を出力し前記第
二の制御入力が’０’のときは前記第二の加算器の出力
を出力して前記第二のレジスタのデータ入力に与える第
三のセレクタと、 ｍビットの値’０’および前記第三の加算器の出力をデ
ータ入力とし前記第四の出力を第三の制御入力とし前記
第三の制御入力が’１’のときは’０’を出力し前記第
三の制御入力が’０’のときは前記第三の加算器の出力
を出力して前記第三のレジスタのデータ入力に与える第
四のセレクタと、 前記第一および第三の出力を入力とし前記アドレス発生
終了信号を出力するＡＮＤ回路とを備えることを特徴と
するアドレス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4647592A JP2833327B2 (ja) | 1992-03-04 | 1992-03-04 | アドレス発生方法およびアドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4647592A JP2833327B2 (ja) | 1992-03-04 | 1992-03-04 | アドレス発生方法およびアドレス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05252398A JPH05252398A (ja) | 1993-09-28 |
| JP2833327B2 true JP2833327B2 (ja) | 1998-12-09 |
Family
ID=12748222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4647592A Expired - Lifetime JP2833327B2 (ja) | 1992-03-04 | 1992-03-04 | アドレス発生方法およびアドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833327B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502413B1 (ko) | 2002-11-07 | 2005-07-19 | 삼성전자주식회사 | 라스터 스캔 순서 화상 데이터와 블록 스캔 순서 화상데이터 사이의 변환을 위한 화상 처리 장치 및 방법 |
-
1992
- 1992-03-04 JP JP4647592A patent/JP2833327B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05252398A (ja) | 1993-09-28 |
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