JPS6124735B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の利用分野 本発明は、仮想記憶方式の計算機において、プ
ログラムで使用する論理アドレスと、実際に記憶
装置の参照を行なう実アドレスとの間のアドレス
変換装置に関するものである。

(2) 従来技術 第１図Ａに中央処理装置（以後BPUと略す）
における従来のアドレス変換方式を示す。プログ
ラムで使用されるアドレスは、論理アドレスとし
て、論理アドレス・レジスタ（LARと略す）４
に設定される。BPUの動作状態を示すレジスタ
２（PSWと略す）のある１ビツトの値１または
０によりアドレス変換モード（〓モードを略す）
または非アドレス変換モード（〓モードと略す）
が示される。仮想記憶装置、実記憶装置はページ
と呼ばれる領域に分割されている。さらに、連続
する仮想ページのいくつかを集めて、セグメント
と呼んでいる。〓モードのときは、論理アドレス
は、アドレス変換機構１により実アドレスに変換
される。〓モードのときは、論理アドレスは、変
換を受けず、そのまま実アドレスとして使用され
る。

以下に〓モードのときの変換を第１図にしたが
つて、説明する。５．はアドレス変換早見表で、
論理ページ番号と、実ページ番号の対応を記憶す
る連想記憶装置である。LAR４の値で示される
論理ページ番号は、まず、５．に送られ、７．の
比較器により比較され、一致したら実ページ番号
P′が、ページ・アドレス・レジスタ（PARと略
す）８．に設定される。５．に登録されていない
ときは、論理ページ番号は、実メモリ上の変換テ
ーブルを使用するアドレス変換機構（DATと略
す）９．による変換を受け、実アドレスに変換さ
れる。その変換後アドレスは、データ・バス１
６．を経由して、次の参照のときのために早見表
５．に書き込まれる。

〓，〓モードに関係なく、実アドレスは、スト
レジ・アドレス・レジスタ（SARと略す）１
０．に送られ、指定された実アドレスのデータが
ストレジ・データ・レジスタ（SDRと略す）１
２．に設定される。１１．は主記憶装置である。

第２図は、従来の入出力を制御するチヤネル装
置２８の機能を示す。すなわち、BPUにより、
チヤネル２８．へ入出力の起動がかかると、チヤ
ネルは、レジスタ２１に示される固定実番地βよ
りチヤネル・アドレス・ワードを読み出し、指
令・アドレス・レジスタ（CARと略す）２２に
設定する。チヤネル・アドレス・ワードには、主
記憶装置１１に用意されたチヤネル動作を指示す
る指令群の先頭実アドレスと、保護キーとが記憶
されており、これらが、CAR・２２に設定され
る訳である。CAR・２２により指し示された主
記憶装置１１上のチヤネル指令は、チヤネル指令
記憶レジスタ（CCRと略す）２３に取り込ま
れ、そこで解釈されて、入出力制御装置２６へ送
られる。また、その指令がチヤネル内でのブラン
チを表わす場合は、そのブランチ先の実アドレス
をデータ線３４を介してCAR・２２に送り、次
に取り出すべき指令のアドレスを変更する。そう
でないときは、CAR・２２の値は、次の指令ア
ドレスを指すように一定値だけ増加される。以上
が、従来のアドレス変換方式、およびチヤネル動
作の概要である。

以下に、従来方式の問題点をのべる。

仮想計算機（以下VMと略す）システムにおい
ては、ひとつの実計算機の下に、いくつかの論理
的な計算機（すなわちVM）を定義することがで
きる。各VMの記憶装置は、主記憶装置への写像
により実現される仮想記憶装置である。各VMに
は、そのVM用のオペレーテイング・システム
（以下OSと略す）がロードされ、そのOSの下で
アプリケーシヨン・プログラムが動作する。OS
が、さらに自分自身の仮想記憶装置をサポートす
る場合は、記憶装置の階層は、第５図に示すよう
に３段階になる。レベル１は、すなわち主記憶装
置であり、いわゆる実計算機の実記憶装置または
物理的記憶装置である。レベル１のCPは、仮想
計算機システム全体を制御するプログラムであ
る。レベル２はVM自身の記憶装置（実は仮想記
憶）であり、いわゆる仮想実または仮想物理レベ
ルの記憶装置であり、レベル３はVM上のOSの生
成する仮想記憶装置である。

さて、このようなシステムの中の、いくつかの
VMを高速化したい場合は、そのVMの記憶装置
（すなわちレベル２メモリ）全体をレベル１メモ
リへ常駐化することになる。常駐化の方法として
は、従来から行なわれているレベル２アドレス＝
レベル１アドレスとする方法があるが、この方法
は唯ひとつのVMに対してのみ有効である。他の
VMについては、そのレベル２メモリ全体をレベ
ル１メモリ上に固定する方法があるが、アドレス
対応関係が任意だと、レベル２メモリ上のチヤネ
ル指令群（論理指令群）をレベル１メモリ上のチ
ヤネル指令群（実指令群）に変換するための処理
が必要となり高速化が望めない。そこで、第５図
に示すように、レベル１上に位置をずらして常駐
化するようにすれば、 レベル２アドレス＋α＝レベル１アドレス という関係が成立するので、チヤネル指令群の変
換処理が簡単となり、それに要する時間が減るの
で性能をあげることができる。しかし、変換処理
をプログラムで行なうので、その処理時間をへら
すには限度がある。その上、チヤネル指令群の動
的変更をサポートするには、OSとの特殊な提携
機能が必要となる。さらに、第５図に示すよう
に、アドレス対応関係が簡単であるにもかかわら
ず、レベル２からレベル１への写像テーブル（実
ST／PTと略す。ST：セグメント・テーブル、
PT：ページ・テーブル）を省くことができな
い。

一般的なストレジ対応関係では、レベル３から
レベル１へのアドレス対応関係を表わすシヤド
ウ・テーブルがCPにより作られる。シヤドウ・
テーブルは、仮想ST／PT（レベル３からレベル
２へのアドレス変換テーブル）と実ST／PT（レ
ベル２からレベル１へのアドレス変換テーブル）
とを併合して作られる。レベル３上で、プログラ
ムが動作する場合は、ハードウエアのアドレス変
換機構は、このシヤドウ・テーブルを用いて、レ
ベル３からレベル１へのアドレス変換を行なう。

第１図Ｂの９は従来のアドレス変換機構を示
す。論理アドレス・レジスタLAR４のセグメン
ト番号フイールドの値Ｓは、セグメント・テーブ
ルSTのシステム先頭実アドレスを含むレジスタ
４０の値と、加算器４１により加算され、その結
果STの対応するエントリの実アドレスが得られ
る。そのアドレスは、主記憶装置のストレジ・ア
ドレス・レジスタSARに送られ、主記憶装置上
のSTの対応エントリの値が読み出され、ストレ
ジ・データ・レジスタSDRにセツトされる。第
１図Ｂでは、簡単のために、このSAR，SDRは
省略し、直接STの対応エントリから読み出すよ
うな形式で結線してある。主記憶装置上のペー
ジ・テーブルPTのエントリの読み出しに対して
も同様の結線を用いた。さて、読み出されたST
の対応エントリの値は、対応するPTの先頭実ア
ドレスに等しく、データ線４４を経由して、
LAR４のＰフイールドの値Ｐとともに、加算器
４２へ送られる。その出力信号４５は、対応する
PTのエントリの実アドレスに等しく、このアド
レス信号によりPTの対応エントリが読み出さ
れ、データ線４６に出力される。以上の説明から
わかるとおり、従来のST／PTのテーブル検索
は、すべて実アドレスで行なわれており、論理ア
ドレスによる検索を行なうことはできない。仮想
ST／PTを、そのまま、シヤドウ・テーブルとし
て、ハードウエアで用いるとなると、仮想ST／
PTのエントリの値が、すべて、レベル２アドレ
スとなつているので、このままで、用いることは
できない。

(3) 発明の目的 本発明は、従来技術のところで述べた問題点を
解決し、複数個の高速VMを実現することを目的
とする。

(4) 発明の総括説明 本願の第１の発明は、アドレス変換を数種類設
け、計算機の動作状態により、それらの中の、ど
の変換または、変換の組合せを実施させるかを振
り分ける論理を持つことを特徴とするBPU内の
アドレス変換装置である。

本願の第２の発明は、チヤネル内部にチヤネル
指令で示されるデータ・アドレスを一定値だけ増
加する論理を持たせることにより、仮想計算機の
記憶装置（すなわちレベル２メモリ）上の論理指
令群を、BPUで一旦変換することなく、チヤネ
ル内で直接実行できるようにし、高速VMの実現
をチヤネルでサポートしようとするものである。

以下の実施例では、複数個の高速VMを実現す
るのに効果をもつ場合の実施例を示す。すなわ
ち、アドレス変換機構として２種類考え、計算機
の動作状態により、その中の、どちらかひとつの
変換を実施する場合と、全く変換を行なわない場
合とを振り分ける論理を持つアドレス変換装置
と、チヤネル内でのアドレス変換装置とを示す。

(5) 実施例 以下、本発明を実施例を参照して詳細に説明す
る。第１の発明の実施例を第３図Ａ，Ｂに、第２
の発明の実施例を第４図に示す。

第３図を以下に説明する。

１は従来のアドレス変換機構であり、１５は、
新たに追加したアドレス変換機構である。従来技
術の所で説明したように、プログラムで使用する
論理アドレス、LAR４に設定され、計算機がア
ドレス変換モードのときは、１によりアドレス変
換を受けて、実アドレスとなりデータ線１７に出
力される。非アドレス変換モードのときは、論理
アドレスは、そのまま、実アドレスとして、論理
回路３へ送られる。３へはPSW２のＰ、〓信号
が送られており、Ｐ＝１のときは、論理アドレス
は、データ線１８に出力され、Ｐ＝０のときは、
１９へ出力される。１８に出力された信号は１５
の加算器１４へ出力される。レジスタ１３には一
定値αが設定されており、これも加算器１４へ入
力される。レジスタ１３はプログラムにより自由
に値を設定できるものとする。加算器１４の出力
はSAR・１０に送られ、これにより主記憶装置
１１への参照が行なわれる。データ線１９，１７
に出たアドレスは、そのまま主記憶装置への参照
アドレスとして使用される。

さて、第３図Ａの中のアドレス変換機構９′の
詳細図を第３図Ｂに示す。第１′図の９との違い
は、セグメント・テーブルSTの対応エントリの
値４４に、LAR４のページ・フイールドＰの値
の外に、さらにレジスタ１３の値αを加算器４
２′により加算した値を対応ページ・テーブルPT
のエントリ・アドレス信号４５として用いるこ
と、および、対応PTエントリの値に、さらに、
レジスタ１３の値αを加算器４３により加算し
て、出力データ線４６に出力するところだけであ
る。

この実施例でα＝０と設定すれば、従来のハー
ドウエアとの互換性も保たれる。

第４図の説明を以下に行なう。従来のチヤネル
装置２８に加算回路３３を設ける。図には省略し
てあるが、BPUから起動信号を受け取ると、レ
ジスタ１３の値αが、チヤネル２８′のレジスタ
１３′に送られる。従来技術のところで説明した
とおり、主記憶装置１１上のチヤネル指令群は、
次々に取り出され、CCR２３に設定される。
CCRに設定されたチヤネル指令の中のデータ・
アドレス部２４をデータ線２９を介して、加算器
３１へ送り、レジスタ１３′で示されるαだけ増
加して、再びCCR２３のデータ・アドレス部へ
戻す。この操作により最初CCR２３へ設定され
た論理指令は実指令へ変換される。以後は、従来
と同様に、チヤネル内でのブランチのときは、ブ
ランチ先の実アドレスをCAR２２に設定する。
指令の動作内容は入出力制御装置２６へ送られ
る。

さて、第５図において、従来のプログラム技術
により、上述のシヤドウ・テーブルを省略して、
仮想ST／PTをシヤドウ・テーブルとして用いる
方法を示している。すなわち、VM上のOSとの提
携機能により、仮想ST／PTの各エントリに、本
来のレベル２アドレスにαを加算した値をOSに
入れてもらうことにより、この仮想ST／PTを、
そのままシヤドウ・テーブルとして使えるように
することができる。本発明は、そのためのOSの
改造を行うことも含むものである。

第６図に、本装置を採用したときの高速VMの
実現方式を図示する。これを従来の方式と比較す
ると、次の点が改善されている。

(1) レベル２メモリ上のチヤネル指令群を、プロ
グラムによりレベル１メモリ上の指令群に変換
する必要はなく、直接実行させることができ
る。

(2) したがつて、指令群の動作変更（指令群をチ
ヤネルが実行している間に、BPU側で、その
指令を変更すること）を、レベル２上で行なつ
ても正しく実行される。従来の方式で、動作変
更をサポートするには、OSとの特別な提携機
能が必要であるが、本方式では不要となる。

(3) レベル２からレベル１への写像テーブルを省
くことができる。その写像は、レジスタ１３に
示される値によりBPUで行なわれる。

(4) レベル３からレベル１への写像テーブル（す
なわちシヤドウST／PT）を省き、仮想ST／
PTで代用するために、図５の方式では、OSと
の提携機能により、OS自身のST（セグメン
ト・テーブル）、PT（ページ・テーブル）、す
なわち、仮想ST／PTの各エントリに本来の値
をαだけ増加した値を、OS側で入力するもの
であるが、図６の方式だと、OSとの提携機能
は、全く不便となり、レジスタ１３の動きによ
り、仮想のST／PTを、そのまま、シヤドウ
ST／PTとして用いることができる。

(6) まとめ 以上説明したごとく本発明によれば、仮想計算
機システムにおける、高速仮想計算機を複数個実
現することができる。

また、チヤンネル装置内に加算回路等のハード
的変換装置を設けた結果下記の効果がある。

(1) 従来Ｉ／Ｏ発行頻度の比較的高い負荷にソフ
トウエアで行つていた指令群の動的変換に要す
るオーバヘツドは、およそ17％〜20％を占めて
いたが、本発明によれば、このソフトウエア処
理は全て不要となる。VM上のOSの用意した指
令群を直接ハードウエアで実行可能であるた
め、ソフトウエア指令群変換のオーバヘツドを
除去することができる。

(2) 従来実計算機方式でチヤネルがアドレス変換
テーブルを使用して指令群のアドレス変換を行
うチヤネルDATと呼ばれる方式が知られてお
り、この方式でも、ソフトウエアの指令群変換
処理を不要とすることができた。しかしこの方
式には以下のような問題があつた。

(a) チヤネルDATを適用するための特殊な指
令群を付加するソフトウエア処理が必要。

(b) チヤネルDAT適用のためのアドレス変換
テーブルのメモリオーバヘツドが大きい。さ
らに、 (c) チヤネルDATそのものの変換時間は、ア
ドレス変換テーブルを検索するため本発明の
変換時間に比べ平均的に15〜16倍の時間がか
かることが明らかである。

(3) 既述のように指令群に対する変換をBPU側
にもたせることが可能であるが、その場合チヤ
ンネル装置内にハードウエア変換部をもたせる
方式に比べ、以下の点で尚十分性能を発揮する
ことができない。

(a) 一般にチヤネル，メモリ間のデータ転送
は、ブロツク単位に行なわれ、その大きさは
例えば８バイト〜32バイトである。このた
め、例えば4KBのデータを転送する場合、
128〜512回のブロツク転送が発生するが各ブ
ロツク転送ごとに、メモリにアドレス信号を
送り、そのアドレスに対してBPU側で上記
のアドレス加算等の変換を行なわなければな
らず、実計算機よりかなり低速になる。

これに対してチヤネル側で上記ハードウエ
ア変換を行う機構をもてば、一般にデータ転
送の最初に、メモリアドレスに対して１回だ
け固定的変換を行えば良く、実計算機におけ
る転送時間とほとんど同等である。

(4) 指令群の動的変更をレベル２のメモリ上で行
うことが出来、高速且つシステムの柔軟性が高
い。

【図面の簡単な説明】

第１図Ａ、第１図Ｂは、従来のアドレス変換機
構の説明図、第２図は、従来のチヤネル装置の機
能説明図、第３図Ａ、第３図Ｂ、第４図はそれぞ
れ本発明の一実施例図、第５図は本発明の他の実
施例の説明図、第６図は本発明の効果を説明する
図。

Claims (1)

1. 【特許請求の範囲】 １ 複数のオペレーテイングシステムを同時に走
   行させることができ、仮想的物理アドレスを実メ
   モリに付された物理アドレスに変換する手段と入
   出力を制御する少くも１つのチヤンネル装置を有
   する仮想計算機システムにおいて、各オペレーテ
   イングシステムごとに仮想的物理アドレスと物理
   的アドレスの間に予め定めた固定的対応関係を有
   し、該対応関係を使用して仮想的物理アドレスを
   物理アドレスに変換する第１の手段を上記チヤン
   ネル装置内に有することを特徴とする仮想計算機
   システム。 ２ 上記仮想計算機システムがさらに仮想アドレ
   スを仮想物理的アドレスに変換する第２の手段を
   有し、該第２の手段が仮想的物理アドレスで記述
   された変換テーブルを上記第１の手段を用いて読
   み出す手段である第１項記載の仮想計算機システ
   ム。 ３ 上記固定的対応関係が実メモリに各オペレー
   テイングシステムごとに連続して付された物理ア
   ドレスに対応した関係である第１項記載の仮想計
   算機システム。 ４ 上記第１の手段が各オペレーテイングシステ
   ムに予め与えられた定数を用いて仮想物理的アド
   レスを修飾する手段である第１項ないし第３項の
   うちいずれか１項記載の仮想計算機システム。 ５ 上記修飾する手段が加算する手段である第４
   項記載の仮想計算機システム。