JPS6219949A - アドレス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、仮想記憶方式の情報処理装置におけるアドレ
ス変換装置に関する。

〔発明の背景〕

仮想記憶方式の情報処理装置においては、情報処理装置
が主記憶上のデータや命令をアクセスする際の仮想アド
レスを、絶対主記憶上の絶対アドレスに変換する必要が
ある。従来、この変換手段としては、ハードウェア論理
によるもの、もしくはマイクロプログラムの介入による
ものと種々実現されている。なお、仮想アドレスから絶
対アドレスに変換するいわゆるアドレス変換の一般的仕
様に関しては、例えばｆＢＭ社発行の刊行物ｒｚＩＢ　
　Ｍ　　５ｙｓｔｅ＋ｓ　　３　７　０　　　Ｐｒ１ｎ
ｃｉｐｌｅｓ　　ｏｆ　　０ｐｅｒａｔ、ｉ。

ｎ”　（ＧＡ　−２２−７０００）及び”　Ｉ　Ｂ　Ｍ
　　Ｓｙｓｔｅｍ　　３　７　０　　　Ｅｘｔ、ｅｎｄ
ｅｄ　　Ａｒｃｈｉｔｅｃｔｕｒｅ　　Ｐｒ１ｎｃｉｐ
ｌｅｓ　ｏｆ　０ｐｅｒａｔｉｏｎ”　（ＳＡ２２−７
０８５）にその詳細が記載されている。

前記刊行物から明らかな様に、アドレス変換そのものに
対するアーキテクチャが全く異なる仕様の下に設置され
る必要が出て来た。例えば前記刊行物にて明らかな様に
゛″システム／３フ０モードアーキテクチャに於けるア
ドレス変換と”３７０−ＸＡモード″に於けるアドレス
変換アーキテクチャの仕様の相異がそれである。この例
では双方のアーキテクチャ共に、論理アドレスからセグ
メントフィールド、ページフィールド及びディスプレー
スフイールドを切り出し、それぞれセグメントテーブル
エントリ及びページテーブルエントリを主記憶から取り
出し、最後に求めた実アドレスに対しプリフィクス変換
を施すという手順に於いては同一ではあるが、解釈する
論理アドレス及び実／絶対アドレスが片や２４ビツトア
ドレスであるのに対し、他方は３１ビツトアドレスであ
るという大きな相異が存在する。この相異のアドレス変
換に及ぼす大きなインパクトは、セグメントフィールド
（以降ＳＸと略す）及びページフィールド（以降ＰＸと
略す）、ディスプレースメントフィールド（以降ＢＸと
略す）の切出しとそのアドレス属性の相異であり、この
相異はアドレス変換装置の構造上に大きな影響を与える
ものである。

前記の例の如く、異なったアーキテクチャのアドレス変
換を単一の処理装置内で実現する方策は従来からとられ
、いわゆる異なるアーキテクチャの双方の仕様を満足す
るアドレス変換を静的に処理するアドレス変換装置も実
現されている。たゾし、この種のアドレス変換装置に於
いては、複数のアーキテクチャによるアドレス変換機能
を静的に実行する機能は存在するが、動的に切替え、そ
の上、そのアドレス変換過程に於いて複数アーキテクチ
ャのアドレス変換過程を混在させて処理する事は出来な
い。

近年、仮想計算機システムなる方式が実現され、単一の
実計算機の下に、複数の仮想計算機を生成して情報処理
システムを構築する例が多く実用化されている。この際
のアドレスの属性は、実計算機に於ける絶対アドレスで
あるレベル１アドレス、実計算機の仮想アドレスである
が仮想計算機の絶対アドレスに等しいレベル２アドレス
及び仮想計算機の仮想アドレスであるレベル３アドレス
に分類される。アーキテクチャの異なるアドレス変換を
実計算機と仮想計算機がそれぞれ持つ場合、又。

同一のアーキテクチャのアドレス変換を実計算機と仮想
計算機が持つ場合でも同様であるが、レベル３アドレス
からレベル２アドレスへのアドレス変換は仮想計算機の
アドレス変換アーキテクチャに基く必要があり、レベル
２アドレスからレベル１アドレスへのアドレス変換は実
計算機のアドレス変換アーキテクチャに基く必要がある
。

従来、このレベル３アドレスからレベル１アドレスへの
アドレス変換過程は処理の複雑さ故に。

ハードウェア論理で実現される事は無く、仮想計算機ア
シスト（以降ＶＭＡと略す）と呼ばれるマイクロプログ
ラム、又は仮想計算機制御プログラム（以降ＶＭＣＰと
略す）から生成されるシャドウ変換テーブルに依存して
いた。ＶＭＣＰによるシャドウ変換テーブルの用意によ
り、レベル３アドレスからレベル１アドレスへのアドレ
ス変換が、擬似的にレベル２アドレスからレベルｌアド
レスへの変換と同様にハードウェアによって扱われる事
により、アドレス変換の際に生ずるオーバヘッドを低減
する事が可能となったが、まだＶＭＣＰがシャドウ変換
テーブルを用意するオーバヘッドが残され、このオーバ
ヘッドも無視し得ない処理性能低下をシステムにもたら
していた。

このオーバヘッドを除去する方策は、シャドウテーブル
の使用を除去することであり、その方法の一例は、特開
昭５７−２１２６８０号等にそのアウトラインが示され
ている。又、原理的にシャドウテーブルを用意する必要
の無い、いわゆるＶ＝ＲＶＭを単−又は複数生成させる
方策も提案されている。

レベル３アドレスからレベル１アドレスの変換をシャド
ウ変換テーブルを用意しないで実行する方策は従来のＶ
ＭＡマイクロプログラムでも実現されており、更に前記
特開昭５７−２１２６８０号にも記述されている。特に
、特開昭５７−２１２６８０号には、レベル３アドレス
からレベル１アドレスへのマイクロプログラムによる変
換手段が記述されているが、より性能向上の余地がある
と考えられるハードウェアによる変換については。

加速モードと称してその機能が存在するという記述があ
るのみで、その具体的実現手段等は記述されておらず、
更にそのアドレス変換ハードウェアは本来１つのアーキ
テクチャのアドレス変換を行う論理構造と本質的に変わ
る部分が無く、大幅にマイクロプログラムの支援を受け
たもので、２レベル以上のアドレス変換の飛躍的性能向
上は望めない。

〔発明の目的〕

本発明の目的は、仮想計算機システムにおいて、任意の
アーキテクチャで構築された多重レベルアドレスのアド
レス変換を効率良く行えるアドレス変換装置を提供する
ことにある。

〔発明の概要〕

本発明の特徴とするところは、２レベルのアドレス変換
に必要なアドレス変換情報を保持するレジスタを２組以
上備え、異なるアーキテクチャ（又は同一アーキテクチ
ャ）による２レベルのアドレス変換機能を一括して効率
良く実現するところにある。具体的には、仮想計算機が
要求するレベル３の仮想アドレスを直接、実計算機の絶
対アドレスであるレベルｌアドレスに変換するアドレス
変換装置を実現したことである。

即ち、本発明では異なるアーキテクチャ（又は同一アー
キテクチャ）のアドレス変換動作は、同一のアドレス変
換回路を使用し、アーキテクチャの相異による変換動作
は動的に切り替えられ、結果としてレベル３アドレスか
らレベル１アドレスへの変換が一回のアドレス変換過程
で実行される。

〔発明の実施例〕

第１図は本発明の一実施例であるところのアドレス変換
装置のブロック図である。尚１本実施例では、２レベル
のアドレス変換を行うにあたり、２組のアドレス変換情
報を蓄えておく例が示されている。

第１図に於いて、１は本発明のアドレス変換装置内のレ
ジスタ群のセット、データの転送等を司どる制御装置（
以降ＣＵと略す）である。２はアドレス変換実行ステー
ジ、アドレス変換装置内のデータ転送の制御及びＣＵＩ
との制御の授受等を司どるアドレス変換制御回路（以降
ＤＡＴＣＴＬと略す）である。３は２つの入力の２進加
算を行うアドレス加算器（以降ＡＡと略す）であり、Ａ
Ａ３の加算結果は、４のアドレスラッチ（以降ＴＡＬと
略す）にセットされる。ＴＡＬ４にセットされたデータ
は信号線１０９を介してＣＵＩに送出される。５は６．
ｔｄの入力信号の１組を選択し、信号線３０１に送出す
るセレクタ回路（以降５ＥＬＢと略す）であり、６は２
組の入力信号の１組を選択し、信号線３０２に送出する
セレクタ回路（以降５ＥＬＡと略す）である。

７は変換を受けるアドレスをラッチし、そのラッチ内容
を信号線２０１を介してＤＡＴＣＴＬ２に送出する変換
論理アドレスラッチ（以降ＴＬＡＸと略す）である。Ｔ
ＬＡＸ７にはＣＵＩからアドレス変換過程中に、必要に
応じて変換を受けるアドレスがセットされる。

８及び９は、それぞれ実計算機（ホスト）及び仮想計算
機（ゲスト）のアドレス変換で使用する変換形式を保持
する変換形式レジスタ（以降ＨＴＦＲ及びＧＴＦＲと略
す）である。ＨＴＦＲ８及びＧＴＦＲ９には予めＣＵＩ
から、それぞれ実計算機の変換形式及び仮想計算機の変
換形式データが信号ｆｉ１０２を介してセットされる。

１０及び１１は、それぞれ実計算機及び仮想計算機のセ
グメントテーブル起点及びセグメントテーブル長を保持
するセグメントテーブル起点レジスタ（以降Ｈ３ＴＯＲ
及びＧＳＴＯＲと略す）である。Ｈ３ＴＯＲＩ　Ｏ及び
ＧＳＴＯＲｌｌには、予めＣＵＩから、それぞれ実計算
機のセグメントテーブル指定データ及び仮想計算機のセ
グメントテーブル指定データがセットされる。

１２はアドレス変換過程で取り出されるセグメントテー
ブルエントリを保持するセグメントテーブルエントリレ
ジスタ（以降５ＴＥＲと略す）であり、１３は同様にペ
ージテーブルエントリを保持するページテーブルエント
リレジスタ（以降ＰＴＥＲと略す）である。５ＴＥＲＩ
　２及びＰＴＥＲ１３は、実計算機及び仮想計算機双方
のテープメニントリの保持に使用される。

１４及び１５は、それぞれ実計算機及び仮想計算機の変
換を受ける仮想アドレスを保持する変換論理アドレスレ
ジスタ（以降ＨＴＬＡＲ及びＧＴＬＡＲと略す）である
。ＨＴＬＡＲ１４及びＧＴＬＡＲ１５には、変換過程の
実行過程でＣＵＩから該当する仮想アドレスが信号線１
０６を介してセットされる。

１６は、仮想計算機の主記憶範囲が実計算機の主記憶の
どのアドレスから始まるかを規定する主記憶起点アドレ
スを保持する主記憶起点アドレスレジスタ（以降ＭＳＯ
ＡＲと略す）である、ＭＳＯＡＲ１６には予めＣＵＩに
より信号線１０３を介して該当する仮想計算機の主記憶
起点アドレスがセットされている。１７はアドレス変換
過程中にアドレス変換に対する例外が発生した場合、そ
の例外を起こした仮想アドレスをセットし保持する変換
例外アドレスレジスタ（以降ＴＥＡＲと略す）である。

１８は仮想計算機の主記憶範囲を規定する主記憶範囲ア
ドレスを保持している主記憶範囲アドレスレジスタ（以
降ＭＳＥＡＲと略す）であり、ＭＳＥＡＲ１８には予め
ＣＵＩにより信号線１０３を介して該当する仮想計算機
の主記憶筒アドレスがセットされている。

第２図は第１図の動作を説明するためのフローチャート
であり、第３図はその動作を模式的に示したものである
。第３図の丸印内の数字は第２図の処理ステップに対応
している。以下、第２図の処理手順に沿い第１図の動作
を説明する。

まず、ステップ５０１から５０６までの処理について説
明する（第３図（ａ））。

ステップ５０１ ＣＵＩは変換を要求される仮想計算機（以降ゲストと略
す）の仮想アドレスを本アドレス変換装置のＧＴＬＡＲ
Ｉ　５及びＴＬＡＸ７にそれぞれ信号線１０６及び１０
１を介してセットし、更にＤＡＴＣＴＬ２に信号線１０
８を介してアドレス変換起動要求トリガを送出する。即
ち、ＧＴＬＡＲＩ５及びＴＬＡＸ７には同じ仮想アドレ
スがセットされる。

本説明に於いて、以降ホスト及びゲストのプログラム状
態語（ＰＳＷ）のアドレス変換モードピットは共にＩＩ
　Ｉ　ＩＩである場合、即ちホスト及びゲスト共にアド
レス変換を必要とされる場合を例にとる。

ステップ５０２ アドレス変換起動トリガを受けたＤＡＴＣＴＬ２は、ゲ
ストアドレス変換アーキテクチャに基いてＧＴＦＲ９に
保持されているゲスト変換形式データの形式チェックを
行い、不当形式であれば、その旨を信号ａ１０８を介し
てｃＵｌに報告し、以降のアドレス変換動作を停止する
。

ＧＴＦＲ９に保持されているゲスト変換形式データは、
具体的にはゲストアドレス変換アーキテクチャのセグメ
ントサイズ及びページサイズを規定するものである。例
として、ＩＢＭ社発行の刊行物”　Ｉ　Ｂ　Ｍ　Ｓｙｓ
ｔｅｍ　３７０　　Ｐｒ１ｎｃｉｐｌｅｓ　ｏｆＯｐｅ
ｒａｔ、ｉｏｎ″（ＧＡ　−２２−７０００）及びｒｅ
　ＩＢ　　Ｍ　　　Ｓｙｓｔｅｍ　　３　７　０　　　
Ｅｘｔｅｎｄｅｄ　　ＡｒｃｈｉｔｅｃｔｕｒｅＰｒｉ
ｎｃｉｐｌｅｓ　　ｏｆ　　０ｐｅｒａしｉｏｎ”　　
（Ｓ　　Ａ　−２２−７０８５）によると、セグメント
サイズ６４にバイトでページサイズ２にバイトの場合に
は（０１０００）２の値であり、セグメントサイズ、ペ
ージサイズがそれぞれ１Ｍバイトで２にバイトの場合は
（０１０１０）２．６４にバイトで４にバイトの場合は
（１００００）ｚ、１Ｍバイトで４にバイトの場合は（
１００１ｏ３ｚ又は（１０１１０）。

である。

ＤＡＴＣＴＬ２は、ま、？：、ＧＳＴＯＲＩ　１に保持
しているゲストセグメントテーブル指定データを信号線
３０５に出力する旨の指示を信号線３０３を介して５Ｅ
ＬＢ５に発し、信号線３０５を介して得られるセグメン
トテーブル指定データの内のセグメントテーブル長と、
ＴＬＡＸ７から信号線２０１を介して送出されているゲ
スト仮想アドレス（以降ＧＶＡと略す）のセグメントフ
ィールド（以降ＳＸと略す）とをゲストアドレス変換ア
ーキテクチャに基いて比較し、ゲストＳＸの方が大きい
場合、その旨を信号線１０８を介してＣＵｌに報告し、
以降のアドレス変換動作を停止する。

ＤＡＴＣＴＬ２は、同時にＧＴＬＡＲＩ５に保持してい
るＧＶＡを信号線３０６を介してＴＥＡＲ１７にセット
する指示を、信号線３０４を介して５ＥＬＡ６に発行す
ると共に、信号線３０３を介して５ＥＬＢ５に対し、信
号ＬＡ２０６に送出されているＧＳＴＯＲＩ　１の内容
のうちセグメントテーブル起点データのみを切り出し信
号線３０１に送出する指示を出し、更に信号線３０４を
介して５ＥＬＡ６に対し信号線２１０に送出されている
ＧＴＬＡＲ１５の内容であるＧＶＡのうちのＳＸ部を切
り出し、ゲストアドレス変換アーキテクチャに基いた所
定のシフト及びＬＬ　ＯＪＪ挿入を行った後に信号線３
０２に送出する指示を出す。

アドレス演算器３は信号線３０１及び３０２に送出され
たゲストセグメントテーブル起点アドレス（ＧＳＴＯ）
とゲストのｓｘ　（ＧＳＸ）との加算を行い、加算結果
をＴＡＬ４にセットする。こ＼でＴＡＬ４にセットされ
た内容はゲス１−セグメントテーブルエントリ（以ＩＩ
ＧｓＴＥと略す）のレベル２実アドレス（Ｇ　Ｒ）であ
り、信号線１０９を介してＣＵＩに送られる。

ステップ５０３ ＣＵＩは信号線１０９を介して送られて来たＧＳＴＥの
レベル２アドレス（Ｇ　Ｒ）を、ゲストプリフィクス値
を用いてプリフィクス変換を行い、信号線１０６を介し
てＨＴＬＡＲＩ４にセットする。ＨＲＬＡＲＩ　４にセ
ットされたアドレスはＧＳＴＥのレベル２絶対アドレス
（ＧＡ）である。

ＤＡＴＣＴＬ２は、信号線３０３を介して５ＥＬＢ５に
対し、信号ａ２１１に出力されているＭＳＥＡＲ１８の
内容である主記憶範囲アドレスを信号線３０１に選択し
出力する旨の指示を出し、更に信号線３０４を介して５
ＥＬＡ６に対し信号線２０９に出力されているＨＴＬＡ
ＲＩ　４の内容であるＧＳＴＥのレベル２絶対アドレス
を信号線３０２に選択し出力する旨の指示を出す。ＡＡ
３は信号線３０１及び３０２に出力された主記憶範囲ア
ドレスとＧＳＴＥのレベル２絶対アドレスとの比較演算
を行い、比較結果をＴＡＬ４にセットする。ＴＡＬ４は
、ＧＳＴＥのレベル２絶対アドレスが主記憶範囲アドレ
スより大きい場合、その旨を信号線３０７を介してＤＡ
ＴＣＴＬに報告する。ＤＡＴＣＴＬ２は前記報告信号を
受は取ると、その旨を信号線１０８を介してＣＵＩに報
告し。

以降のアドレス変換動作を停止する。

ステップ５０５ ＤＡＴＣＴＬ２は、ＧＳＴＥのレベル２絶対アドレスが
主記憶範囲アドレス内の場合、信号線３０３及び信号線
３０４を介して５ＥＬＢ５及び５ＥＬＡ６に対し、それ
ぞれ信号、ｌＸ２０４に出力されているＭＳＯＡＲＩ　
６の内容である主記憶起点アドレスを選択し信号線３０
１に出力する旨及び信号線２０９に出力されている）Ｈ
ＴＬＡＲＩ４の内容であるＧＳＴＥのレベル２絶対アド
レス（ＧＡ）を選択し信号線３０２に出力する旨の指示
を出す。

ＡＡ３は信号線３０１及び３０２に出力された主記憶起
点アドレスとＧＳＴＥのレベル２絶対アドレスの加算を
行い、加算結果をＴＡＬ４にセットする。このＴＡＬ４
にセットされたアドレスはＧＳＴＥのレベル１仮想アド
レスであり、ホストのＰＳＷのアドレス変換モードピッ
トが１１０１′である場合、ＧＳＴＥのレベルｌ実アド
レスに等しい。

ホスＩ−Ｐ　Ｓ　Ｗのアドレス変換モードピットがＩ　
Ｏｇ″である場合にはステップ５１４に進むが、本例で
はこのビットが゛１″の場合を示す。

ＴＡＬ４にセットされたＧＳＴＥのレベル１仮想アドレ
スは信号線１０９を介してＣＵＩに送出される。

ステップ５０６ ＣＵＩは信号線１０９を介して受は取ったＧＳＴＥのレ
ベル１仮想アドレスを信号線１０６を介してＨＴＬＡＲ
Ｉ　４にセットすると共に、信号線ｌｏｔを介してＴＬ
ＡＸ７にセットする。

次に、ステップ５０７から５１３までの処理について説
明する（第３図（ｂ））。

ステップ５０７ ＤＡＴＣＴＬ２は、ＨＴＦＲ８に保持されているホスト
変換形式データをホストアドレス変換アーキテクチャに
基いてチェックを行い、不当形式であればその旨を信号
線１０８を介してＣＵＩに報告し、以降のアドレス変換
動作を停止する。

ＤＡＴＣＴＬ２は、同時にＨ３ＴＯＲ１０Ｌ；：保持し
ているホストセグメントテーブル指定データを信号線３
０５に出力する旨の指示を信号線３゜３を介して５ＥＬ
Ｂ５に出し、信号線３０５を介して得られるセグメント
テーブル指定データの内のセグメントテーブル長と、Ｔ
ＬＡＸ７から信号線２０１を介して送出されているホス
ト仮想アドレス（レベル１仮想アドレス）（以降ＨＶＡ
と略す）のＳＸとをホストアドレス変換アーキテクチャ
に基いて比較し、ホストＳＸの方が大きい場合、その旨
を信号線１０８を介してＣＵｌに報告し、以降のアドレ
ス変換動作を停止する。

ＤＡＴＣＴＬ２は、同時にＨＴＬＡＲＩ４に保持してい
るＨＶＡを信号線３０６を介してＴＥＡＲ１７にセット
する指示を信号８３０４を介して５ＥＬＡ６に発行する
と共に、信号線３０３を介して５ＥＬＢ５に対し、信号
＠２０５に送出されているＨ５ＴＯＲＩＯの内容のうち
セグメントテーブル起点データ（ＨＳ　Ｔ　Ｏ）のみを
切り出し信号線３０１に送出する指示を出し、更に信号
線３０４を介して５ＦＬＡ６に対し、信号線２０９に送
出されているＨＴＬＡＲＩ　４の内容であるＨＶＡのう
ちのＳＸ部を切り出し、ホストアドレス変換アーキテク
チャに基いた所定のシフト及び゛″０′″０′″挿入後
、信号線３０２に送出する指示を出す。

ＡＡ３は信号ｍ３０１及び３０２に送出されたホストセ
グメントテーブル起点アドレス（Ｈ３Ｔ○）とＨＶＡの
ＳＸ部との加算を行い、加算結果をＴＡＬ４にセットす
る。こ＼でＴＡＬ４にセットされたアドレスはホストセ
グメントテーブルエントリ（以降Ｈ３ＴＥと略す）のレ
ベル１実アドレス（ＨＲ）であり、信号線１０９を介し
てＣＵｌに送られる。

ステップ５０８ ＣＵＩは信号線１０９を介して送られて来たＨＳＴＥの
レベル１実アドレスを用いて主記憶に対し、ＨＳＴＥの
読出し要求を出す。

ステップ５０９ ＣＵＩは、主記憶から読み出したＨＳＴＥを信号線１０
５を介して５ＴＥＲ１２にセットし、且つ、その旨を信
号線１０８を介してＤＡＴＣＴＬ２に報告する。

ステップ５１０ ＤＡＴＣＴＬ２は、信号線１０８を介してステップ５０
９の実行が終了した旨を報告されると、ホストアドレス
変換アーキテクチャに基いて、Ｈ３ＴＥ無効ビット（Ｉ
ビット）が′１″′であるか否かを調べ、無効ビットが
′１”であればその旨を信号線１０８を介してＣＵＩに
報告し、以降のアドレス変換動作を停止する。

ＤＡＴＣＴＬ２は同時に、信号線３０３を介して５ＴＥ
ＲＩ　２の内容を信号線３０５を介してＤＡＴＣＴＬ２
に送出する旨の指示を出し、本動作によりＨＳＴＥの形
式チェックをホストアドレス変換アーキテクチャに基い
て行い、形式違反があれば信号線１０８を介してＣＵＩ
にその旨を報告し、以降のアドレス変換動作を停止する
。

ＤＡＴＣＴＬ２は、同時に５ＴＥＲ１２に保持している
ＨＳＴＥの内容を信号線３０５に出力す旨の信号を信号
線３０３を介して５ＥＬＢ５に出し、信号線３０５を介
して得られるＨＳＴＥのページテーブル長と、ＴＬＡＸ
７から信号線２０１を介して送出されているホスト仮想
アドレスのｐｘ部とをホストアドレス変換アーキテクチ
ャに基いて比較し、ホストＰＸの方が大きい場合、その
旨を信号線１０８を介してＣＵＩに報告し以降のアドレ
ス変換動作を停止する。

ＤＡＴＣＴＬ２は同時に、信号［２０７に送出されてい
る５ＴＥＲ１２の内容のうちのページテーブル起点デー
タ（ＨＰＴＯ）のみを切り出して信号線３０１に送出す
る旨の指示を信号、ｉ＠３０３を介して５ＥＬＢ５に送
出し、更に信号線２０９に送出されているＨＴＬＡＲＩ
　４の内容であるＨＶＡのうちのｐｘ部（ＨＰ　Ｘ）を
切り出し、ホストアドレス変換アーキテクチャに基いた
所定のシフト及びＪ＃　Ｏｎ挿入等の編集を行った後、
信号線３０２に送出する旨の指示を信号Ｂ５０４を介し
て５ＥＬＡ６に送出する。

ＡＡ３は信号、１１３０１及び３０２に送出されたホス
トページテーブル起点アドレス（ＨＰＴＯ）とＨＶＡの
ｐｘ部（ＨＰＸ）との加算を行い、加算結果をＴＡＬ４
にセットする。こ＼で、ＴＡＬ４にセットされたアドレ
スは、ホストページテーブルエントリ（以降ＨＰＴＥと
略す）のレベル１実アドレス（ＨＲ）であり、信号線１
０９を介してＣＵＩに送られる。

ステップ５１１ ＣＵＩは信号線１０９を介して送られて来たＨＰＴＥの
レベル１実アドレスを用いて、主記憶に対しＨＰＴＥの
読出し要求を出す。

ステップ５１２ ＣＵＩは主記憶から読み出したＨＰＴＥを信号線１０５
を介してＰＴＥＲＩ　３にセットし、且つその旨を信号
線１０８を介してＤＡＴＣＴＬ２に報告する。

ステップ５１３ ＤＡＴＣＴＬ２は、信号線１０８を介してステップ５１
２の実行が終了した旨を報告されると。

ホストアドレス変換アーキテクチャに基いて、Ｉ］ＰＴ
Ｅの無効ビット（エビット）が１１１　ＩＰであるか否
かを調べ、無効ビットがＩＩ　Ｉ　ＩＩであればその旨
を信号線１０８を介してＣＵＩに報告し、以降のアドレ
ス変換動作を停止する。

ＤＡＴＣＴＬ２は同時に信号線３０３を介してＰＴＥＲ
Ｉ３の内容を信号線３０５を介してＤＡＴＣＴＬ２に送
出する旨の指示を出し、本動作によりＨＰＴＥの形式チ
ェックをホストアドレス変換アーキテクチャに基いて行
い、形式違反があれば信号線１０８を介してＣＵＩにそ
の旨を報告し以降のアドレス変換動作を停止する。

ＤＡＴＣＴＬ２は同時に、信号線２０８に送出されてい
るＰＴＥＲＩ３の内容のうちのページフレーム実アドレ
ス（以降ＰＦＲＡと略す）部のみをホストアドレス変換
アーキテクチャに基いて編集し信号線３０１に送出する
旨の指示を信号線３０３を介して５ＥＬＢ５に送出し、
更に信号線２０９に送出されているＨＶＡのうちのＢＸ
部（ＨＢＸ）を切り出し、ホストアドレス変換アーキテ
クチャに基いた所定のシフト及び″０′″挿入等の編集
を行った後、信号線３０２に送出する旨の指示を信号線
３０４を介して５ＥＬＡ６に送出する。

二Ｎで、ステップ５１０又はステップ５１３では、該当
するアーキテクチャに依り、アドレス変換テーブルの記
憶保護ビットをＤＡＴＣＴＬ２で保存する。

ＡＡ３は信号線３０１及び３０２に送出されたホストＰ
ＦＲＡ　（ＨＰＦＲＡ）とＨＶＡ（７）ＢＸ部（ＨＢ　
Ｘ）との加算を行い、加算結果をＴＡＬ４にセットする
。こきで、ＴＡＬ４にセットされたアドレスはゲストセ
グメントテーブルエントリ（以降ＧＳＴＥと略す）のレ
ベル１実アドレス（ＨＲ）であり、信号線１０９を介し
てＣＵＩに送られる。

次に、ステップ５１４から５１９までの処理について説
明する（第３図（Ｃ））。

ステップ５１４ ＣＵＩは信号線１０９を介して送られて来たＧＳＴＥの
レベルｌ実アドレス（ＨＲ）を用いて、主記憶に対しＧ
ＳＴＥの読出し要求を出すと共に、信号線３０４を介し
て５ＥＬＡ６にＧＴＬＡＲＩ５の内容を送出しＴＥＡＲ
１７にセットする旨の指示を出す。同時にＣＵＩは信号
線１０１を介しＧＶＡをＴＬＡＸ７にセットする。又、
読み出したＧＳＴＥを５ＴＥＲＩ　２にセットし、且つ
、その旨を信号線１０８を介してＤＡＴＣＴＬ２に報告
する。

スー・プ５１５ ＤＡＴＣＴＬ２は、信号線１０８を介してステップ５１
４の実行が終了した旨を報告されると、ゲストアドレス
変換アーキテクチャに基いて、ＤＳＴＥ無効ビット（Ｉ
ビット）がＩＩ　Ｉ　ＩＩであるか否かを調べ、無効ビ
ットが１１１　Ｈであればその旨を信号線１０８を介し
てＣＵＩに報告し、以降のアドレス変換動作を停止する
。

ＤＡＴＣＴＬ２は同時に、信号線３０３を介して５ＴＥ
Ｒ１２の内容を信号線３０５に送出する旨の指示を５Ｅ
ＬＢ５に出し、本動作によりＧＳＴＨの形式チェックを
ゲストアドレス変換アーキテクチャに基いて行い、形式
違反があれば信号線１０８を介してＣＵｌにその旨を報
告し、以降のアドレス変換動作を停止する。

ＤＡＴＣ：ＴＬ２は同時に、ＧＳＴＥの共通セグメント
ビット又は記憶保護ビットを該当するアーキテクチャに
依りＤＡＴＣＴ、Ｌ２内に保存する。

ＤＡＴＣＴＬ２は、また、５ＴＥＲＩ　２に保存してい
るＧＳＴＥの内容を信号線３０５に出力する旨の信号を
信号線３０３を介して５ＥＬＢ５に出し、信号線３０５
を介して得られるＧＳＴＥのページテーブル長（、ＧＰ
ＴＬ）と、ＴＬＡＸ７から信号線２０１を介して送出さ
れているゲスト仮想アドレスのＰＸ部（ＧＰＸ）とをゲ
ストアドレス変換アーキテクチャに基いて比較し、ゲス
トＰＸ　（ＧＰＸ）の方が大きい場合、その旨を信号線
１０８を介してＣＵＩに送出して以降のアドレス変換動
作を停止する。

ＤＡＴＣＴＬ２は同時に、信号線２０７に送出されてい
る５ＴＥＲ１２の内容のうちのページテーブル起点デー
タ（ＧＰＴＯ）のみを切り出して信号線３０１に送出す
る旨の指示を信号ａ３０３を介して５ＥＬＢ５に送出し
、更に信号線２１０に送出されているＧＴＬＡＲ１５の
内容であるＧＶＡのうちのＰＸ部（ＧＰＸ）を切り出し
、ゲストアドレス変換アーキテクチャに基いた所定のシ
フト及びＩＩ　ＯＨｐ挿入等の編集を行った後、信号線
３０２に送出する旨の指示を信号線３０４を介して５Ｅ
ＬＡ６に送出する。

ＡＡ３は信号線３０１及び３０２に送出されたゲストペ
ージテーブル起点アドレス（ＧＰＴＯ）とＧＶＡのｐｘ
部（ＧＰＸ）との加算を行い、加算結果をＴＡＬ４にセ
ットする。二＼で、ＴＡ１４にセットされたアドレスは
ゲストページテーブルエントリ（以降ＧＰＴＥと略す）
のレベル２実アドレス（レベル１仮想アドレス）であり
、信号線１０９を介してＣＵＩに送られる。

ステップ５１６ ＣＵＩは信号線１０９を介して送られて来たＧＰＴＥの
レベル２アドレス（Ｇ　Ｒ）を、ゲストプリフィクス値
を用いてプリフィクス変換を行い、信号線１０６を介し
てＨＴＬＡＲｌ、４にセットする。ＨＴＬＡＲＩ　４に
セットされたアドレスはＧＰＴＥのレベル２絶対アドレ
ス（Ｇ　Ａ）である。

ステップ５１７ ステップ５１７は、ＧＰＴＥのレベル２絶対アドレスを
ＧＳＴＥレベル２絶対アドレスと置き換えることを除け
ば、ステップ５０４と同じ動作を行う。

ステップ５１８ ステップ５１８は、ＧＰＴＥのレベル２絶対アドレスを
ＧＳＴＥレベル２絶対アドレスに置き替える以外、ステ
ップ５０５と同じ動作を行う。

二＼で、ＴＡＬ４にセットされたアドレスは、ＧＰＴＥ
のレベル１仮想アドレスであり、ホストのＰＳＷのアド
レス変換モードビットが′０″である場合、ＧＰＴＥの
レベル１実アドレスに等しい。

ホストＰＳＷのアドレス変換モードピットが′０″であ
る場合にはステップ５２４に進むが、本例ではこのビッ
トがＩＩ　Ｉ　ＩＩの場合を示す。

ＴＡＬ４にセットされたＧＰＴＥのレベル１仮想アドレ
ス（ＨＶ）は、信号線１０９を介してＣＵｌに送出され
る。

ステップ５１９ ＣＵＩは信号線１０９を介して受は取ったＧＰＴＥのレ
ベル１仮想アドレス（ＨＶ）を信号線１０６を介してＨ
ＴＬＡＲｌ４にセットすると共に、信号線１０１を介し
てＴＬＡＸ７にセットする。

次に、ステップ５２０から５２６までの処理について説
明する（第３図（ｄ））。

ステップ５２０ ステップ５２０ではステップ５０７と同様な動作を行い
、不当形式のチェック、ホストセグメント長（ＨＳ　Ｔ
　Ｌ）とホストＳＸ　（Ｈ８Ｘ）との比較チェック、ホ
ストセグメントテーブル起点（ＨＳＴ○）とホストＳＸ
　（Ｈ５Ｘ）の加算を行う。

ステップ５２１ ステップ５２１ではステップ５０８と同様な動作を行う
。

ステップ５２２ ステップ５２２では、ステップ５０９と同様な動作を行
う。

ステップ５２３ ステップ５２３では、ステップ５１０と同様な動作を行
い、ＨＳＴＥの無効ビット（■ビット）のチェック、Ｈ
ＳＴＥの形式チェック、ホストページテーブル長（ＨＰ
　Ｔ　Ｌ）とホストＰＸ部（ＨＰＸ）との比較、ホスト
ページテーブル起点（ＨＰＴＯ）とホストＰＸ部（ＨＰ
Ｘ）との加算を行い、ＴＡＬ４にＨＰＴＥのアドレスを
求めＣＵＩに送出する。

ステップ５２４ ステップ５２４はステップ５１１と同様の動作を行う。

ステップ５２５ ステップ５２５はステップ５１２と同様の動作を行う。

ステップ５２６ ステップ５２６はステップ５１３と同様の動作を行い、
ＨＰＴＥの無効ビット（■ビット）のチェック、形式チ
ェック、ＰＴＥＲ１３のＰＦＲＡ（ＨＰ　Ｆ　ＲＡ）と
ＨＴＬＡＲＩ４のＢＸ部（ＨＢＸ）の加算を行い、結果
をＴＡＬ４にセットする。

ニジで、ＴＡＬ４にセットされたアドレスはゲストＰＴ
Ｅのレベル２実アドレス（ＨＲ）であり、信号線１０９
を介してＣＵＩに送られる。

次にステップ５２７から５３２までの処理について説明
する（第３図（ｅ））。

ステップ５２７ ＣＵＩは信号線１０９を介して送られた来たＧＰＴＥの
レベル１実アドレス（ＨＲ）を用いて、主記憶に対しＧ
ＰＴＨの読出し要求を出すと共に、信号線３０４を介し
て５ＥＬＡ６にＧＴＬＡＲＩ５の内容を送出しＴＥＡＲ
１７にセットする旨の指示を出す。同時にＣＵＩは信号
、＄Ａ１０１を介してＧｖＡｔ＆ＴＬＡＸ７にセットす
る。又、読み出したＧＰＴＥをＰＴＥＲ１３にセットし
、且つその旨を信号線１０８を介してＤＡＴＣＴＬ２に
報告する。

ステップ５２８ ＤＡＴＣＴＬ２は、信号線１０８を介してステップ５２
７の実行が終了した旨を報告されると、ゲストアドレス
変換アーキテクチャに基いて、ＰＴＥＲ１３のＧＰＴＥ
無効ビット（エビット）がｒｅ　１　ｎであるか否かを
調べ、無効ビットが′１″であればその旨を信号線１０
８を介してＣＵｌに報告し、以降のアドレス変換動作を
停止する。

ＤＡＴＣＴＬ２は、また、信号線３０３を介してＰＴＥ
Ｒ１３の内容を信号線３０５に送出する旨の指示を５Ｅ
ＬＢ５に出し１本動作によりＧＰＴＥの形式チェックを
ゲストアドレス変換アーキテクチャに基いて行い、形式
違反があれば信号線１０８を介してＣＵＩにその旨を報
告し、以降のアドレス変換動作を停止する。

ＤＡＴＣＴＬ２は同時に、ＧＰＴＥの記憶保護ビットを
該当するアーキテクチャに依りＤＡＴＣＴＬ２内に保存
する。

ＤＡＴＣＴＬ２は同時に、信号線２０８に送出されてい
るＰＴＥＲ１３の内容のうちのゲストＰＦＲＡ部（Ｇ　
Ｐ　Ｆ　ＲＡ）のみをゲストアドレス変換アーキテクチ
ャに基いて編集し信号線３０１に送出する旨の指示を信
号線３０３を介して５ＥＬＢ５に送出し、更に信号線２
１０に送出されているＧＶＡのうちのＢＸ部（ＧＢＸ）
を切り出し、ゲストアドレス変換アーキテクチャに基い
た所定のシフト及び゛″０″ｂ 線３０２に送出する旨の指示を信号線３０４を介して５
ＥＬＡ６に送出する。

ＡＡ３は信号線３０１及び３０２に送出されたゲストＰ
ＦＲＡ　（ＧＰＦＲＡ）とＧＶＡ（７１ＢＸ部（Ｇ　Ｂ
　Ｘ）との加算を行い、加算結果をＴＡＬ４にセットす
る。こ＼でＴＡＬ４にセットされたアドレスはゲスト実
アドレス（ＧＲ）であり信号線１０９を介してＣＵＩに
送られる。

ステップ５２９ ＣＵＩは信号線１０９を介して送られて来たゲスト実ア
ドレス（以降ＧＲＡと略す）を、ゲストプリフィクス値
を用いてプリフィクス変換を行い。

信号ｆｉ１０６を介してＨＴＬＡＲＩ　４にセットする
。ＨＴＬＡＲＩ　４にセットされたアドレスはゲストの
レベル２絶対アドレスである。

ステップ５３０ ステップ５３０は、ゲストのレベル２絶対アドレスをＧ
ＳＴＥレベル２絶対アドレスと置き替えて、ステップ５
０４と同じ動作を行う。

ステップ５３１ ステップ５３１は、ゲストのレベル２絶対アドレスをＧ
ＳＴＥレベル２絶対アドレスに置き替えて、ステップ５
０５と同じ動作を行う。

ＴＡＬ４にセットされたアドレスは、ゲストのレベル１
仮想アドレスであり、ホストのＰＳＷのアドレス変換モ
ードピットがｕ　Ｏ、、である場合、ゲストのレベル１
実アドレスに等しい。ホストＰＳＷのアドレス変換モー
ドが１１０　″である場合にはステップ５４０に進むが
、本例ではこのビットがＬＬ　Ｌ　１１の場合を示す。

ＴＡＬ４にセットされたゲストのレベル１仮想アドレス
（ＨＶ）は、信号線１０９を介してＣＵｌに送出される
。

ステップ５３２ ステップ５３２はＧＰＴＥのレベル１仮想アドレスをゲ
ストのレベル１仮想アドレスに置き替えて、ステップ５
１９と同様の動作を行う。

次に、ステップ５３３から５４０の処理を説明する（第
３図（ｆ））。

ステップ５３３ ステップ５３３はステップ５０７と同様の動作を行う。

ステップ５３４ ステップ５３４はステップ５０８と同様の動作を行う。

ステップ５３５ ステップ５３５はステップ５０９と同様の動作を行う。

ステップ５３６ ステップ５３６はステップ５１０と同様の動作を行う。

ステップ５３７ ステップ５３７はステップ５１１と同様の動作を行う。

ステップ５３８ ステップ５３８はステップ５１２と同様の動作を行う。

ステップ５３９ ステップ５３９はステップ５１３と同様の動作を行う。

ＴＡ　Ｌ　４にセットされたアドレスはゲストのレベル
１実アドレスであり、信号線１０９を介してＣＵｌに送
られる。

ステップ５４０ ＣＵＩは信号線１０９を介して送られて来たレベル１実
アドレスを受は取り、更に信号線１０８介してＤＡＴＣ
ＴＬ２が保存している共通ゼクメントビット及び記憶保
護ビットを取り出す。しかる後に主記憶に対しデータの
読出し要求を出す。

以上本発明の一実施例を説明したが、ゲスト仮想アドレ
スはＧＴＬＡＲＩ　５から取り出してＣＵｌに再送出す
る構造としても良く、又５ＴＥＲＩ２とＰＴＥＲＩ　３
を同一のレジスタにしても良い。

又、Ｈ５ＴＯＲＩＯとＧＳＴＯＲＩ　１を同一のレジス
タとして、ＣＵｌが使用の都度入れ替えをやる構成にし
ても良く、ＴＬＡＸ７とＨＴＬＡＲＩ４を同一のレジス
タにしても良い。

又、ＨＴＬＡＲ１４とＧＴＬＡＲＩ　５を同一のレジス
タにして、ＣＵｌが使用の都度入れ替える構成にしても
よい。

又、第２図のフロー図では、各ステップを必要に応じて
競合、分離して実現しても良い。

〔発明の効果〕

以上の説明から明らかな如く１本発明によれば、２レベ
ル以上のアドレス変換について各アドレス変換過程を可
能な限り並列に実行でき、２レベル以上のアドレス変換
性能を飛躍的に向上させることができ、又異なったアー
キテクチャの２レベルアドレス変換性能の飛躍的性能向
上を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明するための処理フロー図、第３図は第１
図の動作を説明するための模式図である。 １・・・制御装置、　２・・・アドレス変換制御回路、
３・・・アドレス加算器、　　４・・・アドレスラッチ
、５・・・セレクタＢ、　　６・・・セレクタＡ、　　
７・・・変換論理アドレスラッチ、　８・・・ホスト変
換形式％式％ 起点レジスタ、　　１１・・・ゲストセグメントテーブ
ル起点レジスタ、　　１２・・・セグメントテーブルエ
ントリレジスタ、　　１３・・・ページテーブルエント
リレジスタ、　　１４・・・ホスト変換論理アドレスレ
ジスタ、　　１５・・・ゲスト変換論理アドレスレジス
タ、　　１６・・・主記憶起点アドレスレジスタ、　　
１７・・・変換例外アドレスレジスタ。 １８・・・主記憶範囲アドレスレジスタ。 第　　２　　図　（２） 第　　２　　図　（の 第　　２　　図　（Ｃ）

Claims (1)

【特許請求の範囲】
1. （１）仮想計算機方式の情報処理装置において、アドレ
   ス変換に必要なアドレス変換情報を保持するレジスタを
   独立に２組以上備えると共に各組のレジスタを選択する
   手段を設け、２種類以上の異なるアーキテクチャのアド
   レス変換過程をそれぞれ実行することを特徴とするアド
   レス変換装置。