JPH01163838A

JPH01163838A - 仮想計算機システム

Info

Publication number: JPH01163838A
Application number: JP62321314A
Authority: JP
Inventors: Nobuyuki Shimura; 志村　伸之; Kazuo Hibi; 一夫日比
Original assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Priority date: 1987-12-21
Filing date: 1987-12-21
Publication date: 1989-06-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は仮想計算機システムに係り、とりわけホストと
ゲストのアドレス変換情報を同時に保持するアドレス変
換バッファとその制御に関するものである。

〔従来の技術〕

仮想記憶方式の情報装置装置においては、情報処理装置
が主記憶上のデータや命令をアクセスする際の仮想アド
レスを、絶対主記憶上の絶対アドレスに変換する必要が
ある。

近年、仮想計算機システムなる方式が実現され、単一の
実計算機（あるいはホスト計算機）の下に一つ又は複数
の仮想計算機を生成して情報処理システムを構築する例
が多く実用化されている。この際のアドレス属性は、実
計算機に於ける絶対アドレスであるレベル１アドレス、
実計算機の仮想アドレスであるが仮想計算機の絶対アド
レスに等しいレベル２アドレス、及び仮想計算機の仮想
アドレスであるレベル３アドレスに分類される。

仮想計算機が実際に動作する時には、仮想計算機の仮想
アドレスであるレベル３アドレスから、実計算機の絶対
アドレスであるレベル１アドレスへのアドレス変換を行
なう必要があるが、従来このレベル３アドレスからレベ
ル１アドレスへのアドレス変換過程は処理の複雑さ故に
、ハードウェア論理で実現される事は無く、仮想計算機
アシストと呼ばれるマイクロプログラム、又は仮想計算
機制御プログラム（以下ＶＭＣＰと略す）から生成され
るシャドウ変換テーブルに依存していた。

ＶＭＣ：Ｐによるシャドウ変換テーブルの用意により、
レベル３アドレスからレベル１アドレスへのアドレス変
換が、擬似的にレベル２アドレスからレベル１アドレス
への変換と同様にハードウェアによって扱われる事によ
り、アドレス変換の際に生ずるオーバーヘッドを低減す
る事が可能となったが、まだＶＭＣＰがシャドウ変換テ
ーブルを用意するオーバーヘッドが残され、このオーバ
ーヘッドも無視し得ない処理性能低下をシステムにもた
らしていた。

このオーバーヘッドを除去する方法の一例として、特開
昭５７−２１２６８０号公報に示されている。その特徴
点は第１に、シャドウテーブルの使用を除去する事、第
２に、その為にレベル３アドレスからレベル１アドレス
へのアドレス変換をハードウェア的に行なう事、第３に
、レベル３アドレスからレベル１アドレスへのアドレス
変換のオーバーヘッドを除去するために、アドレス変換
バッファに仮想計算機のアドレス変換情報とホスト計算
機のアドレス変換情報を同時に保持する様にした事、以
上３点にまとめられる。

とりわけ、シャドウテーブルを除去するためにはアドレ
ス変換バッファの使用が前提ともなっていて、そのため
前記公報の記載においてはアドレス変換バッファの各エ
ントリに仮想計算機又はホスト計算機のアドレス変換情
報のどちらを保持するかを指示する情報を付加し、もっ
てアドレス変換バッファに仮想計算機のアドレス変換情
報とホスト計算機のアドレス変換情報を同時に保持でき
る様にしている。

〔発明が解決しようとする問題点〕

上記従来技術は、仮想計算機のアドレス変換情報とホス
ト計算機のアドレス変換情報をアドレス変換バッファに
同時に混在して保持できる様にしているが、しかしアド
レス変換バッファに保持されているアドレス変換情報を
選択的に処理する動作をホスト計算機が矛盾なく、かつ
効率的に実行する為の工夫は見あたらない。

例えば、（株）日立製作所のＨＩＴＡＣ／Ｍシリーズの
大型計算機に於けるアドレス変換バッファはセット・ア
ソシアティブ・マツピング方式が採用されていて、一つ
の仮想アドレスがアドレス変換され、その結果のアドレ
ス変換情報がアドレス変換バッファに登録される時に用
いられるアドレス変換バッファ内アドレスは、仮想アド
レスに依存したものとなっている。

いい換えると、一つの仮想アドレスが与えられれば、そ
の仮想アドレスをアドレス変換した結果のアドレス変換
情報が、アドレス変換バッファ内のどのアドレスに保持
されているのかは通常特定できるのであるが、かかる事
実は大変有益である。

−例として、ＩＢＭシステム／３７０情報処理装置に於
るインバリディトページテーブルエントリ（以下、Ｉ　
ＰＴＥと略す）命令は、その処理の一部としてアドレス
変換バッファに保持されているアドレス変換情報を一定
の条件で選択的に無効にする（以下、この処理をパーシ
ャルパージと称す）。もし、無効にすべきアドレス変換
情報が保持されている可能性のあるアドレス変換バッフ
ァ内アドレスを特定できなければ、アドレス変換バッフ
ァ内の全アドレスに対しパーシャルパージ処理を行なわ
なければならないがそれに費やされる時間は、最近の大
型計算機の如くにアドレス変換バッファが大容量の場合
、性能的に無視し得ないものとなってしまう。しかし幸
いなことにＩＰＴＥ命令に於ては、命令のオペランドと
して仮想アドレスの一部が与えられるので、この仮想ア
ドレスの一部を用いて、無効にすべきアドレス変換情報
が保持されている可能性のあるアドレス変換バッファ内
アドレスを特定することができる。もって、通常ＩＰＴ
Ｅ命令に於るアドレス変換バッファのパーシャルパージ
処理は極めて効率良く短時間で実行できる。

ところが、ホストとゲストのアドレス変換情報を同時に
保持しているアドレス変換バッファを有した仮想計算機
システムに於ては前述した限りでない、すなわち、仮想
計算機システムではＶＭＣＰはアドレス変換バッファに
保持されているゲストのアドレス変換情報も管理・処理
する必要があるが、本来ホストとゲストは別々のシステ
ムなので、ゲストのアドレス変換情報がアドレス変換バ
ッファ内のどのアドレスに保持されているかは、ホスト
動作中にあっては特定できないのである。

したがって、ＶＭＣＰが発行するＩ　ＰＴＥ命令の処理
を通常通り行なったとするとアドレス変換バッファに対
するパーシャルパージ処理を誤まるのは明白であり、仮
想計算機システムの正常な動作は望めない。

かかる問題を回避するため、ＩＰＴＥ命令に於るパーシ
ャルパージ処理の際、対象とするアドレス変換バッファ
内アドレスを特定する事をあきらめ、ゲストのアドレス
変換情報がアドレス変換バッファに保持されているか否
かに関係なく常に全アドレスに対しパーシャルパージ処
理を実行することも考えられるが、これは前述した様に
大巾な性能劣化を招く。

本発明の目的とするところは、上記ＩＰＴＥ命令に代表
されるアドレス変換バッファに係わる処理を、ホストと
ゲストのアドレス変換情報が同時にアドレス変換バッフ
ァに保持されている時でも何の矛盾もなく実行可能とし
、さらにゲストのアドレス変換情報がアドレス変換バッ
ファに保持されていない通常の状態における性能劣化を
回避し。

もって、ホストとゲストのアドレス変換情報を同時に混
在して保持できるアドレス変換バッファを有した性能的
に優れた仮想計算機システムを提供することにある。

〔問題点を解決するための手段〕

上記目的は、アドレス変換バッファに仮想計算機のアド
レス変換情報が保持されているか否かをテストする第一
の手段と、アドレス変換バッファと係わる処理を前記第
一の手段によるテストの成立時と不成立時とで相異なら
せる第二の手段を設けることにより、達成される。

〔作　用〕

例えはＩＰＴＥ命令に於ては、命令処理中に前記第一の
手段をテストし、テストの結果、アドレス変換バッファ
にゲストのアドレス変換情報が保持されていなければ、
命令で与えられるロジカルアドレスの一部を用いてアド
レスｇ　換／＜ソファ内アドレスを特定してパーシャル
パージ処理を行なう。逆に、テストの結果、アドレス変
換バッファにゲストのアドレス変換情報が保持されてい
るならば、アドレス変換バッファ内金てのアドレスに対
してパーシャルパージ処理を行なう。

それによって、ＩＰＴＥ命令の動作は通常は高速動作が
保障されるとともに、ゲストのアドレス変換情報がアド
レス変換バッファに保持されている時でも正確な動作が
保障されるので、ホストとゲストのアドレス変換情報を
同時にアドレス変換バッファに保持することが可能とな
り、もって性能的に優れた仮想計算機システムを提供す
ることができる。

〔実施例〕

それでは次に、本発明の一実施例を図面を用いて説明す
る。

第１図は本実施例を説明するための機能ブロック図であ
る。制御装置（以下ＣＵと略す）１０１はこれに接続さ
れている各装置の制御を司どり。

各装置から又は、各装置へのデータ転送を行ないデータ
の加工をも行なう。

セグメントテーブルオリジンアドレスレジスタ（以下５
ＴＯＲと略す）１１０は、信号線１２０を介してＣＵＩ
ＯＩより送出されるホスト又はゲストのセグメントテー
ブルオリジンアドレス（以下ＳＴＯと略す）を保持する
レジスタで、信号線１２３を介してアドレス変換ユニッ
ト１０２．アドレス変換バッファ制御回路（以下ＴＬＢ
ＣＴＲＬと略す）１０６に接続されている。

ロジカルアドレスレジスタ（以下ＬＡＲと略す）１１１
は、信号線１２１を介してＣＵＩＯＩより送出されてく
るホスト又はゲストのロジカルアドレス（Ｌ　Ａ）を保
持するレジスタで、信号線１２４を介してアドレス変換
ユニット１０２及びＴＬＢＣＴＲＬ１０６に接続されて
いる。

コンベアアドレスレジスタ（以下ＣＡＲと略す）１１２
はＣＵＩＯＩより送出されてくるコンベアアドレス０Ｃ
Ａ）を保持するレジスタで、信号線１２６を介してＴＬ
ＢＣＴＲＬ１０６に接続されている。

アドレス変換バッファ制御回路（ＴＬＢＣＴＲＬ）１０
６は、アドレス変換バッファ（以下ＴＬＢと略す）１０
４の読み書きを行ない、信号線１２８を介してＣＵＩＯ
Ｉから送出されてくる制御信号に従がってＴＬＢ１０４
の制御を司どる制御回路である。

アドレス変換バッファカラム選択回路（以下ＤＥＣと略
す）１０５はＬＡＲＩＩＩより信号線１２５を介して送
出されてくるデータをデコードしＴＬＢ１０４の１つの
カラムを選択する選択回路である。

アドレス変換ユニット１０２は信号線１２３及び信号線
１２４を介して各々５ＴＯＲＩ　１０及びＬＡＲＩＩＩ
より送出されてくるＳＲＯ及びＬＡを受は取り、信号線
１２７を介して主記憶装置１０３に保持されているアド
レス変換テーブルを参照しながらＬＡをリアルアドレス
（ＲＡ）に変換するアドレス変換ユニットであり、アド
レス変換の結果得られたリアルアドレスは信号線１２９
を介してＴＬＢＣＴＲＬ１０６へ送出される。

ＴＬＢＣＴＲＬ１０６はアドレス変換ユニット１０２よ
り信号線１２９より送出されてくるＲＡを、信号線１２
３及び信号線１２４を介して各々５ＴＯＲＩＩＯ及びＬ
ＡＲＩＩＩより送出されてくるＳＴＯ及びＬＡと共に、
信号線１２５を介してＬＡＲＩ　１１から受は取ったデ
ータをもとにＤＥＣ１０５が選択した１つのカラムアド
レスへ書き込む。この際、保持されているアドレス変換
情報が有効であることを示すバリッドピット（Ｖ）は′
１′に設定される。又、ホスト／ゲスト識別情報（ＩＤ
）にはホストのアドレス変換情報かゲストのアドレス変
換情報かを識別する情報が設定される。

フリップフロップ（以下ＦＦを略す）１１３は信号線１
３０及び信号線１３１を介してＣＵｌｏｌによってセッ
ト又はリセットされる１ビツトのフラグで、その値は信
号線１３２を介してＣＵＩＯＩへ送出される。本ＦＦ１
１３は本発明の核心をなすフラグであり、その役割は後
述する説明で明らかになるであろう。

第２図はアドレス変換ユニット１０２が行なうアドレス
変換の処理を示すものである。

信号線１２４を介してＬＡＲＩ　１１より受は取ったロ
ジカルアドレスは、セグメントインデックス（以下Ｓｘ
と略す）、ページインデックス（以下ＰＸと略す）、及
びページ内アドレス（Ｄ）とに分割され処理される。（
２０２）ＳＸ　（２０３）は信号線１２３を介してＳＴ。

Ｒ１１０より受は取ったＳＴＯ（２０１）　と加算され
（２０４）、その加算結果をアドレスとしてセグメント
テーブルエントリ（以下ＳＴＥと略す）を主記憶内にあ
るセグメントテーブル（２０５）より読み出す（２０６
）。

次に、ＰＸ　（２０７）はＳ　Ｔ　Ｅ　ニ含まれティる
ページテーブルオリジン（以下ＰＴＯと略す＝２０８）
と加算され（２０９）、その加算結果をアドレスとして
ページテーブルエントリ（以下ＰＴＥと略す）を主記憶
内にあるページテーブル（２１０）より読み出す（２１
１）。

ＰＴＥは主記憶内の目的とするページアドレスを示すリ
アルアドレス（ＲＡ）を含んでいて（２１２）、このＲ
Ａにページ内アドレス（２１３）がマージされ（２１４
）、目的とする主記憶内アドレスが求められる。

ＩＰＴＥ命令の動作は、命令語によって与えられたＰＴ
ＯとＰＸで決定されるＰＴＥを無効化すると共に、該Ｐ
ＴＥを使用して行なわれてアドレス変換の結果得られた
アドレス変換情報をＴＬＢから除去するものである。

第３図は第１図に於るＩＰＴＥ命令の動作を示した処理
フローである。尚、ＦＦ１１３は前もってＣＵＩＯＩに
よってリセットされ、その値は０′になっているものと
する。

ステップ３０１：ＣＵＩＯＩは命令で与えられるＰＴＯ
を取り出し、ハードウェア的に保持する。

次いで、ステップ３０２へ進む。

ステップ３０２：ＣＵＩＯＩは命令で与えられるＰｘを
取り出し、ハードウェア的に保持する。

次いで、ステップ３０３へ進む。

ステップ３０３：ＣＵＩＯＩはステップ３０１及びステ
ップ３０２で取り出したＰＴＯとＰＸを加算し、結果を
ＰＴＥアドレスとしてハードウェア的に保持する。次い
でステップ３０４へ進む。

ステップ３０４：ＣＵＩＯＩはステップ３０３で算出し
たＰＴＥアドレスで主記憶よりＰＴＥを読み出し、ハー
ドウェア的に保持する。次いでステップ３０５へ進む。

ステップ３０５：ＣＵＩＯＩはステップ３０４で主記憶
より読み出したＰＴＥよりＲＡを求め、ハードウェア的
に保持する。次いでステップ３０６へ進む。

ステップ３０６：ＣＵＩＯＩはステップ３０５で求めた
ＲＡをＣＡＲ１１２へ設定する。次いでステップ３０７
へ進む。

ステップ３０７：ＣＵＩＯＩはＦＦ１１３の値をテスト
する。その結果、ＦＦ１１３の値が。

１０　Ｊならばステップ３０８へ進み、１′ならばステ
ップ３１１へ進むが、本説明に於てはあらかじめＦＦ１
１３は１０′に設定されているので。

次にステップ３０８へ進む。

ステップ３０８：ＣＵＩＯＩはステップ３０２で取り出
したＰＸをＬＡＲＩＩＩへ設定する。次いでステップ３
０９へ進む。

ステップ３０９：ＣＵＩＯＩはＴＬＢＣＴＲＬ１０６ヘ
パーシヤルパージ要求を出す。ＣＵｌｏｌよりパーシャ
ルバージ要求を受は取ったＴＬＢＣＴＲＬ１０６は以下
の動作を行なう。

（１）信号線１２５を介してＬＡＲＩＩＩより受は取っ
たデータをもとにＤＥＣ１０５が選択した１つのカラム
アドレスよりアドレス変換情報を読み出す。

ＬＡＲＩＩＩに設定されているデータはＰＸであるが、
第２図を用いて説明した如く、ＰｘはＬＡの一部である
ので、このＰｘのデータを用いてＤＥＣ１ｏ５をＴＬＢ
１０４の１つのカラムアドレスを選択することができる
。

（２）次いでそのアドレス変換情報が有効かどうか調べ
る。有効でなければＣＵｌｏｌへ処理が終了した事を伝
達する。有効の場合、ＴＬＢＣＴＲＬ１０６は、そのア
ドレス変換情報に含まれているＲＡと、信号線１２６を
介してＣＡＲ１１２より送出されてくるＣＡとを比較す
る。この比較の結果不一致ならばＣＵｌｏｌへ処理が終
了した事を伝達する。一致したならば、バリッドピット
（Ｖ）を１０′すなわち、インバリッドにして、該アド
レス変換情報をＴＬＢ１０４へ書き込み、ＣＵｌｏｌへ
処理が終了した事を伝達する。

以上一連の処理により、該アドレス変換情報は無効にさ
れる。次いで、ステップ３１０へ進む。

ステップ３１０：ＣＵＩＯＩはステップ３０４で主記憶
より読み出しておいたＰＴＥを無効化し、主記憶のＰＴ
Ｅアドレスへ書き込み、処理を終了する。

ＩＰＴＥ命令の動作は以上説明した通りである。

とりわけ、ＴＬＢの参照動作すなわちパーシャルバージ
処理についてはステップ３０８及びステップ３０９で説
明した如く、命令より与えられるＰＸのデータをもとに
決定される特定のカラムアドレスに対してのみ行なえば
充分である。しかし、ＴＬＢにゲストのアドレス変換情
報が保持されている場合は以上説明した如くの処理では
問題のある事を以下第４図を用いて説明する。

第４図はゲストが動作中のアドレス変換に於るＴＬＢの
参照の過程を示したものである。

先づアドレス変換ユニット１０２はゲストの５Ｔｏ（４
０１）　と、ゲストのＬＡ（４０２）　を取けとり、ゲ
ストのアドレス変換テーブルを参照してゲストのリアル
アドレスを求めるアドレス変換を行なう（４０３）。求
まったゲストリアルアドレス（４０４）は、ホストのロ
ジカルアドレス（４０５）として見なされるので、ホス
トの５ＴＯ（４０６）と共に再度アドレス変換ユニット
１０２へ送出される。

アドレス変換ユニット１０２はホストのアドレス変換テ
ーブルを参照してアドレス変換を行ない（４０７）ホス
トのリアルアドレスが求められる（４０８）。この様に
して最終的に求められたホストのリアルアドレス（４１
２）は、ゲストのＳＴｏ　（４１３）　、ゲストのＬＡ
（４１４）と共にアドレス変換情報としてＴＬＢに登録
される（４１５）が、その時に使用されるカラムアドレ
ス（Ａ）はゲストのロジカルアドレス（４０９）で決定
される。

ここで、ステップ４０７で参照されたホストのＰＴＥに
対してＩ　ＰＴＥ命令が発行された場合を考察すると、
ＩＰＴＥ命令の動作は先に第３図を用いて説明した如く
では問題の生じる事が明らかである。

なぜならば、この時Ｉ　ＰＴＥ命令で与えられるＰＴＯ
とＰＸは当然ホストのアドレス変換テーブルと係わった
ホストのＰＴＯであり、又ホストのロジカルアドレスの
一部であるホストのＰＸであるからである。そして、Ｉ
ＰＴＥ命令の処理中に参照されるＴＬＢのカラムアドレ
ス（Ｂ）はこのホストのＰＸで決定され（４１１）、こ
の方ラムアドレスは該ＰＴＥを参照して行なわれたゲス
トのアドレス変換のアドレス変換情報が登録されている
カラムアドレス（Ａ）とは異なるものであるからである
。

したがって、ステップ４０７で参照されたホストのＰＴ
Ｅに対してＩＰＴＥ命令が発行された場合、ＰＴＥは無
効にされるがしかし該ＰＴＥを参照して行なわれたゲス
トのアドレス変換のアドレス変換情報は依然として有効
のままＴＬＢに保持されてしまう。

かかる事態は、以後のシステムの動作を保証できなくす
るものであり、何としても回避せねばならない。

上記の問題点はＦＦ１１３を使用する事により解決でき
る事を以下説明する。

ＦＦ１１３は以下の時にＣＵＩＯＩによって５０′にリ
セットされる。

（１）電源投入時。

（２）リセット時。

（３）初期プログラムロード時。

（４）ＴＬＢの全てのゲストのアドレス変換情報が無効
化された時。

したがって通常動作時のＦＦ１１３の値は′０′であり
、その時のＩＰＴＥ命令の動作はすでに第３図を用いて
説明した通りである。

逆に、ＦＦ１１３はホストからゲストに制御が移る時に
ＣＵＩＯＩによって１１′にセットされる。以後、前記
（１）〜（４）のリセット条件時にＣＵＩＯＩによって
′０′にリセットされるまでＦＦ１１３は１１′の値を
保持する。

以上かかげた条件でＦＦ１１３をセット／リセットする
事により、ＦＦ１１３の値をテストすればＴＬＢ１０４
にゲストのアドレス変換情報が保持されているか否かを
判定する事ができる。すなわち、ＦＦ１１３の値が′０
′であるならば、ＴＬＢ１０４にはゲストのアドレス変
換情報は保持されていない。逆にＦＦ１１３の値が′１
″ならば、ＴＬＢ１０４にゲストのアドレス変換情報が
保持されている可能性がある。この、ＦＦ１１３の値が
′１′すなわちＴＬＢ１０４にゲストのアドレス変換情
報が保持されている可能性がある時のＩＰＴＥ命令の動
作を再度第３図を用いて説明する。

尚、ステップ３０１，３０２，３０３，３０４゜３０５
及び３０６が先に説明した通りであり、ここではステッ
プ３０７より説明する。

ステップ３０７：ＣＵＩＯＩはＦＦ１１３の値をテスト
する。その結果、ＦＦ１１３の値が′０′すなわちＴＬ
Ｂ１０４にはゲストのアドレス変換情報が保持されてい
ない場合はステップ３０８へ進み、ＦＦ１１３の値が１
１′すなわちＴＬＢ１０４にゲストのアドレス変換情報
が保持されている可能性がある場合はステップ３１１へ
進む。

今回は、ＦＦ１１３の値は′１′であるので、次にステ
ップ３１１へ進む。

ステップ３１１：Ｃ：ＵＩＯＩはＬＡＲＩ　１１をゼロ
クリアする。次いで、ステップ３１２へ進む。

ステップ３１２：ＣＵＩＯＩはＴＬＢＣＴＲＬ１０６ヘ
パーシヤルバージ要求を出す。この時のＴＬＢＣＴＲＬ
１０６の動作は先にステップ３０９の動作説明として述
べた通りであるが、今回はステップ３１１でＬＡＲＩＩ
Ｉはゼロに設定されているので、パーシャルパージ処理
はＴＬＢ１０４のカラムアドレスＯに対して行なわれる
。

次いで、ステップ３１３へ進む。

ステップ３１３：ＣＵＩＯＩはＴＬＢ１０４の全てのカ
ラムアドレスに対しパーシャルパージ処理を行なったか
否かを調べる。全てのカラムアドレスに対しパーシャル
パージ処理を行なったならばステップ３１０へ進み、そ
うでないならばステップ３１４へ進む。

ステップ３１４：ＣＵＩＯＩはＬＡＲＩ　１１のＴＬＢ
１０４のカラム選択に使用される部分をプラス１する０
次いでステップ３１２へ進む。

ステップ３１２：すでに述べた通りであるが、今回はス
テップ３１４に於てＬＡＲＩＩＩが増加されているので
、パーシャルパージ処理はＴＬＢ１０４のカラムアドレ
ス１に対して行なわれる。

次いで、ステップ３１３へ進む。

ステップ３１３：ＣＵＩＯＩはＴＬＢ１０４（７）全て
のカラムアドレスに対しパーシャルパージ処理を行なっ
たか否かを調べる。ステップ３１４及びステップ３１２
をくり返し必要回数実行することによりＴＬＢ１０４の
全てのカラムアドレスに対しパーシャルパージ処理を行
なう事ができる。

全てのカラムアドレスに対してパーシャルパージ処理を
実行したならばステップ３１０へ進む。

ステップ３１０：すでに説明した通りである。

以上説明した如く、ＦＦ１１３の値が１１′すなわちＴ
ＬＢ１０４にゲストのアドレス変換情報が保持されてい
る可能性のある時にはＴＬＢ１０４の全てのカラムアド
レスに対しパーシャルパージ処理を行なうので、Ｉ　Ｐ
ＴＥ命令によって無効にされたＰＴＥを参照して行なわ
れたアドレス変換のアドレス変換情報が依然として有効
のままＴＬＢに保持されるという事態は完全に回避され
る。

以上、本発明を実施例にもとづき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
言うまでもない。

〔発明の効果〕

以上説明してきた様に本発明によれば、アドレス変換バ
ッファ内のゲストのアドレス変換情報の有無によりアド
レス変換バッファと係わる処理を変える事ができるので
、アドレス変換バッファと係わる通常の処理性能の低下
を招くことなく、アドレス変換バッファにホストとゲス
トのアドレス変換情報を同時に保持させることが可能と
なり、もって性能的に優れた仮想計算機システムを提供
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のアドレス変換バッファのブ
ロック図、第２図はアドレス変換過程の処理フロー図、
第３図は本発明の一実施例のＩＰＴＥ命令の処理フロー
図、第４図はゲストアドレス変換に於るＴＬＢの参照過
程を示す説明図である。１０１・・・制御装置、１ｏ２・・・アドレス変換ユニ
ット、１０３・・・主記憶、１０４・・・アドレス変換
バッファ、１０５・・・アドレス変換バッファ選択回路
。１０６・・・アドレス変換バッファ制御回路、１１３・
・・フリップフロップ。第　１　図７ｆ、ｚ　　図第　３　図第４　図

Claims

【特許請求の範囲】

１、１つの主記憶装置と、仮想計算機を実現する少なく
とも１つの中央処理装置とから成り、実計算機及び仮想
計算機は各々仮想記憶を提供し、前記主記憶装置は実計
算機及び仮想計算機の仮想記憶を実現する為のアドレス
変換テーブルを保持し、実計算機上の論理アドレス又は
仮想計算機上の論理アドレスを対応する実計算機上の実
アドレスに変換するためのアドレス変換情報を保持する
アドレス可能な複数のエントリを有するアドレス変換バ
ッファを有した情報処理装置において、該アドレス変換
バッファが仮想計算機のアドレス変換情報を保持してい
るか否かをテストする手段を設けたことを特徴とする仮
想計算機システム。