JPH03109656A - 多重仮想アドレス空間アクセス方法およびデータ処理装置 - Google Patents
多重仮想アドレス空間アクセス方法およびデータ処理装置Info
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- JPH03109656A JPH03109656A JP1247324A JP24732489A JPH03109656A JP H03109656 A JPH03109656 A JP H03109656A JP 1247324 A JP1247324 A JP 1247324A JP 24732489 A JP24732489 A JP 24732489A JP H03109656 A JPH03109656 A JP H03109656A
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- 238000001514 detection method Methods 0.000 claims description 93
- 238000000034 method Methods 0.000 claims description 17
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- 238000010586 diagram Methods 0.000 description 6
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- 230000008859 change Effects 0.000 description 2
- 101150016901 ALB1 gene Proteins 0.000 description 1
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- 101100434646 Mus musculus Alb gene Proteins 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/109—Address translation for multiple virtual address spaces, e.g. segmentation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、実行中のプログラムが複数の空間のオペラン
ドを同時にアクセスすることのできるデータ処理装置に
係り、特に、論理アドレスから実アドレスへの変換に使
用する変換テーブルの基点アドレス（ＳＴＯ）を求める
際に、アクセスレジスタ（ＡＲ）変換を行なうデータ処
理装置に関する。
ドを同時にアクセスすることのできるデータ処理装置に
係り、特に、論理アドレスから実アドレスへの変換に使
用する変換テーブルの基点アドレス（ＳＴＯ）を求める
際に、アクセスレジスタ（ＡＲ）変換を行なうデータ処
理装置に関する。
［従来の技術］
ＩＢＭ社のＥＳＡ／３７０アーキテクチャ−では、多重
仮想アドレス空間より１つのアドレス空間を決定するた
め、命令のオペランド論理アドレス計算用に使用するベ
ースレジスタに対応するアクセスレジスタ（以下ＡＲと
いう）により空間識別子（以下ＡＬＥＴという）を指定
し、このＡＬＥＴに対しシステムが提供するテーブル索
引等の手段（アクセスレジスタ変換８以下ＡＲ変換とい
う）により、該仮想アドレス空間に用意された変換テー
ブルの基点アドレス（以下ＳＴ○という）を求める事が
可能である。又、求められたＡＬＥＴとＳＴＯの変換対
を記憶するメモリ（以下ＡＬＢ）を設け、ＡＲ変換の高
速化を図っている。
仮想アドレス空間より１つのアドレス空間を決定するた
め、命令のオペランド論理アドレス計算用に使用するベ
ースレジスタに対応するアクセスレジスタ（以下ＡＲと
いう）により空間識別子（以下ＡＬＥＴという）を指定
し、このＡＬＥＴに対しシステムが提供するテーブル索
引等の手段（アクセスレジスタ変換８以下ＡＲ変換とい
う）により、該仮想アドレス空間に用意された変換テー
ブルの基点アドレス（以下ＳＴ○という）を求める事が
可能である。又、求められたＡＬＥＴとＳＴＯの変換対
を記憶するメモリ（以下ＡＬＢ）を設け、ＡＲ変換の高
速化を図っている。
一方、
１、 ベースレジスタ番号に対応したＡＲに保持されて
いるＡＬＥＴが、′０″であった時には、求めるＳＴＯ
は制御レジスタ１番に保持されているプライマリ−８Ｔ
Ｏ（以下ＰＳＴＯという）とし、２、 該ＡＬＥＴが′
１′であった時には、求めるＳＴＯは制御レジスタ７番
に保持されているセカンダリ−８ＴＯ（以下５ＳＴＯと
いう）としている。
いるＡＬＥＴが、′０″であった時には、求めるＳＴＯ
は制御レジスタ１番に保持されているプライマリ−８Ｔ
Ｏ（以下ＰＳＴＯという）とし、２、 該ＡＬＥＴが′
１′であった時には、求めるＳＴＯは制御レジスタ７番
に保持されているセカンダリ−８ＴＯ（以下５ＳＴＯと
いう）としている。
なお、この種のデータ処理装置としては、特公昭６０−
４１３７９号公報に開示されたものが挙げられる。
４１３７９号公報に開示されたものが挙げられる。
［発明が解決しようとする課題］
前述した従来技術は、いずれも、命令のオペランドアド
レス計算からオペランドデータ読み出しまでの処理の間
に発生する、ペース番号に対応したＡＲに保持されてい
るＡＬＥＴからＳＴＯを求める処理（ＡＲ変換）におい
て、 ■ 該ＡＬＥＴが′０′であるか否か。
レス計算からオペランドデータ読み出しまでの処理の間
に発生する、ペース番号に対応したＡＲに保持されてい
るＡＬＥＴからＳＴＯを求める処理（ＡＲ変換）におい
て、 ■ 該ＡＬＥＴが′０′であるか否か。
■ 該ＡＬＥＴが１１′であるか否か、の二つの判定処
理が必要となり、両判定処理■■のいずれも条件成立し
ない時に、ＡＬＥＴとＳＴＯの変換対を記憶したＡＬＢ
を参照し、更にＡＬＢに求める変換対がない時には、Ａ
Ｒ変換を行なって、求めるＳＴＯを得る。
理が必要となり、両判定処理■■のいずれも条件成立し
ない時に、ＡＬＥＴとＳＴＯの変換対を記憶したＡＬＢ
を参照し、更にＡＬＢに求める変換対がない時には、Ａ
Ｒ変換を行なって、求めるＳＴＯを得る。
このため、ＳＴＯを求めるまでに、上記判定処理■、■
によるオーバーヘッドが発生する問題があった。
によるオーバーヘッドが発生する問題があった。
本発明の目的はこのオーバーヘッドを低減することがで
きる多重仮想空間アドレス方式およびデータ処理装置を
提供することにある。
きる多重仮想空間アドレス方式およびデータ処理装置を
提供することにある。
本発明の他の目的は、ＡＬＥＴとＳＴＯの変換対を記憶
するメモリ（ＡＬＢ）へのアクセスタイムが長い場合に
おいて、ＲＸ形式の命令実行ごとのＡＬＢアクセスのオ
ーバーヘッドを低減することができる多重仮想空間アド
レスおよびデータ処理装置を提供することにある。
するメモリ（ＡＬＢ）へのアクセスタイムが長い場合に
おいて、ＲＸ形式の命令実行ごとのＡＬＢアクセスのオ
ーバーヘッドを低減することができる多重仮想空間アド
レスおよびデータ処理装置を提供することにある。
［課題を解決するための手段］
上記目的を達成するために１本発明による多重仮想空間
アドレス方式は、命令によりベースレジスタとして指定
される汎用レジスタと、該汎用レジスタに対応するアク
セスレジスタと、制御レジスタとを備え、オペランドア
ドレス計算時、前記アクセスレジスタの内容を空間識別
子として該空間識別子にアクセスレジスタ変換を施すこ
とによりアドレス変換のための基点アドレスを求める多
重仮想空間アドレス方式において、前記アクセスレジス
タの空間識別子が特定の値であるか否かを検出して、該
検出結果を前記アクセスレジスタ対応に保持するととも
に、前記アクセスレジスタの内容に応じて逐次更新し、
命令によりベースレジスタとして指定された汎用レジス
タに対応する前記アクセスレジスタに保持されている空
間識別子に基づいて前記基点アドレスを求める際に、当
該アクセスレジスタに対応して保持されている１ｔｉＪ
記検出結果にしたがって、前記制御レジスタに予め保持
されている基点アドレスまたは前記アクセスレジスタ変
換により得られた基点アドレスのいずれかを選択するよ
うにしたものである。
アドレス方式は、命令によりベースレジスタとして指定
される汎用レジスタと、該汎用レジスタに対応するアク
セスレジスタと、制御レジスタとを備え、オペランドア
ドレス計算時、前記アクセスレジスタの内容を空間識別
子として該空間識別子にアクセスレジスタ変換を施すこ
とによりアドレス変換のための基点アドレスを求める多
重仮想空間アドレス方式において、前記アクセスレジス
タの空間識別子が特定の値であるか否かを検出して、該
検出結果を前記アクセスレジスタ対応に保持するととも
に、前記アクセスレジスタの内容に応じて逐次更新し、
命令によりベースレジスタとして指定された汎用レジス
タに対応する前記アクセスレジスタに保持されている空
間識別子に基づいて前記基点アドレスを求める際に、当
該アクセスレジスタに対応して保持されている１ｔｉＪ
記検出結果にしたがって、前記制御レジスタに予め保持
されている基点アドレスまたは前記アクセスレジスタ変
換により得られた基点アドレスのいずれかを選択するよ
うにしたものである。
本発明によるデータ処理装置は、命令によりベースレジ
スタとして指定される複数の汎用レジスタと、該汎用レ
ジスタ対応に空間識別子を保持する複数のアクセスレジ
スタと、該アクセスレジスタに保持された空間識別子を
アドレス変換のための基点アドレスに変換するアクセス
レジスタ変換手段と、任意の基点アドレスを保持する制
御レジスタとを備え、命令により指示されたベースレジ
スタに対応する前記アクセスレジスタに保持された空間
識別子が予め定めた値であるとき前記制御レジスタに格
納された基点アドレスをアドレス変換に用いる多重仮想
空間アドレス方式のデータ処理装置において、前記アク
セスレジスタに保持された空間識別子が予め定めた値で
あるか否かを検出する空間識別子検出手段と、該空間識
別子検出手段の検出結果を前記アクセスレジスタ対応に
保持する複数の検出結果保持手段と、該複数の検出結果
保持手段のうち、前記命令により指示されたベースレジ
スタに対応する検出結果保持手段の出力に応じて、前記
アクセスレジスタ変換による基点アドレスまたは前記制
御レジスタ内の基点アドレスを選択する基点アドレス選
択手段とを具備したものである。
スタとして指定される複数の汎用レジスタと、該汎用レ
ジスタ対応に空間識別子を保持する複数のアクセスレジ
スタと、該アクセスレジスタに保持された空間識別子を
アドレス変換のための基点アドレスに変換するアクセス
レジスタ変換手段と、任意の基点アドレスを保持する制
御レジスタとを備え、命令により指示されたベースレジ
スタに対応する前記アクセスレジスタに保持された空間
識別子が予め定めた値であるとき前記制御レジスタに格
納された基点アドレスをアドレス変換に用いる多重仮想
空間アドレス方式のデータ処理装置において、前記アク
セスレジスタに保持された空間識別子が予め定めた値で
あるか否かを検出する空間識別子検出手段と、該空間識
別子検出手段の検出結果を前記アクセスレジスタ対応に
保持する複数の検出結果保持手段と、該複数の検出結果
保持手段のうち、前記命令により指示されたベースレジ
スタに対応する検出結果保持手段の出力に応じて、前記
アクセスレジスタ変換による基点アドレスまたは前記制
御レジスタ内の基点アドレスを選択する基点アドレス選
択手段とを具備したものである。
本発明による他のデータ処理装置は、命令によりベース
レジスタとして指定される複数の汎用レジスタと、該汎
用レジスタ対応に空間識別子を保持する複数のアクセス
レジスタと、該アクセスレジスタに保持された空間識別
子をアドレス変換のための基点アドレスに変換するアク
セスレジスタ変換手段と、それぞれ任意の基点アドレス
を保持する第１および第２の制御レジスタとを備え、命
令により指示されたベースレジスタに対応する前記アク
セスレジスタに保持された空間識別子が予め定めた第１
の値または第２の値であるときそれぞれ前記第１または
第２の制御レジスタに格納された基点アドレスをアドレ
ス変換に用い、前記第１または第２の値以外の値である
とき前記アクセスレジスタ変換により求められた基点ア
ドレスをアドレス変換に用いる多重仮想空間アドレス方
式のデータ処理装置において、前記アクセスレジスタに
保持された空間識別子が前記第１または第２の値である
か否かを検出する複数の空間識別子検出手段と、該空間
識別子検出手段の検出結果を前記アクセスレジスタ対応
に保持する複数の検出結果保持手段と、該複数の検出結
果保持手段のうち、前記命令により指示されたベースレ
ジスタに対応する検出結果保持手段の出力に応じて、前
記第１もしくは第２制御レジスタ内の基点アドレスまた
は前記アクセスレジスタ変換による基点アドレスを選択
する基点アドレス選択手段とを具備したものである。
レジスタとして指定される複数の汎用レジスタと、該汎
用レジスタ対応に空間識別子を保持する複数のアクセス
レジスタと、該アクセスレジスタに保持された空間識別
子をアドレス変換のための基点アドレスに変換するアク
セスレジスタ変換手段と、それぞれ任意の基点アドレス
を保持する第１および第２の制御レジスタとを備え、命
令により指示されたベースレジスタに対応する前記アク
セスレジスタに保持された空間識別子が予め定めた第１
の値または第２の値であるときそれぞれ前記第１または
第２の制御レジスタに格納された基点アドレスをアドレ
ス変換に用い、前記第１または第２の値以外の値である
とき前記アクセスレジスタ変換により求められた基点ア
ドレスをアドレス変換に用いる多重仮想空間アドレス方
式のデータ処理装置において、前記アクセスレジスタに
保持された空間識別子が前記第１または第２の値である
か否かを検出する複数の空間識別子検出手段と、該空間
識別子検出手段の検出結果を前記アクセスレジスタ対応
に保持する複数の検出結果保持手段と、該複数の検出結
果保持手段のうち、前記命令により指示されたベースレ
ジスタに対応する検出結果保持手段の出力に応じて、前
記第１もしくは第２制御レジスタ内の基点アドレスまた
は前記アクセスレジスタ変換による基点アドレスを選択
する基点アドレス選択手段とを具備したものである。
本発明によるさらに他のデータ処理装置は、命令により
ベースレジスタとして使用される複数の汎用レジスタと
、該汎用レジスタ対応に空間識別子を保持する複数のア
クセスレジスタと、該アクセスレジスタに保持された空
間識別子をアドレス変換のための基点アドレスに変換す
るアクセスレジスタ変換手段と、該変換を受けた空間識
別子および変換結果としての基点アドレスの変換対を格
納する変換対メモリとを備えた、多重仮想空間アドレス
方式のデータ処理装置において、前記アクセスレジスタ
に保持された空間識別子が予め定めた値であるか否かを
検出する空間識別子検出手段と、該空間識別子検出手段
の各検出結果を前記アクセスレジスタ対応に保持する複
数の検出結果保持手段と、該複数の検出結果保持手段の
うち、前記命令により指示されたベースレジスタに対応
する検出結果保持手段の出力に応じて、前記変換対メモ
リからの基点アドレスまたは前記制御レジスタ内の基点
アドレスを選択する基点アドレス選択手段とを具備した
ものである。
ベースレジスタとして使用される複数の汎用レジスタと
、該汎用レジスタ対応に空間識別子を保持する複数のア
クセスレジスタと、該アクセスレジスタに保持された空
間識別子をアドレス変換のための基点アドレスに変換す
るアクセスレジスタ変換手段と、該変換を受けた空間識
別子および変換結果としての基点アドレスの変換対を格
納する変換対メモリとを備えた、多重仮想空間アドレス
方式のデータ処理装置において、前記アクセスレジスタ
に保持された空間識別子が予め定めた値であるか否かを
検出する空間識別子検出手段と、該空間識別子検出手段
の各検出結果を前記アクセスレジスタ対応に保持する複
数の検出結果保持手段と、該複数の検出結果保持手段の
うち、前記命令により指示されたベースレジスタに対応
する検出結果保持手段の出力に応じて、前記変換対メモ
リからの基点アドレスまたは前記制御レジスタ内の基点
アドレスを選択する基点アドレス選択手段とを具備した
ものである。
本発明による別のデータ処理装置は、命令によりベース
レジスタとして指定される複数の汎用レジスタと、該汎
用レジスタ対応に空間識別子を保持する複数のアクセス
レジスタと、該アクセスレジスタに保持された空間識別
子をアドレス変換のための基点アドレスに変換するアク
セスレジスタ変換手段とを備えた、多重仮想空間アドレ
ス方式のデータ処理装置において、前記アクセスレジス
夕に保持された空間識別子が予め定めた値であるか否か
を検出する空間識別子検出手段と、該空間識別子検出手
段の検出結果を前記アクセスレジスタ対応に保持する複
数の検出結果保持手段と、前記複数のアクセスレジスタ
対応に設けられ、前記アクセスレジスタ変換手段により
得られた基点アドレスを保持する複数の基点アドレスレ
ジスタと、前記ベースレジスタを指定する信号にしたが
って前記複数の基点アドレスレジスタを選択する第１の
選択手段と、前記複数の検出結果保持手段のうち、前記
命令により指示されたベースレジスタに対応する検出結
果保持手段の出力に応じて、前記第１の選択手段からの
基点アドレスまたは前記制御レジスタ内の基点アドレス
を選択する第２の選択手段とを具備したものである。
レジスタとして指定される複数の汎用レジスタと、該汎
用レジスタ対応に空間識別子を保持する複数のアクセス
レジスタと、該アクセスレジスタに保持された空間識別
子をアドレス変換のための基点アドレスに変換するアク
セスレジスタ変換手段とを備えた、多重仮想空間アドレ
ス方式のデータ処理装置において、前記アクセスレジス
夕に保持された空間識別子が予め定めた値であるか否か
を検出する空間識別子検出手段と、該空間識別子検出手
段の検出結果を前記アクセスレジスタ対応に保持する複
数の検出結果保持手段と、前記複数のアクセスレジスタ
対応に設けられ、前記アクセスレジスタ変換手段により
得られた基点アドレスを保持する複数の基点アドレスレ
ジスタと、前記ベースレジスタを指定する信号にしたが
って前記複数の基点アドレスレジスタを選択する第１の
選択手段と、前記複数の検出結果保持手段のうち、前記
命令により指示されたベースレジスタに対応する検出結
果保持手段の出力に応じて、前記第１の選択手段からの
基点アドレスまたは前記制御レジスタ内の基点アドレス
を選択する第２の選択手段とを具備したものである。
本発明によるさらに別のデータ処理装置は、命令により
ベースレジスタとして使用される複数の汎用レジスタと
、該汎用レジスタ対応に空間識別子を保持する複数のア
クセスレジスタと、該アクセスレジスタに保持された空
間識別子をアドレス変換のための基点アドレスに変換す
るアクセスレジスタ変換手段と、該変換を受けた空間識
別子および変換結果としての基点アドレスの変換対を格
納する変換対メモリとを備えた、多重仮想空間アドレス
方式のデータ処理装置において、前記アクセスレジスタ
に保持された空間識別子が予め定めた値であるか否かを
検出する空間識別子検出手段と、該空間識別子検出手段
の各検出結果を前記アクセスレジスタ対応に保持する複
数の検出結果保持手段と、前記複数のアクセスレジスタ
対応に設けられ、前記変換対メモリから得られた基点ア
ドレスを保持する複数の基点アドレスレジスタと。
ベースレジスタとして使用される複数の汎用レジスタと
、該汎用レジスタ対応に空間識別子を保持する複数のア
クセスレジスタと、該アクセスレジスタに保持された空
間識別子をアドレス変換のための基点アドレスに変換す
るアクセスレジスタ変換手段と、該変換を受けた空間識
別子および変換結果としての基点アドレスの変換対を格
納する変換対メモリとを備えた、多重仮想空間アドレス
方式のデータ処理装置において、前記アクセスレジスタ
に保持された空間識別子が予め定めた値であるか否かを
検出する空間識別子検出手段と、該空間識別子検出手段
の各検出結果を前記アクセスレジスタ対応に保持する複
数の検出結果保持手段と、前記複数のアクセスレジスタ
対応に設けられ、前記変換対メモリから得られた基点ア
ドレスを保持する複数の基点アドレスレジスタと。
前記ベースレジスタを指定する信号にしたがって前記複
数の基点アドレスレジスタを選択する第１の選択手段と
、前記複数の検出結果保持手段のうち、前記命令により
指示されたベースレジスタに対応する検出結果保持手段
の出力に応じて、前記第１の選択手段からの基点アドレ
スまたは前記制御レジスタ内の基点アドレスを選択する
第２の選択手段とを具備したものである。
数の基点アドレスレジスタを選択する第１の選択手段と
、前記複数の検出結果保持手段のうち、前記命令により
指示されたベースレジスタに対応する検出結果保持手段
の出力に応じて、前記第１の選択手段からの基点アドレ
スまたは前記制御レジスタ内の基点アドレスを選択する
第２の選択手段とを具備したものである。
本発明による今一つのデータ処理装置は、命令によりベ
ースレジスタとして使用される複数の汎用レジスタと、
該汎用レジスタ対応に空間識別子を保持する複数のアク
セスレジスタと、該アクセスレジスタに保持された空間
識別子をアドレス変換のための基点アドレスに変換する
アクセスレジスタ変換手段と、該変換を受けた空間識別
子および変換結果としての基点アドレスの変換対を格納
する変換対メモリとを備えた、多重仮想空間アドレス方
式のデータ処理装置において、前記アクセスレジスタに
保持された空間識別子が予め定めた値であるか否かを検
出する空間識別子検出手段と、該複数の空間識別子検出
手段の各検出結果をそれぞれ保持する複数の検出結果保
持手段と、前記複数のアクセスレジスタ対応に設けられ
、前記変換対メモリから得られた基点アドレスを保持す
る複数の基点アドレスレジスタと、該複数の基点アドレ
スレジスタ対応に設けられ、当該基点アドレスの有効性
を示すデータを保持する複数の有効レジスタと、前記ベ
ースレジスタを指定する信号にしたがって前記複数の基
点アドレスレジスタおよび対応する前記有効レジスタを
選択する第１の選択手段と、前記複数の検出結果保持手
段のうち、前記命令により指示されたベースレジスタに
対応する検出結果保持手段の出力に応じて、前記第１の
選択手段により得られる基点アドレスまたは前記制御レ
ジスタ内の基点アドレスを選択する第２の選択手段と、
前記第１の選択手段により選択された有効レジスタのデ
ータおよび前記検出結果保持手段の出力に基づいて、前
記第２の選択手段により選択された基点アドレスの有効
性を判定する有効判定手段とを具備したものである。
ースレジスタとして使用される複数の汎用レジスタと、
該汎用レジスタ対応に空間識別子を保持する複数のアク
セスレジスタと、該アクセスレジスタに保持された空間
識別子をアドレス変換のための基点アドレスに変換する
アクセスレジスタ変換手段と、該変換を受けた空間識別
子および変換結果としての基点アドレスの変換対を格納
する変換対メモリとを備えた、多重仮想空間アドレス方
式のデータ処理装置において、前記アクセスレジスタに
保持された空間識別子が予め定めた値であるか否かを検
出する空間識別子検出手段と、該複数の空間識別子検出
手段の各検出結果をそれぞれ保持する複数の検出結果保
持手段と、前記複数のアクセスレジスタ対応に設けられ
、前記変換対メモリから得られた基点アドレスを保持す
る複数の基点アドレスレジスタと、該複数の基点アドレ
スレジスタ対応に設けられ、当該基点アドレスの有効性
を示すデータを保持する複数の有効レジスタと、前記ベ
ースレジスタを指定する信号にしたがって前記複数の基
点アドレスレジスタおよび対応する前記有効レジスタを
選択する第１の選択手段と、前記複数の検出結果保持手
段のうち、前記命令により指示されたベースレジスタに
対応する検出結果保持手段の出力に応じて、前記第１の
選択手段により得られる基点アドレスまたは前記制御レ
ジスタ内の基点アドレスを選択する第２の選択手段と、
前記第１の選択手段により選択された有効レジスタのデ
ータおよび前記検出結果保持手段の出力に基づいて、前
記第２の選択手段により選択された基点アドレスの有効
性を判定する有効判定手段とを具備したものである。
［作用］
本発明の多重仮想空間アドレス方式においては、命令の
ベース番号に対応するアクセスレジスタに保持されてい
る空間識別子（ＡＬＥＴ）に基づいて仮想空間アドレス
のアドレス変換を行う際に必要な基点アドレス（ＳＴＯ
）を求めるとき、当該アクセスレジスタ対応に保持され
ている空間識別子検出結果に応じて、制御レジスタに保
持されている基点アドレスまたはアクセスレジスタ変換
により求まる基点アドレスのいずれかを選択する。
ベース番号に対応するアクセスレジスタに保持されてい
る空間識別子（ＡＬＥＴ）に基づいて仮想空間アドレス
のアドレス変換を行う際に必要な基点アドレス（ＳＴＯ
）を求めるとき、当該アクセスレジスタ対応に保持され
ている空間識別子検出結果に応じて、制御レジスタに保
持されている基点アドレスまたはアクセスレジスタ変換
により求まる基点アドレスのいずれかを選択する。
基点アドレスを保持する制御レジスタは、複数であって
もよく、その場合、制御レジスタが選択されるときには
、そのいずれか一つの制御レジスタの基点アドレスが選
択される。
もよく、その場合、制御レジスタが選択されるときには
、そのいずれか一つの制御レジスタの基点アドレスが選
択される。
本発明によれば、論理アドレスから実アドレスを求める
ために、アクセスレジスタ変換を行なう必要のある処理
装置環境において、各アクセスレジスタ内の空間識別子
の値がｌ Ｏｒ または′１′に変化したとき、前記各
手段によりこれを検出・保持しておくことにより、オペ
ランドアドレス計算ごとの、命令で指定されたＡＲのＡ
ＬＥＴが′０′または′１′であるかの判定処理が不要
となり、高速なアドレス変換を行うことができる。
ために、アクセスレジスタ変換を行なう必要のある処理
装置環境において、各アクセスレジスタ内の空間識別子
の値がｌ Ｏｒ または′１′に変化したとき、前記各
手段によりこれを検出・保持しておくことにより、オペ
ランドアドレス計算ごとの、命令で指定されたＡＲのＡ
ＬＥＴが′０′または′１′であるかの判定処理が不要
となり、高速なアドレス変換を行うことができる。
すなわち、変換対メモリ（ＡＬＩ３）内の空間識別子と
基点アドレスの変換対を参照するのと同時に、前記手段
により、空間識別子がｔ Ｏ＋又は′１′ であるかの
検出結果が利用できるため、ＡＬＢ参照前の空間識別子
の判定が不要となり。
基点アドレスの変換対を参照するのと同時に、前記手段
により、空間識別子がｔ Ｏ＋又は′１′ であるかの
検出結果が利用できるため、ＡＬＢ参照前の空間識別子
の判定が不要となり。
高速なアドレス変換を行うことができ、ひいてはデータ
処理装置の処理性能を向上させることが可能となる。
処理装置の処理性能を向上させることが可能となる。
また、各アクセスレジスタ対応に基点アドレスを保持す
る複数の基点アドレスレジスタを設けた場合、該基点ア
ドレスレジスタが有効な間はＡＬＢをアクセスせずに、
基点アドレスレジスタを用いることができる。
る複数の基点アドレスレジスタを設けた場合、該基点ア
ドレスレジスタが有効な間はＡＬＢをアクセスせずに、
基点アドレスレジスタを用いることができる。
すなわち、命令が指定したアクセスレジスタ内の空間識
別子にて仮想空間アクセスを行うときに。
別子にて仮想空間アクセスを行うときに。
当該アクセスレジスタに対応した空間識別子検出結果に
応じて、アクセスレジスタ変換による基点アドレスを選
択したとき、当該アクセスレジスタに対応した有効レジ
スタの内容が有効であれば。
応じて、アクセスレジスタ変換による基点アドレスを選
択したとき、当該アクセスレジスタに対応した有効レジ
スタの内容が有効であれば。
対応する基点アドレスレジスタに保持された基点アドレ
スをアドレス変換に用い、有効レジスタの内容が無効で
あれば、再度、当該空間識別子のアクセスレジスタ変換
を行い、求めた基点アドレスを当該基点アドレスレジス
タに格納するとともに対応する有効データを有効にし、
以下、前記と同様にアドレス変換を行う。
スをアドレス変換に用い、有効レジスタの内容が無効で
あれば、再度、当該空間識別子のアクセスレジスタ変換
を行い、求めた基点アドレスを当該基点アドレスレジス
タに格納するとともに対応する有効データを有効にし、
以下、前記と同様にアドレス変換を行う。
本発明によれば、ＡＬＢへのアクセスタイムが長い場合
にＡＬＢへのアクセス回数を低減し、処理性能を向上さ
せることができる。
にＡＬＢへのアクセス回数を低減し、処理性能を向上さ
せることができる。
（以下、余白）
［実施例］
以下、本発明の一実施例を図面により詳細に説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
り、命令のオペランドデータ読み出し時の実アドレスを
求める動作に必要な部分のブロック図である。
り、命令のオペランドデータ読み出し時の実アドレスを
求める動作に必要な部分のブロック図である。
第１図において、１は命令レジスタ、５は汎用レジスタ
（ＧＰＲ）群、６はアクセスレジスタ（ＡＲ）群、９は
アドレス計算機、１２はＡＬＥＴ変換回路、１５はＳＴ
Ｏセレクトフラグレジスタ、１７はＡＬＢ、１８はＳＴ
○セレクタ、１９は制御レジスタ１ （ＣＲＩ） 、２
０は制御レジスタ７ （ＣＲ７） 、２１は有効レジス
タ、２２は基点アドレス（ＳＴＯ）レジスタ、２３は論
理アドレス変換機構、２５は主記憶装置、２６はＳＴＯ
有効判定回路、２９はＡＲ変換機構である。
（ＧＰＲ）群、６はアクセスレジスタ（ＡＲ）群、９は
アドレス計算機、１２はＡＬＥＴ変換回路、１５はＳＴ
Ｏセレクトフラグレジスタ、１７はＡＬＢ、１８はＳＴ
○セレクタ、１９は制御レジスタ１ （ＣＲＩ） 、２
０は制御レジスタ７ （ＣＲ７） 、２１は有効レジス
タ、２２は基点アドレス（ＳＴＯ）レジスタ、２３は論
理アドレス変換機構、２５は主記憶装置、２６はＳＴＯ
有効判定回路、２９はＡＲ変換機構である。
主記憶２５から読み出された命令は、命令レジスタ１に
セットされ、その命令形式により、必要なオペランドデ
ータがバッファ記憶装置（図示せず）または主記憶２５
から読み出される。この実施例においては、−例として
ＲＸ形式の命令（例えば、Ｌ命令）が命令レジスタ１に
入っているものとする。命令レジスタ１内の命令のＢ２
フィールド及びＸ２フイールドの内容は、信号線２，３
を介して汎用レジスタ群５に与えられ、それぞれが、１
つの汎用レジスタを選択する。これらの選択された汎用
レジスタの内容は、信号線７，８を介してアドレス計算
機９に入力される。一方、命令のＢ２フィールドの内容
は、信号線４を介してアドレス計算機９に入力される。
セットされ、その命令形式により、必要なオペランドデ
ータがバッファ記憶装置（図示せず）または主記憶２５
から読み出される。この実施例においては、−例として
ＲＸ形式の命令（例えば、Ｌ命令）が命令レジスタ１に
入っているものとする。命令レジスタ１内の命令のＢ２
フィールド及びＸ２フイールドの内容は、信号線２，３
を介して汎用レジスタ群５に与えられ、それぞれが、１
つの汎用レジスタを選択する。これらの選択された汎用
レジスタの内容は、信号線７，８を介してアドレス計算
機９に入力される。一方、命令のＢ２フィールドの内容
は、信号線４を介してアドレス計算機９に入力される。
アドレス計算機９は、アドレス計算の結果、仮想空間内
部のアドレスとなる実効論理アドレスを求め、この実効
論理アドレスを信号線１０を介して、アドレス変換機構
２３に送出する。
部のアドレスとなる実効論理アドレスを求め、この実効
論理アドレスを信号線１０を介して、アドレス変換機構
２３に送出する。
他方、命令のＢ２フィールドにより選択された汎用レジ
スタに対応するＡＲ群群内内１つのＡＲ内に保持されて
いるＡＬＥＴが読み出され、該ＡＬＥＴは、信号線１１
を介して、ＡＬＥＴ変換回路１２に送出される。
スタに対応するＡＲ群群内内１つのＡＲ内に保持されて
いるＡＬＥＴが読み出され、該ＡＬＥＴは、信号線１１
を介して、ＡＬＥＴ変換回路１２に送出される。
ＡＬＥＴ変換回路】２は、ＡＬＥＴと基点アドレス（Ｓ
ＴＯ）の変換対を記憶するＡＬＢを参照するためのアド
レス生成を行うためのものである。
ＴＯ）の変換対を記憶するＡＬＢを参照するためのアド
レス生成を行うためのものである。
この生成されたアドレスは、信号線１４を介して、ＡＬ
Ｂ参照アドレスレジスタ１６にセットされる。
Ｂ参照アドレスレジスタ１６にセットされる。
ＡＬＢ参照アドレスレジスタ１６からは、信号線１６ａ
を介して、ＡＬＢ１７が参照される。
を介して、ＡＬＢ１７が参照される。
ＡＬＢ１７内には、ＳＴＯのデータとこのＳＴＯデータ
が有効であるか否かを示すデータ（以下、■データとい
う）とが登録されている。参照結果として信号線１７ａ
を介してＳＴＯが送出され、信号線１７ｂを介してＶデ
ータが送出される。さらに、信号線１７ａを介したＳＴ
ＯはＳＴＯレジスタ２２に、信号線１７ａを介したＶデ
ータは有効レジスタ２１にセットされる。
が有効であるか否かを示すデータ（以下、■データとい
う）とが登録されている。参照結果として信号線１７ａ
を介してＳＴＯが送出され、信号線１７ｂを介してＶデ
ータが送出される。さらに、信号線１７ａを介したＳＴ
ＯはＳＴＯレジスタ２２に、信号線１７ａを介したＶデ
ータは有効レジスタ２１にセットされる。
一方、各ＡＲでは、保持されるＡＬＥＴが信号線６ａを
介してＡＬＥＴ検出回路１３へ入力される。ＡＬＥＴ検
出回路１３は１本実施例では各ＡＲ対応に用意されてお
り、その機能を第２図に示す。
介してＡＬＥＴ検出回路１３へ入力される。ＡＬＥＴ検
出回路１３は１本実施例では各ＡＲ対応に用意されてお
り、その機能を第２図に示す。
第２図の各ＡＬＥＴ検出回路１３は、入力されたＡＬＥ
Ｔがｔ ＯＰであれば′１′を出力し、また、ＡＬＥＴ
’１’であれば１２′ を出力し、ＡＬＥＴが１０′
でも１１′でもないときは、“Ｏ′ を信号線１３ａに
出力する。信号線１３ａ上の出力値を保持するために各
ＡＬＥＴ検出回路１３に対応して設けられたＳＴＯセレ
クトフラグレジスタ１５に入力される。この検出回路１
３は。
Ｔがｔ ＯＰであれば′１′を出力し、また、ＡＬＥＴ
’１’であれば１２′ を出力し、ＡＬＥＴが１０′
でも１１′でもないときは、“Ｏ′ を信号線１３ａに
出力する。信号線１３ａ上の出力値を保持するために各
ＡＬＥＴ検出回路１３に対応して設けられたＳＴＯセレ
クトフラグレジスタ１５に入力される。この検出回路１
３は。
詳細な内部構成を示さないが組合せ論理回路により容易
に構成することができる。
に構成することができる。
本実施例において、各ＡＲ６から各ＳＴＯセレクトフラ
グレジスタ１５へ値がセットされる動作は、ＡＲ６内の
ＡＬＥＴが変化したときに行われるものとするが、変化
後であっても、実アドレスを生成するために必要なＳＴ
Ｏを求める以前で、かつ、ＡＬＥＴがさらに変化しない
間であれば、任意時点に行うことも可能である。また、
検出回路１３を各ＡＲ対応に複数設けたが、本発明の所
期の目的達成のためにはＳＴＯセレクトフラグレジスタ
１５をＡＲ対応に設ければ足り、検出回路１３について
は単一の検出回路をすべてのＡ Ｒ６に共用する構成と
することもできる。この場合、単一の検出回路の前後に
セレクタを設ければよい。
グレジスタ１５へ値がセットされる動作は、ＡＲ６内の
ＡＬＥＴが変化したときに行われるものとするが、変化
後であっても、実アドレスを生成するために必要なＳＴ
Ｏを求める以前で、かつ、ＡＬＥＴがさらに変化しない
間であれば、任意時点に行うことも可能である。また、
検出回路１３を各ＡＲ対応に複数設けたが、本発明の所
期の目的達成のためにはＳＴＯセレクトフラグレジスタ
１５をＡＲ対応に設ければ足り、検出回路１３について
は単一の検出回路をすべてのＡ Ｒ６に共用する構成と
することもできる。この場合、単一の検出回路の前後に
セレクタを設ければよい。
命令のＢ２フィールドで選択された一つのＳＴ○セレク
トフラグレジスタ１５の内容が信号線１５ａを介して、
ＳＴＯ有効判定回路２６に入力される。
トフラグレジスタ１５の内容が信号線１５ａを介して、
ＳＴＯ有効判定回路２６に入力される。
ＳＴＯ有効判定回路２６へは、前記有効レジスタ２１か
らの出力も信号線２１ａを介して入力され、このＳＴＯ
有効判定回路２６は第３図に示した機能を有する。
らの出力も信号線２１ａを介して入力され、このＳＴＯ
有効判定回路２６は第３図に示した機能を有する。
第３図では、信号線１５ａからの入力をＳとし、信号線
２１ａの入力を■とするＳＴＯ有効判定回路２６の内部
機能を示す。本回路２６の出力Ｚｖは、次の二つの条件
のいずれかが成立したときに′１′となる。
２１ａの入力を■とするＳＴＯ有効判定回路２６の内部
機能を示す。本回路２６の出力Ｚｖは、次の二つの条件
のいずれかが成立したときに′１′となる。
条件１：Ｓ≠０である。
条件２ ： Ｓ＝ＯかつＶ＝１である。
本回路２６の出力Ｚｖは信号線２６ａを介して、ＡＲＲ
換機構２９へ伝えられる。この回路２６も組合せ論理回
路により容易に構成することができる。
換機構２９へ伝えられる。この回路２６も組合せ論理回
路により容易に構成することができる。
第１図に戻り、ＳＴ○セレクトフラグレジスタからの信
号ｇ １５ ａは、ＳＴＯレジスタ２２、ＣＲＩ （１
９）およびＣＲ７（２０）に保持されている各ＳＴＯが
それぞれ出力される信号線２２ａ、１９ａ、２０ａとと
もに、ＳＴＯセレクタ１８に入力される。このＳＴ○セ
レクタ１８では、信号線１５ａをセレクト制御線として
、この信号線の値が０′の時には、ＡＬＢ１７からのＳ
ＴＯである信号線２２ａを、値が１′のときには、ＣＲ
ＩからのＳＴＯである信号１９ａを。
号ｇ １５ ａは、ＳＴＯレジスタ２２、ＣＲＩ （１
９）およびＣＲ７（２０）に保持されている各ＳＴＯが
それぞれ出力される信号線２２ａ、１９ａ、２０ａとと
もに、ＳＴＯセレクタ１８に入力される。このＳＴ○セ
レクタ１８では、信号線１５ａをセレクト制御線として
、この信号線の値が０′の時には、ＡＬＢ１７からのＳ
ＴＯである信号線２２ａを、値が１′のときには、ＣＲ
ＩからのＳＴＯである信号１９ａを。
値が２′であるときにはＣＲ７からのＳＴＯである信号
線２０ａを選択する。
線２０ａを選択する。
選択結果は、信号線３１を介して、論理アドレス変換機
構２３に入力される。
構２３に入力される。
一方、ＳＴＯ有効判定回路２６からの出力信号線２６ａ
がｔ Ｏｔのときは、ＡＲ変換機構２９へその旨伝えら
れ、ＡＲ変換を起動する。ＡＲ変換機構２９は、信号線
２８を介して、主記憶２５を参照し、ＳＴＯを求める。
がｔ Ｏｔのときは、ＡＲ変換機構２９へその旨伝えら
れ、ＡＲ変換を起動する。ＡＲ変換機構２９は、信号線
２８を介して、主記憶２５を参照し、ＳＴＯを求める。
求めたＳＴＯは、信号線２９ａを介して、ＳＴＯ書き込
みレジスタ３２にセットされる。さらに、信号線２９ｂ
を介して該ＳＴＯ書き込みレジスタ３２が有効であるこ
とを示す■書き込みレジスタ３３が１・１′にセットさ
れる。各書き込みレジスタ３２．３３へのセットが完了
すると、信号線２９ｃを介して、書き込み信号が送出さ
れ、前記書き込みレジスタの内容がＡＬＢ１７内に格納
される。
みレジスタ３２にセットされる。さらに、信号線２９ｂ
を介して該ＳＴＯ書き込みレジスタ３２が有効であるこ
とを示す■書き込みレジスタ３３が１・１′にセットさ
れる。各書き込みレジスタ３２．３３へのセットが完了
すると、信号線２９ｃを介して、書き込み信号が送出さ
れ、前記書き込みレジスタの内容がＡＬＢ１７内に格納
される。
これにより、信号線１７ｂは１′となり、ＡＬＢ１７に
格納されたＳＴＯが信号線１７ａに出力され、以下、同
様に、ＳＴＯセレクタ１８を経由して、論理アドレス変
換機構２３に入力される。
格納されたＳＴＯが信号線１７ａに出力され、以下、同
様に、ＳＴＯセレクタ１８を経由して、論理アドレス変
換機構２３に入力される。
論理アドレス変換機構２３は、入力された実効論理アド
レスとＳＴＯとを用いて、実アドレスを生成し、その実
アドレスを、信号線２４に送出する。この実アドレスは
信号線２４を介してバッファ記憶装置あるいは主記憶２
５へ送出され、オペランドの読み出しに用いられる。
レスとＳＴＯとを用いて、実アドレスを生成し、その実
アドレスを、信号線２４に送出する。この実アドレスは
信号線２４を介してバッファ記憶装置あるいは主記憶２
５へ送出され、オペランドの読み出しに用いられる。
第４図は、前記第１図の装置に対し、有効レジスタ２１
．ＳＴＯレジスタ２２をＡＲ対応に設け、命令の８２フ
イールドを出力する信号線２によりこれらのレジスタ群
を選択するようにした本発明の第２の実施例の構成を示
す。すなわち、ＳＴＯレジスタ群２２のうち一つのＳＴ
Ｏレジスタが、Ｂ２フィールドにしたがって制御される
セレクタ２２ｂにより選択され、ＳＴＯセレクタ１８に
供給される。また、有効レジスタ群２１のうち一つの有
効レジスタが、Ｂｘフィールドにより制御されるセレク
タ２１ｂにより選択され、ＳＴＯ有効判定回路２６に供
給される。有効レジスタ２１゜ＳＴＯレジスタ２２への
セットは、第１図の命令のＢ、フィールドで選択された
ＡＲ内のＡＬＥＴにて行われるのではなく、ＳＴＯセレ
クトレジスタ１５の更新と同じく、対応するＡＲ内のＡ
ＬＥＴが変化したときに、該ＡＬＥＴが信号線１１に読
みだされ、このＡＬＥＴによるＡＬＢ参照結果が、有効
レジスタ２１とＳＴＯレジスタ２２とにセットされる。
．ＳＴＯレジスタ２２をＡＲ対応に設け、命令の８２フ
イールドを出力する信号線２によりこれらのレジスタ群
を選択するようにした本発明の第２の実施例の構成を示
す。すなわち、ＳＴＯレジスタ群２２のうち一つのＳＴ
Ｏレジスタが、Ｂ２フィールドにしたがって制御される
セレクタ２２ｂにより選択され、ＳＴＯセレクタ１８に
供給される。また、有効レジスタ群２１のうち一つの有
効レジスタが、Ｂｘフィールドにより制御されるセレク
タ２１ｂにより選択され、ＳＴＯ有効判定回路２６に供
給される。有効レジスタ２１゜ＳＴＯレジスタ２２への
セットは、第１図の命令のＢ、フィールドで選択された
ＡＲ内のＡＬＥＴにて行われるのではなく、ＳＴＯセレ
クトレジスタ１５の更新と同じく、対応するＡＲ内のＡ
ＬＥＴが変化したときに、該ＡＬＥＴが信号線１１に読
みだされ、このＡＬＥＴによるＡＬＢ参照結果が、有効
レジスタ２１とＳＴＯレジスタ２２とにセットされる。
このため、命令レジスタ１にＬ命令が格納されていると
すると、信号線１０を介して実効論理アドレスを論理ア
ドレス変換機構２３に送出するまでは同様であるが、Ｂ
！フィールドで選択されたＡＲ６のＡＬＥＴでＡＬＢ１
７を参照するのではなく、Ｂ１フィールドつまり信号線
２により、対応する有効レジスタ２１とＳＴＯレジスタ
２２とを選択し、この選択結果をそれぞれ信号線２１ａ
。
すると、信号線１０を介して実効論理アドレスを論理ア
ドレス変換機構２３に送出するまでは同様であるが、Ｂ
！フィールドで選択されたＡＲ６のＡＬＥＴでＡＬＢ１
７を参照するのではなく、Ｂ１フィールドつまり信号線
２により、対応する有効レジスタ２１とＳＴＯレジスタ
２２とを選択し、この選択結果をそれぞれ信号線２１ａ
。
２２ａに出力し、以下、同様の手順で処理を行うので、
ＡＬＢアクセス回数が低減され、ＡＬＢ１７のアクセス
タイムが長い場合には、処理性能の向上を図ることがで
きる。
ＡＬＢアクセス回数が低減され、ＡＬＢ１７のアクセス
タイムが長い場合には、処理性能の向上を図ることがで
きる。
［発明の効果］
以上説明したように、本発明によれば、基点アドレスを
求めるアクセスレジスタ変換において、変換対を記憶す
るＡＬＢを参照する前に、従来オーバーヘッドであった
ＡＬＥＴが０′であるが１′であるかの判定処理をなく
すことにより処理性能の向上を図ることができる。
求めるアクセスレジスタ変換において、変換対を記憶す
るＡＬＢを参照する前に、従来オーバーヘッドであった
ＡＬＥＴが０′であるが１′であるかの判定処理をなく
すことにより処理性能の向上を図ることができる。
また、ＡＬＢアクセス回数を低減することによリ、ＡＬ
Ｂのアクセスタイムが長い場合には、実質的にＡＬＢア
クセスタイムを短縮することが可能になる。
Ｂのアクセスタイムが長い場合には、実質的にＡＬＢア
クセスタイムを短縮することが可能になる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図中のＡＬＥＴ検出回路の機能の説明図、第
３図は第１図中のＳＴＯ有効判定回路の機能の説明図、
第４図は本発明の他の実施例の構成を示すブロック図で
ある。 １・・・命令レジスタ、５・・・汎用（ＧＰＲ）レジス
タ群、６・・・アクセスレジスタ（ＡＲ）群、９・・・
アドレス計算機、１２・・・ＡＬＥＴ変換回路、１３・
・・Ａ Ｌ Ｅ ’Ｉ”検出回路、１５・・・ＳＴＯセ
レクトフラグレジスタ、１７・・・ＡＬＢ、１９・・・
制御レジスタ１（ＣＲＩ）、２０・・・制御レジスタ７
（ＣＲ７）、２１・・・有効レジスタ、２２・・・Ｓ
ＴＯレジスタ、２３・・・論理アドレス変換機構、２５
・・・主記憶装置。 ２９・・・アクセスレジスタ変換機構。
２図は第１図中のＡＬＥＴ検出回路の機能の説明図、第
３図は第１図中のＳＴＯ有効判定回路の機能の説明図、
第４図は本発明の他の実施例の構成を示すブロック図で
ある。 １・・・命令レジスタ、５・・・汎用（ＧＰＲ）レジス
タ群、６・・・アクセスレジスタ（ＡＲ）群、９・・・
アドレス計算機、１２・・・ＡＬＥＴ変換回路、１３・
・・Ａ Ｌ Ｅ ’Ｉ”検出回路、１５・・・ＳＴＯセ
レクトフラグレジスタ、１７・・・ＡＬＢ、１９・・・
制御レジスタ１（ＣＲＩ）、２０・・・制御レジスタ７
（ＣＲ７）、２１・・・有効レジスタ、２２・・・Ｓ
ＴＯレジスタ、２３・・・論理アドレス変換機構、２５
・・・主記憶装置。 ２９・・・アクセスレジスタ変換機構。
Claims (1)
- 【特許請求の範囲】 １、命令によりベースレジスタとして指定される汎用レ
ジスタと、該汎用レジスタに対応するアクセスレジスタ
と、制御レジスタとを備え、オペランドアドレス計算時
、前記アクセスレジスタの内容を空間識別子として該空
間識別子にアクセスレジスタ変換を施すことによりアド
レス変換のための基点アドレスを求める多重仮想空間ア
ドレス方式において、前記アクセスレジスタの空間識別
子が特定の値であるか否かを検出して、該検出結果を前
記アクセスレジスタ対応に保持するとともに、前記アク
セスレジスタの内容に応じて逐次更新し、命令によりベ
ースレジスタとして指定された汎用レジスタに対応する
前記アクセスレジスタに保持されている空間識別子に基
づいて前記基点アドレスを求める際に、当該アクセスレ
ジスタに対応して保持されている前記検出結果にしたが
って、前記制御レジスタに予め保持されている基点アド
レスまたは前記アクセスレジスタ変換により得られた基
点アドレスのいずれかを選択することを特徴とする多重
仮想空間アドレス方式。 ２、命令によりベースレジスタとして指定される複数の
汎用レジスタと、該汎用レジスタ対応に空間識別子を保
持する複数のアクセスレジスタと、該アクセスレジスタ
に保持された空間識別子をアドレス変換のための基点ア
ドレスに変換するアクセスレジスタ変換手段と、任意の
基点アドレスを保持する制御レジスタとを備え、命令に
より指示されたベースレジスタに対応する前記アクセス
レジスタに保持された空間識別子が予め定めた値である
とき前記制御レジスタに格納された基点アドレスをアド
レス変換に用いる多重仮想空間アドレス方式のデータ処
理装置において、 前記アクセスレジスタに保持された空間識別子が予め定
めた値であるか否かを検出する空間識別子検出手段と、 該空間識別子検出手段の検出結果を前記アクセスレジス
タ対応に保持する複数の検出結果保持手段と、 該複数の検出結果保持手段のうち、前記命令により指示
されたベースレジスタに対応する検出結果保持手段の出
力に応じて、前記アクセスレジスタ変換による基点アド
レスまたは前記制御レジスタ内の基点アドレスを選択す
る基点アドレス選択手段と を具備したことを特徴とするデータ処理装置。 ３、命令によりベースレジスタとして指定される複数の
汎用レジスタと、該汎用レジスタ対応に空間識別子を保
持する複数のアクセスレジスタと、該アクセスレジスタ
に保持された空間識別子をアドレス変換のための基点ア
ドレスに変換するアクセスレジスタ変換手段と、それぞ
れ任意の基点アドレスを保持する第１および第２の制御
レジスタとを備え、命令により指示されたベースレジス
タに対応する前記アクセスレジスタに保持された空間識
別子が予め定めた第１の値または第２の値であるときそ
れぞれ前記第１または第２の制御レジスタに格納された
基点アドレスをアドレス変換に用い、前記第１または第
２の値以外の値であるとき前記アクセスレジスタ変換に
より求められた基点アドレスをアドレス変換に用いる多
重仮想空間アドレス方式のデータ処理装置において、 前記アクセスレジスタに保持された空間識別子が前記第
１または第２の値であるか否かを検出する複数の空間識
別子検出手段と、 該空間識別子検出手段の検出結果を前記アクセスレジス
タ対応に保持する複数の検出結果保持手段と、 該複数の検出結果保持手段のうち、前記命令により指示
されたベースレジスタに対応する検出結果保持手段の出
力に応じて、前記第１もしくは第２制御レジスタ内の基
点アドレスまたは前記アクセスレジスタ変換による基点
アドレスを選択する基点アドレス選択手段とを具備した
ことを特徴とするデータ処理装置。 ４、命令によりベースレジスタとして使用される複数の
汎用レジスタと、該汎用レジスタ対応に空間識別子を保
持する複数のアクセスレジスタと、該アクセスレジスタ
に保持された空間識別子をアドレス変換のための基点ア
ドレスに変換するアクセスレジスタ変換手段と、該変換
を受けた空間識別子および変換結果としての基点アドレ
スの変換対を格納する変換対メモリとを備えた、多重仮
想空間アドレス方式のデータ処理装置において、 前記アクセスレジスタに保持された空間識別子が予め定
めた値であるか否かを検出する空間識別子検出手段と、 該空間識別子検出手段の各検出結果を前記アクセスレジ
スタ対応に保持する複数の検出結果保持手段と、 該複数の検出結果保持手段のうち、前記命令により指示
されたベースレジスタに対応する検出結果保持手段の出
力に応じて、前記変換対メモリからの基点アドレスまた
は前記制御レジスタ内の基点アドレスを選択する基点ア
ドレス選択手段と を具備したことを特徴とするデータ処理装置。 ５、命令によりベースレジスタとして指定される複数の
汎用レジスタと、該汎用レジスタ対応に空間識別子を保
持する複数のアクセスレジスタと、該アクセスレジスタ
に保持された空間識別子をアドレス変換のための基点ア
ドレスに変換するアクセスレジスタ変換手段とを備えた
、多重仮想空間アドレス方式のデータ処理装置において
、 前記アクセスレジスタに保持された空間識別子が予め定
めた値であるか否かを検出する空間識別子検出手段と、 該空間識別子検出手段の検出結果を前記アクセスレジス
タ対応に保持する複数の検出結果保持手段と、 前記複数のアクセスレジスタ対応に設けられ、前記アク
セスレジスタ変換手段により得られた基点アドレスを保
持する複数の基点アドレスレジスタと、 前記ベースレジスタを指定する信号にしたがって前記複
数の基点アドレスレジスタを選択する第１の選択手段と
、 前記複数の検出結果保持手段のうち、前記命令により指
示されたベースレジスタに対応する検出結果保持手段の
出力に応じて、前記第１の選択手段からの基点アドレス
または前記制御レジスタ内の基点アドレスを選択する第
２の選択手段と を具備したことを特徴とするデータ処理装置。 ６、命令によりベースレジスタとして使用される複数の
汎用レジスタと、該汎用レジスタ対応に空間識別子を保
持する複数のアクセスレジスタと、該アクセスレジスタ
に保持された空間識別子をアドレス変換のための基点ア
ドレスに変換するアクセスレジスタ変換手段と、該変換
を受けた空間識別子および変換結果としての基点アドレ
スの変換対を格納する変換対メモリとを備えた、多重仮
想空間アドレス方式のデータ処理装置において、 前記アクセスレジスタに保持された空間識別子が予め定
めた値であるか否かを検出する空間識別子検出手段と、 該空間識別子検出手段の各検出結果を前記アクセスレジ
スタ対応に保持する複数の検出結果保持手段と、 前記複数のアクセスレジスタ対応に設けられ、前記変換
対メモリから得られた基点アドレスを保持する複数の基
点アドレスレジスタと、 前記ベースレジスタを指定する信号にしたがって前記複
数の基点アドレスレジスタを選択する第１の選択手段と
、 前記複数の検出結果保持手段のうち、前記命令により指
示されたベースレジスタに対応する検出結果保持手段の
出力に応じて、前記第１の選択手段からの基点アドレス
または前記制御レジスタ内の基点アドレスを選択する第
２の選択手段と を具備したことを特徴とするデータ処理装置。 ７、命令によりベースレジスタとして使用される複数の
汎用レジスタと、該汎用レジスタ対応に空間識別子を保
持する複数のアクセスレジスタと、該アクセスレジスタ
に保持された空間識別子をアドレス変換のための基点ア
ドレスに変換するアクセスレジスタ変換手段と、該変換
を受けた空間識別子および変換結果としての基点アドレ
スの変換対を格納する変換対メモリとを備えた、多重仮
想空間アドレス方式のデータ処理装置において、 前記アクセスレジスタに保持された空間識別子が予め定
めた値であるか否かを検出する空間識別子検出手段と、 該複数の空間識別子検出手段の各検出結果をそれぞれ保
持する複数の検出結果保持手段と、前記複数のアクセス
レジスタ対応に設けられ、前記変換対メモリから得られ
た基点アドレスを保持する複数の基点アドレスレジスタ
と、 該複数の基点アドレスレジスタ対応に設けられ、当該基
点アドレスの有効性を示すデータを保持する複数の有効
レジスタと、 前記ベースレジスタを指定する信号にしたがって前記複
数の基点アドレスレジスタおよび対応する前記有効レジ
スタを選択する第１の選択手段と、 前記複数の検出結果保持手段のうち、前記命令により指
示されたベースレジスタに対応する検出結果保持手段の
出力に応じて、前記第１の選択手段により得られる基点
アドレスまたは前記制御レジスタ内の基点アドレスを選
択する第２の選択手段と、 前記第１の選択手段により選択された有効レジスタのデ
ータおよび前記検出結果保持手段の出力に基づいて、前
記第２の選択手段により選択された基点アドレスの有効
性を判定する有効判定手段と を具備したことを特徴とするデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247324A JPH0679296B2 (ja) | 1989-09-22 | 1989-09-22 | 多重仮想アドレス空間アクセス方法およびデータ処理装置 |
| DE4029986A DE4029986C2 (de) | 1989-09-22 | 1990-09-21 | Vorrichtung zum Zugreifen auf mehrere virtuelle Adreßräume |
| US07/587,031 US5355461A (en) | 1989-09-22 | 1990-09-24 | Method of and apparatus for selecting an origin address for use in translating a logical address in one of a plurality of virtual address spaces to a real address in a real address space |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP1247324A JPH0679296B2 (ja) | 1989-09-22 | 1989-09-22 | 多重仮想アドレス空間アクセス方法およびデータ処理装置 |
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|---|---|
| JPH03109656A true JPH03109656A (ja) | 1991-05-09 |
| JPH0679296B2 JPH0679296B2 (ja) | 1994-10-05 |
Family
ID=17161705
Family Applications (1)
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|---|---|---|---|
| JP1247324A Expired - Fee Related JPH0679296B2 (ja) | 1989-09-22 | 1989-09-22 | 多重仮想アドレス空間アクセス方法およびデータ処理装置 |
Country Status (3)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002273252A (ja) * | 2001-03-23 | 2002-09-24 | Nakabayashi Co Ltd | シュレッダーの細断屑ならし圧縮装置 |
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-
1989
- 1989-09-22 JP JP1247324A patent/JPH0679296B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-21 DE DE4029986A patent/DE4029986C2/de not_active Expired - Fee Related
- 1990-09-24 US US07/587,031 patent/US5355461A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE4029986C2 (de) | 1996-06-05 |
| DE4029986A1 (de) | 1991-04-04 |
| US5355461A (en) | 1994-10-11 |
| JPH0679296B2 (ja) | 1994-10-05 |
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|---|---|---|---|
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