JPH03201048A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH03201048A JPH03201048A JP1343755A JP34375589A JPH03201048A JP H03201048 A JPH03201048 A JP H03201048A JP 1343755 A JP1343755 A JP 1343755A JP 34375589 A JP34375589 A JP 34375589A JP H03201048 A JPH03201048 A JP H03201048A
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- JP
- Japan
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- tlb
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- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- BDEDPKFUFGCVCJ-UHFFFAOYSA-N 3,6-dihydroxy-8,8-dimethyl-1-oxo-3,4,7,9-tetrahydrocyclopenta[h]isochromene-5-carbaldehyde Chemical compound O=C1OC(O)CC(C(C=O)=C2O)=C1C1=C2CC(C)(C)C1 BDEDPKFUFGCVCJ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アドレス変換バッファ（ＴＬＢ）を有するデ
ータ処理装置システムに関する。
ータ処理装置システムに関する。
アドレス変換を高速に行うためＴＬＢを用いることは、
周知である。例えば、特開昭６３−１７７２３９号公報
には、論理アドレスの一部を仮想計算機システムにおけ
るゲスト仮想計算機の識別情報により修飾してアドレス
変換対を索引することが記載されている。この技術によ
れば、ある一つのゲスト仮想計算機（ゲストＶＭ）がＴ
ＬＢにアドレス変換対を登録した後、他のゲストＶＭに
制御が移され、上記変換対を登録した論理アドレスと同
一の論理アドレスによってＴＬＢの索引を行う際、ＴＬ
Ｂ索引アドレスが修飾されるため。
周知である。例えば、特開昭６３−１７７２３９号公報
には、論理アドレスの一部を仮想計算機システムにおけ
るゲスト仮想計算機の識別情報により修飾してアドレス
変換対を索引することが記載されている。この技術によ
れば、ある一つのゲスト仮想計算機（ゲストＶＭ）がＴ
ＬＢにアドレス変換対を登録した後、他のゲストＶＭに
制御が移され、上記変換対を登録した論理アドレスと同
一の論理アドレスによってＴＬＢの索引を行う際、ＴＬ
Ｂ索引アドレスが修飾されるため。
前記の変換対は、リプレースされない。したがって前記
ゲストＶＭに制御が戻った場合に、該変換対はＴＬＢに
存在し、処理性能上のオーバーヘッドが生じない。
ゲストＶＭに制御が戻った場合に、該変換対はＴＬＢに
存在し、処理性能上のオーバーヘッドが生じない。
論理アドレスの一部を用いて、索引するセット・アソシ
アティブ方式のＴＬＢを用いた場合、上記従来技術は、
仮想計算システムにおいては、ゲストＶＭの処理性能上
のオーバーヘッドを発生させることはない。しかし多重
仮想アドレス空間における仮想アドレッシングを支援す
るデータ処理システムにおいては、あるｌっのアドレス
空間、もしくはデータ空間上のＴＬＢ索引により、変換
対を登録した後、異なるアドレス空間もしくは、データ
空間上で、前記空間上のアドレス変換対登録アドレスと
同一の論理アドレスでＴＬＢを索引した場合、該変換対
をリプレースし、新たに登録することになる。
アティブ方式のＴＬＢを用いた場合、上記従来技術は、
仮想計算システムにおいては、ゲストＶＭの処理性能上
のオーバーヘッドを発生させることはない。しかし多重
仮想アドレス空間における仮想アドレッシングを支援す
るデータ処理システムにおいては、あるｌっのアドレス
空間、もしくはデータ空間上のＴＬＢ索引により、変換
対を登録した後、異なるアドレス空間もしくは、データ
空間上で、前記空間上のアドレス変換対登録アドレスと
同一の論理アドレスでＴＬＢを索引した場合、該変換対
をリプレースし、新たに登録することになる。
多重仮想アドレス空間システム、さらに実行中のプログ
ラムが複数の仮想アドレス空間を同時にアクセスするこ
とが可能なシステムにおいては、その論理アドレス使用
範囲が、各アドレス、データ空間毎に、同一となる頻度
が高い場合には、索引アドレスに対してＴＬＢのリプレ
ース頻度が増大し、命令処理性能上余計なオーバーヘッ
ドが生じるという問題があった。
ラムが複数の仮想アドレス空間を同時にアクセスするこ
とが可能なシステムにおいては、その論理アドレス使用
範囲が、各アドレス、データ空間毎に、同一となる頻度
が高い場合には、索引アドレスに対してＴＬＢのリプレ
ース頻度が増大し、命令処理性能上余計なオーバーヘッ
ドが生じるという問題があった。
本発明は、前記問題点を解決するためになされたもので
ある。
ある。
本発明の目的は、ＴＬＢにおけるリプレース頻度を減少
させたデータ処理装置を提供することにある。
させたデータ処理装置を提供することにある。
前記目的を達成するために、本発明は、ＴＬＢを索引す
るための論理アドレス部分を、セグメントテーブル記述
子の内容により修飾し、この修飾されたアドレスでＴＬ
Ｂを索引する。
るための論理アドレス部分を、セグメントテーブル記述
子の内容により修飾し、この修飾されたアドレスでＴＬ
Ｂを索引する。
前述した手段によれば、ＴＬＢの索引アドレスを、処理
装置が実行しているアドレス空間、データ空間上の論理
アドレスと、該空間の識別情報であるセグメントテーブ
ル記述子の内容とで決定することにより、ある１つのア
ドレス空間もしくはデータ空間上の論理アドレスによっ
て、ＴＬＢにアドレス変換対を登録した後、異なるアド
レス空間もしくはデータ空間上の前記論理アドレスと同
−輪理アドレスによってＴＬＢの索引を行う際、ＴＬＢ
索引アドレスは修飾され、同−輪理アドレスであっても
異なるＴＬＢエントリを索引することになるので、前記
登録された変換対は、リプレースされない。
装置が実行しているアドレス空間、データ空間上の論理
アドレスと、該空間の識別情報であるセグメントテーブ
ル記述子の内容とで決定することにより、ある１つのア
ドレス空間もしくはデータ空間上の論理アドレスによっ
て、ＴＬＢにアドレス変換対を登録した後、異なるアド
レス空間もしくはデータ空間上の前記論理アドレスと同
−輪理アドレスによってＴＬＢの索引を行う際、ＴＬＢ
索引アドレスは修飾され、同−輪理アドレスであっても
異なるＴＬＢエントリを索引することになるので、前記
登録された変換対は、リプレースされない。
再び前記アドレス空間もしくはデータ空間上の論理アド
レスによるＴＬＢ索引が行われた場合は、該索引結果は
、’ＴＬＢに存在′となり、再びアドレス変換を行うこ
となく、命令処理性能上余計なオーバーヘッドが生じな
い。特に多重仮想アドレス空間システム、さらに実行中
のプログラムが複数の仮想アドレス空間を同時にアクセ
スすることが可能なシステムにおいて、その論理アドレ
スの使用範囲が各アドレス空間、データ空間毎に同一と
なる頻度が高い場合、すなわちＴＬＢ索引アドレスが同
一となる頻度が大きい場合に有効であり、命令処理性能
を向上させることができる。
レスによるＴＬＢ索引が行われた場合は、該索引結果は
、’ＴＬＢに存在′となり、再びアドレス変換を行うこ
となく、命令処理性能上余計なオーバーヘッドが生じな
い。特に多重仮想アドレス空間システム、さらに実行中
のプログラムが複数の仮想アドレス空間を同時にアクセ
スすることが可能なシステムにおいて、その論理アドレ
スの使用範囲が各アドレス空間、データ空間毎に同一と
なる頻度が高い場合、すなわちＴＬＢ索引アドレスが同
一となる頻度が大きい場合に有効であり、命令処理性能
を向上させることができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
第１図は、多重仮想アドレス空間における仮想アドレッ
シングを支援するデータ処理装置のうち、本発明の関連
する部分を示している。
シングを支援するデータ処理装置のうち、本発明の関連
する部分を示している。
第１図において、１は命令実行部であり、ＴＬＢへのア
クセス要求が発行される。８は、ＴＬＢ索引を仮想アド
レスまたは実アドレスのいづれで行うかを示すリアルモ
ードレジスタ（Ｒレジスタ）であり、リアルモード（実
アドレス）時にｌがセットされる。９はＶＭモードレジ
スタ（Ｇレジスタ）であり、仮想計算機としてＴＬＢ索
引を行う場合に１がセットされる。１０は、ＶＭナンバ
レジスタであり、Ｖ Ｍ Ｎ ｏは、例えばＳ Ｉ Ｅ
（ＳｔａｒｔＩｎｔｅｒｐｒｅｔｉｖｅ Ｅｘｅｃｕ
ｔｉｏｎ）命令の第２オペランドである状態記述子アド
レスから作成することが可能である。アドレスレジスタ
１１は、例えば３１ビツトからなり、上位の第１〜１９
ビツトがページアドレスであり、アドレス変換を受ける
ビットであり、第２０〜３１ビツトが、絶対アドレスと
共通なビットである。７は、セグメントテーブル記述子
（ＳＴＤ）の内のプライベート空間制御ビット（Ｐビッ
ト）と、セグメントテーブルオリジン（ＳＴＯ）レジス
タである。命令実行部１は、ＴＬＢ索引要求を発行する
毎にアドレスレジスタ１１に論理アドレスを、またＳＴ
Ｄの内ＰビットとＳＴｏをＰビットＳＴＯレジスタ７に
セットする。
クセス要求が発行される。８は、ＴＬＢ索引を仮想アド
レスまたは実アドレスのいづれで行うかを示すリアルモ
ードレジスタ（Ｒレジスタ）であり、リアルモード（実
アドレス）時にｌがセットされる。９はＶＭモードレジ
スタ（Ｇレジスタ）であり、仮想計算機としてＴＬＢ索
引を行う場合に１がセットされる。１０は、ＶＭナンバ
レジスタであり、Ｖ Ｍ Ｎ ｏは、例えばＳ Ｉ Ｅ
（ＳｔａｒｔＩｎｔｅｒｐｒｅｔｉｖｅ Ｅｘｅｃｕ
ｔｉｏｎ）命令の第２オペランドである状態記述子アド
レスから作成することが可能である。アドレスレジスタ
１１は、例えば３１ビツトからなり、上位の第１〜１９
ビツトがページアドレスであり、アドレス変換を受ける
ビットであり、第２０〜３１ビツトが、絶対アドレスと
共通なビットである。７は、セグメントテーブル記述子
（ＳＴＤ）の内のプライベート空間制御ビット（Ｐビッ
ト）と、セグメントテーブルオリジン（ＳＴＯ）レジス
タである。命令実行部１は、ＴＬＢ索引要求を発行する
毎にアドレスレジスタ１１に論理アドレスを、またＳＴ
Ｄの内ＰビットとＳＴｏをＰビットＳＴＯレジスタ７に
セットする。
ＴＬＢ４は、セットアソシアティブ方式、すなわちカラ
ムアドレスによって選択された１つまたは、複数のエン
トリはローと呼ばれ、このローが索引または登録の対象
となる。本発明の実施例ではカラム数５工２．ロー数１
の５１２エントリを持つＴＬＢ構成としているが、ロー
数を複数とすること等も可能である。
ムアドレスによって選択された１つまたは、複数のエン
トリはローと呼ばれ、このローが索引または登録の対象
となる。本発明の実施例ではカラム数５工２．ロー数１
の５１２エントリを持つＴＬＢ構成としているが、ロー
数を複数とすること等も可能である。
ＴＬＢ４の各エントリは、有効フィールド（Ｖ）、実ア
ドレスフィールド（Ｒ）、共通セグメントフィールド（
Ｃ）、セグメントテーブルオリジンフィールド（ＳＴＯ
）、仮想アドレスフィールド（■Ａ）、絶対アドレスフ
ィールド（ＰＡ）、ゲストフィールド（Ｇ）、ＶＭナン
バフィールド（ＶＭＮ）、プライベート空間制御フィー
ルド（Ｐ）から構成される。
ドレスフィールド（Ｒ）、共通セグメントフィールド（
Ｃ）、セグメントテーブルオリジンフィールド（ＳＴＯ
）、仮想アドレスフィールド（■Ａ）、絶対アドレスフ
ィールド（ＰＡ）、ゲストフィールド（Ｇ）、ＶＭナン
バフィールド（ＶＭＮ）、プライベート空間制御フィー
ルド（Ｐ）から構成される。
■フィールドはこのエントリが有効か無効かを示す１ビ
ツトのフィールドであり、エントリが有効なとき１とな
る。Ｇフィアルドは、このエントリがゲスト仮想計算機
（ＶＭ）またはホストのいづれのアドレス変換対である
かを示すビットであり、ゲストＶＭのときｌとなる。Ｖ
ＭＮフィールドは、Ｃフィールドが１のとき有効である
。Ｒフィールドは、このエントリが実アドレスまたは仮
想アドレスかを表わす。Ｃフィールドは、このエントリ
が共通セグメントを用いたアドレス変換対であることを
示す１ビツトのフィールドである。
ツトのフィールドであり、エントリが有効なとき１とな
る。Ｇフィアルドは、このエントリがゲスト仮想計算機
（ＶＭ）またはホストのいづれのアドレス変換対である
かを示すビットであり、ゲストＶＭのときｌとなる。Ｖ
ＭＮフィールドは、Ｃフィールドが１のとき有効である
。Ｒフィールドは、このエントリが実アドレスまたは仮
想アドレスかを表わす。Ｃフィールドは、このエントリ
が共通セグメントを用いたアドレス変換対であることを
示す１ビツトのフィールドである。
参照したセグメントテーブルエントリの共通セグメント
が１のとき、このフィールドが１となる。
が１のとき、このフィールドが１となる。
ＳＴＯフィールドはこのエントリのアドレス変換時のセ
グメントテーブルオリジンを表わす、ＶＡフィールドは
、ＴＬＢアクセスのページフレームアドレスのうち、Ｔ
ＬＢ索引に使用するアドレス以外のビット（１〜１０）
を格納するフィールド、ＰＡフィールドは絶対アドレス
のページフレームアドレスの１９ビツトを格納する。
グメントテーブルオリジンを表わす、ＶＡフィールドは
、ＴＬＢアクセスのページフレームアドレスのうち、Ｔ
ＬＢ索引に使用するアドレス以外のビット（１〜１０）
を格納するフィールド、ＰＡフィールドは絶対アドレス
のページフレームアドレスの１９ビツトを格納する。
ＴＬＢヒツト判定回路５では、
■二〇レジスタ９とＴＬＢ内のＣフィールドが一致しか
つ、Ｖ Ｍ Ｎ ｏレジスタｌＯの内容とＶＭＮフィー
ルドが一致。
つ、Ｖ Ｍ Ｎ ｏレジスタｌＯの内容とＶＭＮフィー
ルドが一致。
■： ＴＬＢエントリのＶフィールドが１゜■： ＴＬ
ＢエントリのＶＡフィールドと、アドレスレジスタ１１
のビット１〜１０が一致。
ＢエントリのＶＡフィールドと、アドレスレジスタ１１
のビット１〜１０が一致。
■： ＴＬＢエントリのＲフィールドと、Ｒレジスタ８
が一致。
が一致。
■： ＴＬＢフィールドのＣフィールドが工でかつＰ及
びＳＴ○レジスタ７のＰビットがＯもしくは、Ｃフィー
ルドがＯで、ＳＴＯフィールドとＰフィールドの内容が
Ｐ及びＳＴＯレジスタ７の内容と一致。
びＳＴ○レジスタ７のＰビットがＯもしくは、Ｃフィー
ルドがＯで、ＳＴＯフィールドとＰフィールドの内容が
Ｐ及びＳＴＯレジスタ７の内容と一致。
上記の１〜■５の全てが成立した場合、ＴＬＢヒツト１
７が′１′となり、成立しない場合ＴＬＢミス１８が１
となる。
７が′１′となり、成立しない場合ＴＬＢミス１８が１
となる。
３は、ＴＬＢ書込み制御回路であって、アドレス変換に
よるＴＬＢ登録、およびＴＬＢエントリの無効化を制御
する。
よるＴＬＢ登録、およびＴＬＢエントリの無効化を制御
する。
２は、ＴＬＢカラムアドレス修飾回路であり、１２はビ
ットセレクタを示す。ピットセレクタ１２は、ＳＴＤの
内のＳＴＯをセットしているＳＴＯレジスタ７の内容か
ら、任意のビットをセレクトする。
ットセレクタを示す。ピットセレクタ１２は、ＳＴＤの
内のＳＴＯをセットしているＳＴＯレジスタ７の内容か
ら、任意のビットをセレクトする。
本発明の実施例では３ビットをセレクトするが、そのビ
ット幅は３ビツト以外の場合も、さらにピットセレクタ
が存在しない場合も容易に類推される。１３は、加算器
を示す。アドレスレジスタ１１の内容の中で、ＴＬＢ４
のエントリ選択に用いるビット１１〜１９はＴＬＢ選択
選択部上６り、ＴＬＢカラムアドレス修飾回路２に入力
される。
ット幅は３ビツト以外の場合も、さらにピットセレクタ
が存在しない場合も容易に類推される。１３は、加算器
を示す。アドレスレジスタ１１の内容の中で、ＴＬＢ４
のエントリ選択に用いるビット１１〜１９はＴＬＢ選択
選択部上６り、ＴＬＢカラムアドレス修飾回路２に入力
される。
命令実行部１よりＳＴＯ，ＰがＳＴＯレジスタ７にセッ
トされ、ＴＬＢに索引要求が発行されると、ＴＬＢ選択
選択部上６に、ＳＴＯレジスタの内容もＴＬＢカラムア
ドレス修飾回路２に入力される。
トされ、ＴＬＢに索引要求が発行されると、ＴＬＢ選択
選択部上６に、ＳＴＯレジスタの内容もＴＬＢカラムア
ドレス修飾回路２に入力される。
ＴＬＢカラムアドレス修飾回路２に入力されたＳＴＯレ
ジスタの内容は、ピットセレクタ１２により３ビット選
ばれ、加算器１３に入力される。そして、加算器１３で
は、ＴＬＢ選択選択部上６分とピットセレクタ１２の出
力１４の内容との加算が行われ、該加算結果１９はＴＬ
Ｂ４のカラムアドレスデコーダ６に入力され、ＴＬＢ４
の１つのエントリが選択される。加算器１３による加算
結果によって最上位に桁上りが発生した場合は、無視し
て加算結果１９を得る。
ジスタの内容は、ピットセレクタ１２により３ビット選
ばれ、加算器１３に入力される。そして、加算器１３で
は、ＴＬＢ選択選択部上６分とピットセレクタ１２の出
力１４の内容との加算が行われ、該加算結果１９はＴＬ
Ｂ４のカラムアドレスデコーダ６に入力され、ＴＬＢ４
の１つのエントリが選択される。加算器１３による加算
結果によって最上位に桁上りが発生した場合は、無視し
て加算結果１９を得る。
第２図は、加算器１３での入力（ＴＬＢ選択選択部上６
ビットセレクタ出力１４）と出力１９との関係を表わし
ている。第２図においてはＸは、ＴＬＢ選択部１６の出
力内容、ｙは出力１９を表わす。
ビットセレクタ出力１４）と出力１９との関係を表わし
ている。第２図においてはＸは、ＴＬＢ選択部１６の出
力内容、ｙは出力１９を表わす。
第２図では、ピットセレクタの内容によりＸに０．６４
，１２８，１９２，２５６，３２０，３８４．４４８が
加算される。すなわち、ＳＴＯの内容によりｙが修飾さ
れるため、Ｘが同一内容であっても、ｙの値は異なりＴ
ＬＢ索引アドレスが変化することになる。
，１２８，１９２，２５６，３２０，３８４．４４８が
加算される。すなわち、ＳＴＯの内容によりｙが修飾さ
れるため、Ｘが同一内容であっても、ｙの値は異なりＴ
ＬＢ索引アドレスが変化することになる。
このように、異なるアドレス空間（すなわちＳＴ○レジ
スタ７の内容が異なる）へのＴＬＢ索引において、論理
アドレスレジスタ１１のＴＬＢ選択部１６の内容が同一
内容であっても、選択されるＴＬＢエントリは異なるこ
とになる。
スタ７の内容が異なる）へのＴＬＢ索引において、論理
アドレスレジスタ１１のＴＬＢ選択部１６の内容が同一
内容であっても、選択されるＴＬＢエントリは異なるこ
とになる。
本発明の実施例によれば、ＴＬＢカラムアドレスはＴＬ
Ｂを索引する論理アドレスとＳＴＤの内容により決定さ
れるため、異なるアドレス空間及びデータ空間へのアク
セスにおいて、論理アドレス中のＴＬＢ索引部が同一の
場合でもＴＬＢカラムアドレスは変化し登録されている
アドレス変換対がリプレースされることがなくなり、リ
プレースによる処理性能オーバーヘッドが減少する。
Ｂを索引する論理アドレスとＳＴＤの内容により決定さ
れるため、異なるアドレス空間及びデータ空間へのアク
セスにおいて、論理アドレス中のＴＬＢ索引部が同一の
場合でもＴＬＢカラムアドレスは変化し登録されている
アドレス変換対がリプレースされることがなくなり、リ
プレースによる処理性能オーバーヘッドが減少する。
以上、説明したように、本発明によれば、ＴＬＢの索引
アドレスを、参照する論理アドレスとセグメントテーブ
ル記述子の内容により決定するため、異なるアドレス空
間及びデータ空間へのアクセスにおいて、ＴＬＢ索引論
理アドレス部が同一内容であっても、ＴＬＢの内容がリ
プレースされることはない。
アドレスを、参照する論理アドレスとセグメントテーブ
ル記述子の内容により決定するため、異なるアドレス空
間及びデータ空間へのアクセスにおいて、ＴＬＢ索引論
理アドレス部が同一内容であっても、ＴＬＢの内容がリ
プレースされることはない。
従って、論理アドレスの使用範囲が各アドレス空間、デ
ータ空間毎に同一となる頻度が高い場合、すなわちＴＬ
Ｂ索引論理アドレスが同一となる頻度が高い場合に、Ｔ
ＬＢのリプレース頻度が減少するので、リプレースによ
る処理性能上のオーバーヘッドを減少させることができ
る。
ータ空間毎に同一となる頻度が高い場合、すなわちＴＬ
Ｂ索引論理アドレスが同一となる頻度が高い場合に、Ｔ
ＬＢのリプレース頻度が減少するので、リプレースによ
る処理性能上のオーバーヘッドを減少させることができ
る。
第１図は、本発明の一実施例を示すブロック図、第２図
は、加算器の入出力関係を示す図である。 図中、工・・・命令実行部、２・・・ＴＬＢカラムアド
レス修飾回路、３・・・ＴＬＢ書込み制御回路、４ＴＬ
Ｂ、５・・・ＴＬＢヒツト判定回路、６・・・ＴＬＢカ
ラムアドレスデコーダ、７・・・ＳＴＯ，Ｐレジスタ、
１１・・・アドレスレジスタ、１２・・・ピットセレク
タ、１３・・・加算器。
は、加算器の入出力関係を示す図である。 図中、工・・・命令実行部、２・・・ＴＬＢカラムアド
レス修飾回路、３・・・ＴＬＢ書込み制御回路、４ＴＬ
Ｂ、５・・・ＴＬＢヒツト判定回路、６・・・ＴＬＢカ
ラムアドレスデコーダ、７・・・ＳＴＯ，Ｐレジスタ、
１１・・・アドレスレジスタ、１２・・・ピットセレク
タ、１３・・・加算器。
Claims (1)
- １、アドレス変換対を保持し、論理アドレスの一部で索
引されるアドレス変換バッファを備えたデータ処理装置
において、論理アドレスの一部をセグメントテーブル記
述子の内容によって修飾する手段を設け、該手段によっ
て修飾されたアドレスを用いてアドレス変換バッファを
索引することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1343755A JPH03201048A (ja) | 1989-12-27 | 1989-12-27 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1343755A JPH03201048A (ja) | 1989-12-27 | 1989-12-27 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201048A true JPH03201048A (ja) | 1991-09-02 |
Family
ID=18363990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1343755A Pending JPH03201048A (ja) | 1989-12-27 | 1989-12-27 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201048A (ja) |
-
1989
- 1989-12-27 JP JP1343755A patent/JPH03201048A/ja active Pending
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