JPH02206857A - 読取り―変更―書込み動作を行なう方法及び装置 - Google Patents

読取り―変更―書込み動作を行なう方法及び装置

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JPH02206857A
JPH02206857A JP1168274A JP16827489A JPH02206857A JP H02206857 A JPH02206857 A JP H02206857A JP 1168274 A JP1168274 A JP 1168274A JP 16827489 A JP16827489 A JP 16827489A JP H02206857 A JPH02206857 A JP H02206857A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタルコンピュータメモリシステムのため
のデータの変更に係り、より詳細には、読み取り一変更
−書込みメモリサイクルにおいて読み取り及び書込み動
作をバッファする方法及び゛装置に係る。
従来の技術 読み取り一変更−書込み動作の一部分としてメモリに書
き込まれたデータを含むデジタルコンピュータシステム
においては、データは、通常、多数の連続するデータバ
イトにわたって延びるエラー修正コード（ＥＣＣ）を含
んでいる。メモリから読み取ったデータを新たなデータ
で変更し、そしてそれをメモリの選択されたアドレスに
書き込む場合で、変更されるべき読み取りデータの長さ
がエラー修正コード（ＥＣＣ）に関連したチェックビッ
トを発生するために必要なバイトの数よりも短い場合に
は、再書込みされる変更データに対する新たなＥＣＣチ
ェックビットを適切に発生するために、新たなデータと
読み取られたデータを合流する前に、選択された全アド
レスを読み取ることが必要となる。例えば、典型的な読
み取り−変更−書込みメモリサイクルにおいて、エラー
修正コード（ＦＣＣ）の対応するチェックビットを発生
するために読み取りされたデータの４つの連続するバイ
トが必要である場合、及び読み取りデータの４つの連続
するバイトのうちの１バイトしか変更する必要がない場
合でも、変更されたデータに対するチェックビットを発
生するためにはデータの４バイト全部を読み取ることが
必要である。
上記した読み取り一変更−書き込み動作に一般に使用さ
れる手順では、新たなデータで変更するために選択され
たメモリアドレスの全内容を記憶するための読み取りバ
ッファと、変更されたデータを再書き込みできるまで上
記選択されたメモリアドレスに対する上記変更されたデ
ータを記憶するための書き込みバッファとが含まれる。
更に、２つの書き込みコマンドが必要とされるときには
、各コマンドごとに別々の入力データバッファが存在す
ることになる。−船釣に使用される読み取り一変更−書
き込みデータ経路に必要なバッファ記憶の大部分は不所
望なものである。
発明の構成 本発明は、先ず、新たなデータをそれに関連したマスク
フィールドと共にデータ出力バッファにラッチし、次い
で、このラッチされた７３クフイールドに基づいて読み
取ったデータと新たなデータを出力バッファにおいて合
流することにより、メモリ記憶システムの読み取り一変
更−書き込みデータ路において新たなデータと読み取っ
たデータを合流するに必要なバッファ記憶を低減するも
のである。マスクフィールドは、良く知られているよう
に、読み取ったデータのどの部分を新たなデータと交換
すべきであるかを指示するデータビットを含む。ＦＣＣ
に対する適当なチェックビットが発生されて、データ出
力バッファにおいて変更されたデータに加えられ、新た
なデータ出力を発生する。この出力は、データ出力バッ
ファからメモリの選択されたアドレスに放出される。
実施例 同様の又は対応する部分が同じ参照番号で示された添付
図面を参照すれば、第１図は、公知技術によるメモリシ
ステム用の典型的な読み取り−変更−書込みシステム２
の一般的なブロック図である。この読み取り一変更−書
込みシステム２は、コンピュータメモリシステム（図示
せず）から読み取ったメモリデータを受は取る読み取り
データ入力ライン４を備えている。又、システム２は、
ライン４上の読み取ったメモリデータを変更するために
関連コンピュータシステム制御ユニット（ＳＣＵ図示せ
ず）から新たなデータを受は取る新データ入力ライン６
も備えている。更に、システム２は、ライン６上の新た
なデータで変更すべきライン４上のメモリ読み取りデー
タの一部分を指示するためにＳＣＵからマスク情報を受
は取るマスクデータライン８も備えている。ライン６上
の新たな入力データ及びライン８上のマスクデータは、
ＳＣＵから直列形態で同期して送信される。
ライン６上の新たなデータは、典型的に、順次連続する
１６バイト書込みのフォーマットである。
第１図には、ライン６上の新たなデータの２つの連続す
る１６バイト書き込みを１６バイトの第１の新データバ
ッファ１０と１６バイトの第２の新データバッファ１２
とでラッチするための構成が示されている。第１の新デ
ータバッファ１０はライン６を経て新たなデータを受は
取り、第２の新データバッファ１２は、第２のデータバ
ッファ入力ライン１４を経てライン６の新たなデータを
受は取る。第１の新データバッファＩＯ及び第２の新デ
ータバッファ１２は、ＳＣＵからタイミングライン１５
及び１７を各々経てタイミングソース（図示せず）から
送られた第１ラツチライン１６上の第１ラツチ信号及び
第２ラツチライン１８上の第２ラツチ信号で交互に且つ
連続的にラッチされる。ライン１６及び１８上の第１及
び第２の各ラッチ信号のタイミングは、ライン６上の交
互に連続する１６バイトの書込みが第１の新データバッ
ファ１０及び第２の新データバッファ１２に各々供給さ
れるように選択される。
第１の新データバッファ１０又は第２の新データバッフ
ァ１２のいずれかに向けられるライン６上の各１６バイ
ト書込みは、ＳＣＵからライン８を経て同時に送信され
るマスクフィールドが関連している。これらのマスクフ
ィールドは、典型的に、ライン６上の新たなデータの各
１６バイト書込みに対して１６ビツトである。１６ビツ
トの第１マスクバツフア２０は第１ラツチライン１６上
の第１ラツチ信号によってラッチされ、従って第１マス
クバツフア２０は、第１人力バッファ１０によって同時
にラッチされる新入力データの１６バイトに対応するラ
イン８上の１６ビツトマスクフイールドをラッチする。
１６ビツトの第２マスクバツフア２２は、第２ラツチラ
イン１８上の第２ラツチ信号によってラッチされ、第２
マスクバツフア２２は、第２人力バッファ１２によって
同時にラッチされる新入力データの１６バイトに対応す
るように第２マスクバツフア入カライン２４を経てライ
ン８上の１６ビツトマスクフイールドをラッチするよう
、になっている。第１データバツフア１０及び第１マス
クバツフア２０のラッチが同期して解除されると、それ
らのラッチされたデータが各々第１データバツフア出カ
ライン２８及び第１マスクバツフア出カライン３０を経
て合流マルチプレクサ２６へ供給される。合流マルチプ
レクサ２６は、ライン２８上のラッチ解除された新デー
タとライン４を経てマルチプレクサ２６に送られた読み
取りデータとを、ライン３０上の同期してラッチ解除さ
れたマスクデータに基づいて合流させるように働く。
同様に、第２のデータバッファ１２及び第２のマスクバ
ッファ２２のラッチが同期して解除されると、それらの
ラッチされたデータは各々第２データバツフア出カライ
ン３１及び第２マスクバツフア出カライン３４を経て合
流マルチプレクサ２６に送られる。従って、第２データ
バツフア１２及び第２マスクバツフア２２がラッチ解除
してそれらの出力を発生すると、マルチプレクサ２６は
、ライン４からの読み取りデータ入力を、ライン３４か
らのマスクデータで指示されたように、ライン３１から
の新データ入力で変更する。次いで、マルチプレクサ２
６は、ＳＣＵのタイミングソースによってマルチプレク
サ選択ライン３８上に送られた選択信号に応答して、そ
の完全に合流したデータ出力をマルチプレクサ出力ライ
ン３６に選択的に供給する。
上記したように変更されるライン４上の読み取りデータ
は、典型的に、６４バイトセグメントとして変更され、
マルチプレクサ２６は、ライン３６上の完全に合流した
出力を対応する６４バイトセグメントとして供給する。
これは、このようにして供給される完全に合流したデー
タを用いて、ＦＣＣＣＣチエツクピッ生器４０に使用さ
れたＥＣＣコードに基づいて新たな１組の１４個の対応
するチェックビットを発生できるように行われる。
上記のＦＣＣＣＣチエツクピッ生器４０は、ライン３６
からチェックビット発生器の入力ライン４２を経て送ら
れる完全に合流したデータ出力によって駆動される。チ
ェックビット発生器４０は、チェックビット発生器の出
力ライン４４に１４ビツトのＦＣＣチェックビットデー
タ出力を発生し、この出力は、ライン３６上の対応する
完全に合流したデータ出力により６４ビツトの書込みデ
ータバッファ４６にラッチされる。書込みデータバッフ
ァ４６のラッチが解除されると、このバッファ４６は完
全に合流したデータ出力を１４個の対応するＥＣＣチェ
ックビットと共に書込みバッファ出力ライン４８に発生
し、これはＤＲＡＭアレイのようなメモリユニット５０
に書き込まれる。このようにメモリユニット５０に書き
込まれた対応するデータは、その後、メモリ５０の出力
をメモリユニット出力ライン５２を経て６４バイト読み
取りバッファ５４に供給することにより読み取ることが
できる。読み取りバッファ出力ライン５６に送られる読
み取りバッファ５４の出力は、上記したようにライン４
へ再循環され、その後必要に応じてデータの変更や再書
込みを行うようにされる。上記エレメントの各々は種々
の公知構成に組み込まれる良く知られた要素であり、そ
れ自体、本発明の部分を構成するものではないので、説
明上第１図にブロック形態で示されているに過ぎない。
本発明は、上記したメモリデータ路に必要とされるバッ
ファ記憶の量を減少するものである。
第２図は、本発明による読み取り一変更−書き込みメモ
リデータ路システム５８のブロック図である。読み取っ
たデータは、以下で述べるメモリユニットデータ流路か
ら読み取りデータ入力ライン６０を経て受は取られる。
ライン６０上の読み取りデータは、読み取りデータバッ
ファ６２によって周期的にラッチされ、このバッファは
８０ビット読み取りデータ入力セグメントのうちの６４
個のデータビットをラッチする。読み取りデータが変更
された後には８０ビツトの読み取りデータ入力のうちの
１６個の対応するＥＣＣチェックビットを変更しなけれ
ばならないので、それらはラッチされない。ラッチが解
除されると、読み取りデータバッファ６２の出力は、読
み取りバッファ出力ライン６４を経て、読み取りデータ
が読み取りデータを変更すべきでない場合は合流マルチ
プレクサ６６へ送られ、或いは読み取りデータを変更す
べきである場合は以下で述べるような更に別の回路へ供
給される。合流マルチプレクサ６６は、第１図に関連し
て上記した公知の読み取り一変更−書き込みシステムの
マルチプレクサ２６と同じ目的を果たすために、新たな
データ入力とライン６４上の読み取られたデータとを合
流するように働く。
新たなデータ入力は、新たなデータ入力のライン６８を
経て受は取られる。ライン６８上のこの新たなデータは
、典型的に、６４個のデータビットと１４個の対応する
チェックビットとを有する７８ビツトのフォーマットで
ある。特に、ライン６８上の新たなデータ入力は、２つ
の順次の３２ビツトデータワードで構成された６４個の
データビットを有しており、これは、ライン６０上の読
み取られたデータ入力のどの部分をライン６８上の新た
なデータ入力によって変更すべきかを指示するための第
１及び第２の対応する４ビツトのデータマスクを含んで
いる。ライン６８上の新たなデータの７８ビツトセグメ
ントは、７８ビツトの新データ及びマスクバッファ７０
によってラッチされる。この新データ及びマスクバッフ
ァ７０内にラッチされた７８ビツトの新データ入力の一
部分としてラッチされた順次の第１及び第２の３２ビツ
トデータワードは、そのラッチが解除されると、マルチ
プレクサの入力ライン７２を経て合流マルチプレクサ６
６へ転送される。第１及び第２の３２ビツトデータワー
ドは、マスクラッチライン７６を経て３２ビツトデユア
ルワードマスクラツチ７４へ送られ、デュアルワードマ
スクラッチ７４は、これがラッチを解除するときに、対
応する第１及び第２のデータマスクを、各々、第１マス
クライン７８及び第２マスクライン８０を経て合流マル
チプレクサ６６へ順次に解除する。マルチプレクサ入力
ライン７２を経てマルチプレクサ６６へ送られる第１及
び第２の３２ビツトデータワード各々に対応する第１及
び第２のデータマスクは、ライン６０上の読み取られた
データ入力信号のどの部分が読み取り一変更−書き込み
プロセスの部分として変更されるかをマルチプレクサ６
６に指示する。
新たなデータ及びマスクデータが新データ及びマスクバ
ッファ７０とデュアル３２ビツトワードマスクラツチ７
４とによって順次にラッチ解除されるにつれて読み取ら
れた入力データを容易に変更するため′に、ライン６４
上の読み取られたデータは読み取りデータラッチライン
８４を経てデュアル６４ビット読み取りデータセグメン
トラッチ８２へ送られ、これはライン６４からの読み取
られたデータの連続する６４ビツトセグメントを順次に
ラッチする。読み取りデータラッチ８２によってラッチ
された第１及びｆｆ！２の読み取りデータは、順次ラッ
チ解除されて、第１の読み取りデータセグメントライン
８６及び第２の読み取りデータセグメントライン８８を
経てマルチプレクサ６６へ送られる。読み取りデータラ
ッチ８２は、新データ及びマスクバッファ７０とデュア
ルワードマスクラッチ７４とに同期してラッチ解除され
、読み取りデータがマルチプレクサ６６に保持されてい
る間に、対応する新データ及びマスクデータがマルチプ
レクサ６６へ供給されて、データ合流動作を実行するよ
うになっている。
次いで、マルチプレクサ６６からの合流された６４ビツ
トデータセグメントは、マルチプレクサ出力ライン９２
を経てチェックビット発生器９０へ送られる。チェック
ビット発生器は、使用するＥＣＣコードに合致するよう
に６４ビツトデータセグメント当たり１６個のチェック
ビットを発生する。ライン９２上の合流されたデータは
、データバッファ入力ライン９６を経て８０ビツトデー
タ出力バツフア９４にも送られる。それと同時にチェッ
クビット発生器９０はその１６ビツトチエツクピツト出
力をチエツクリスト発生器の出力ライン９８に沿ってデ
ータ出力バッファ９４へ供給する。データ出ツノバッフ
ァ９４は、６４ビツトの合流されたデータセグメントを
それに対応する新たな１６個のＥＣＣチェックビットと
合成し、対応する８０ビツトのデータ書き込みセグメン
トをデータバッファ出力ライン１００に形成する。
上記したデータ合流動作は、第３図に示すように完全な
読み取り一変更−書き込みメモリシステムに含まれる。
上記したメモリデータ経路５８は、それに関連したシス
テム制御ユニット（ＳＣＵ）１０２から送られるその新
データ入力をライン６８上に有している。メモリデータ
経路５８からの出力は、６４０ビツトのデータ人力バッ
ファ１０４へ送られるとともにＳＣＵ入カシカライン１
０６て５ＣＵ１０２へ戻される。データ人力バッファ１
０４がラインからのデータの全６４０ビツトをラッチし
た後、その出力がラッチ解除されて、書き込みデータバ
ッファ入力ライン１１０を経て６４０書き込みデータバ
ッファ１０８へ送られる。書き込みデータバッファ１０
８がライン１１０からのデータの全６４０ビツトをラッ
チした後、その出力が書き込みデータバッファ出力ライ
ン１１４を経て６４０ビツトメモリユニツトｉｔ２ヘラ
ツチ解除される。メモリユニット１１２は書き込みデー
タバッファ１０８からラッチ解除されたデータを記憶す
る。変更されたデータを直接読み取るためにデータがメ
モリユニット１１２をバイパスするように意図されると
きには、ライン１１４上の書き込みデータバッファ出力
が５ＣＵ（図示せず）からバイパス経路入力ライン１１
８を経て送られる信号の制御のもとてバイパス経路１１
６へ送られ、バイパス経路１１６の出力はバイパス出力
ライン１２２へ６４０ビツトの読み取りデータバッファ
１２０へ送られる。読み取りデータバッファ１２０がバ
イパス出力ライン１２２から全部で６４０ビツトのデー
タをラッチするかまたはメモリユニット１１４からメモ
リユニット出力ライン１２４を経てこのようなピットを
ラッチすると、読み取りデータバッファ１２０の出力が
ラッチ解除されて読み取りデータバッファ出力ライン１
２８を経てデータ出力バッファ１２６へ供給される。デ
ータ出力バッファ１２６がライン１２８からの全部で６
４０ビツトのデータをラッチすると、その出力が８０ビ
ツトデータセグメントとしてラッチ解除されて、ライン
６０を経てメモリデータ経路５８．ヘフィードバックさ
れ、第２図について上記した読み取り一変更−書き込み
動作を完了する。もちろん、第３図について上記した読
み取り一変更−書き込みシステムは、読み取り一変更−
書き込み動作とは独立したものであって、読み取り一変
更−書き込み動作をサポートするのに必要なバッファの
追加を招くものではない。
上記したエレメントは種々の公知形態で組み込まれる良
く知られた部品であり、これらはそれ自体本発明の部分
を構成するものではないので第２図及び第３図には説明
上ブロツク図の形態で示されているにすぎない。
上記したように、本発明は、公知のシステムよりもメモ
リデータ記憶におけるバッファ記憶の量を著しく低減す
る一方、２つの書き込みコマンドに対するバッファ機能
を果たすものである。以上、本発明の詳細な説明するた
めに部品及び組み立ての１つの好ましい実施例を詳細に
説明したが、本発明の精神及び範囲内で種々の変更がな
されうることが当業者に明らかであろう。
【図面の簡単な説明】
第１図は、典型的な公知の読み取り一変更−書き込みメ
モリデータ経路構成を示すブロック図、第２図は、本発
明による読み取り一変更−書き込みメモリデータ構成を
示すブロック図第３図は、第２図に示したメモリデータ
経路を組み込んだ好ましい実施例を示す回路図である。 ２・・・読み取り一変更−書き込みシステム４・・・読
み取りデータ入力ライン ８＠・−マスクデータライン １０−−・第１の新データバッファ １２・・・第２の新データバッファ １４−−−バッファ入力ライン １６．１８−・・ラッチライン １５．１７−＠祷タイミングライン ２０．２２ｓ―−マスクバッファ ２６・・・合流マルチプレクサ ３８−−−マルチプレクサ選択ライン ４０・・・ＥＣＣチェックビット発生器５８−−−メモ
リデータ路システム ・読み取りデータバッファ ー合流マルチプレクサ Ｓ新データ及びマスクバッファ ・マスクラッチ 一マスクラッチライン ーマスクライン ーマスクライン ・データセグメントラッチ 一データセグメントライン ・チェックビット発生器 ・データ出力バッファ ＦＩＧ、１ ＦＩＧ、　２

Claims (16)

    【特許請求の範囲】
  1. （１）デジタルコンピュータメモリから読み取られたデ
    ータを、マスクフィールドビットを含む新たな入力デー
    タと合流させて、上記読み取りされたデータを変更し、
    上記メモリに再書き込みするようにする方法において、 上記読み取られたデータから第１の選択された数のデー
    タビットをラッチし、 上記新たな入力データから第２の選択された数のデータ
    ビットをラッチし、 上記ラッチされた新たな入力データビットに対応する上
    記マスクフィールドビットをラッチし、上記ラッチされ
    たマスクフィールドビットに基づいて上記ラッチされた
    読み取られたデータビットを上記ラッチされた新たな入
    力データビットでマルチプレクスして、上記第１の選択
    された数の合流されたデータビットを形成し、 エラー修正コードに基づいて上記合流されたデータビッ
    トで第３の選択された数のチェックビットを発生し、そ
    して 上記合流されたデータビットを上記チェックビットと合
    成して、変更された書き込みデータを形成するという段
    階を具備することを特徴とする方法。
  2. （２）上記第１の選択された数の合流されたデータビッ
    トは、上記エラー修正コードに基づいて上記第３の選択
    された数のチェックビットを発生するに必要なデータビ
    ットの数に対応する請求項１に記載の方法。
  3. （３）上記データビットの第２の選択された数は、デー
    タビットの上記第１の選択された数より小さい請求項２
    に記載の方法。
  4. （４）上記マルチプレクス段階は、上記第２の選択され
    た数の上記ラッチされた読み取られたデータビットを、
    上記対応するラッチされたマスクフィールドビットに基
    づいて、上記第２の選択された数の上記ラッチされた新
    たなデータビットと交換することを含む請求項３に記載
    の方法。
  5. （５）メモリ装置に対し、第２の選択された数のチェッ
    クビットを発生するために第１の選択された数のデータ
    ビットを必要とするエラー修正コードでフォーマットさ
    れた読み取られたデータを、マスクフィールドビットを
    含む新たな入力データと合流させる方法が、 上記読み取られたデータから第１の選択された数のデー
    タビットをラッチし、 上記新たな入力データから第３の選択された数のデータ
    ビットをラッチし、上記データビットのこの第３の選択
    された数は、上記データビットの第１の選択された数よ
    りも小さく、 上記ラッチされた新たな入力データビットに対応する上
    記マスクフィールドビットをラッチし、上記ラッチされ
    たマスクフィールドビットに基づいて上記ラッチされた
    読み取られたデータビットを上記ラッチされた新たな入
    力データビットでマルチプレクスして、上記第１の選択
    された数の合流されたデータビットを形成し、 エラー修正コードに基づいて上記合流されたデータビッ
    トで上記第２の選択された数のチェックビットを発生し
    、そして 上記合流されたデータビットを上記チェックビットと合
    成して、変更された書き込みデータを形成するという段
    階を具備することを特徴とする方法。
  6. （６）上記マルチプレクス段階は、上記第３の選択され
    た数の上記ラッチされた読み取られたデータビットを、
    上記対応するラッチされたマスクフィールドビットに基
    づいて、上記第３の選択された数の上記ラッチされた新
    たなデータビットと交換することを含む請求項５に記載
    の方法。
  7. （７）読み取り−変更−書き込み動作を含むコンピュー
    タシステムに対し、第２の選択された数のチェックビッ
    トを発生するために第１の選択された数のデータビット
    を必要とするエラー修正コードでフォーマットされた読
    み取られたデータを、マスクフィールドビットを含む新
    たな入力データと合流させる方法が、 上記読み取られたデータから第１の選択された数のデー
    タビットをラッチし、 上記新たな入力データから第３の選択された数のデータ
    ビットをラッチし、上記データビットのこの第３の選択
    された数は、上記データビットの第１の選択された数よ
    りも小さく、 上記ラッチされた新たな入力データビットに対応する上
    記マスクフィールドビットをラッチし、上記ラッチされ
    たマスクフィールドビットに基づいて上記ラッチされた
    読み取られたデータビットを上記ラッチされた新たな入
    力データビットでマルチプレクスして、上記第１の選択
    された数の合流されたデータビットを形成し、 エラー修正コードに基づいて上記合流されたデータビッ
    トで上記第２の選択された数のチェックビットを発生し
    、そして 上記合流されたデータビットを上記チェックビットと合
    成して、変更された書き込みデータを形成するという段
    階を具備することを特徴とする方法。
  8. （８）上記マルチプレクス段階は、上記第３の選択され
    た数の上記ラッチされた読み取られたデータビットを、
    上記対応するラッチされたマスクフィールドビットに基
    づいて、上記第３の選択された数の上記ラッチされた新
    たなデータビットと交換することを含む請求項７に記載
    の方法。
  9. （９）読み取られたデータを、マスクフィールドビット
    を含む新たな入力データと合流させるメモリ装置におい
    て、 上記読み取られたデータから第１の選択された数のデー
    タビットをラッチする手段と、 上記新たな入力データから第２の選択された数のデータ
    ビットをラッチする手段と、 上記ラッチされた新たな入力データビットに対応する上
    記マスクフィールドビットをラッチする手段と、 上記ラッチされたマスクフィールドビットに基づいて上
    記ラッチされた読み取られたデータビットを上記ラッチ
    された新たな入力データビットでマルチプレクスして、
    上記第１の選択された数の合流されたデータビットを形
    成する手段と、エラー修正コードに基づいて上記合流さ
    れたデータビットで第３の選択された数のチェックビッ
    トを発生する手段と、 上記合流されたデータビットを上記チェックビットと合
    成して、変更された書き込みデータを形成する手段とを
    段階を具備することを特徴とするメモリ装置。
  10. （１０）上記第１の選択された数のデータビットは、上
    記エラー修正コードに基づいて上記第３の選択された数
    のチェックビットを発生するに必要なデータビットの数
    に対応する請求項９に記載のメモリ装置。
  11. （１１）上記データビットの第２の選択された数は、デ
    ータビットの上記第１の選択された数より小さい請求項
    １０に記載のメモリ装置。
  12. （１２）上記マルチプレクス手段は、上記第２の選択さ
    れた数の上記ラッチされた読み取られたデータビットを
    、上記対応するラッチされたマスクフィールドビットに
    基づいて、上記第２の選択された数の上記ラッチされた
    新たなデータビットと交換する手段を含む請求項１１に
    記載のメモリ装置。
  13. （１３）第２の選択された数のチェックビットを発生す
    るために第１の選択された数のデータビットを必要とす
    るエラー修正コードでフォーマットされた読み取られた
    データを、マスクフィールドビットを含む新たな入力デ
    ータと合流させるメモリ装置において、 上記読み取られたデータから第１の選択された数のデー
    タビットをラッチする手段と、 上記新たな入力データから第３の選択された数のデータ
    ビットをラッチする手段（上記データビットのこの第３
    の選択された数は上記データビットの第１の選択された
    数よりも小さい）と、上記ラッチされた新たな入力デー
    タビットに対応する上記マスクフィールドビットをラッ
    チする手段と、 上記ラッチされたマスクフィールドビットに基づいて上
    記ラッチされた読み取られたデータビットを上記ラッチ
    された新たな入力データビットでマルチプレクスして、
    上記第１の選択された数の合流されたデータビットを形
    成する手段と、エラー修正コードに基づいて上記合流さ
    れたデータビットで上記第２の選択された数のチェック
    ビットを発生する手段と、 上記合流されたデータビットを上記チェックビットと合
    成して、変更された書き込みデータを形成する手段とを
    具備することを特徴とするメモリ装置。
  14. （１４）上記マルチプレクス手段は、上記第３の選択さ
    れた数の上記ラッチされた読み取られたデータビットを
    、上記対応するラッチされたマスクフィールドビットに
    基づいて、上記第３の選択された数の上記ラッチされた
    新たなデータビットと交換する手段を含む請求項１３に
    記載のメモリ装置。
  15. （１５）読み取り−変更−書き込み動作を含むコンピュ
    ータシステムで、第２の選択された数のチェックビット
    を発生するために第１の選択された数のデータビットを
    必要とするエラー修正コードでフォーマットされた読み
    取られたデータを、マスクフィールドビットを含む新た
    な入力データと合流させるコンピュータシステムにおい
    て、上記読み取られたデータから上記第１の選択された
    数のデータビットをラッチする手段と、上記新たな入力
    データから、上記第１の選択された数より小さい第３の
    選択された数のデータビットをラッチする手段と、 上記ラッチされた新たな入力データビットに対応する上
    記マスクフィールドビットをラッチする手段と、 上記ラッチされたマスクフィールドビットに基づいて上
    記ラッチされた読み取られたデータビットを上記ラッチ
    された新たな入力データビットでマルチプレクスして、
    上記第１の選択された数の合流されたデータビットを形
    成する手段と、エラー修正コードに基づいて上記合流さ
    れたデータビットで上記第２の選択された数のチェック
    ビットを発生する手段と、 上記合流されたデータビットを上記チェックビットと合
    成して、変更された書き込みデータを形成する手段と段
    階を具備することを特徴とするコンピュータシステム。
  16. （１６）上記マルチプレクス手段は、上記第３の選択さ
    れた数の上記ラッチされた読み取られたデータビットを
    、上記対応するラッチされたマスクフィールドビットに
    基づいて、上記第３の選択された数の上記ラッチされた
    新たなデータビットと交換する手段を含む請求項１５に
    記載のメモリ装置。
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