DE68927434T2

DE68927434T2 - Lese-Ändern-Schreiben Funktion

Info

Publication number: DE68927434T2
Application number: DE68927434T
Authority: DE
Inventors: Kumar Chinnaswamy; Michael A Gagliardo; Paul M Goodwin; John J Lynch; James E Tessari
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1989-01-27
Filing date: 1989-07-03
Publication date: 1997-06-12
Anticipated expiration: 2009-07-04
Also published as: EP0379768A3; US5008886A; ATE145072T1; EP0379768A2; CA1319998C; JP2958368B2; DE68927434D1; EP0379768B1; JPH02206857A

Description

Gebiet der Erfindung

Die vorliegende Erfindung betrifft die Datenmodifikation bei Digitalcomputer- Speichersystemen und insbesondere ein Verfahren und eine Vorrichtung zum Zwischenspeichern von Lese- und Schreiboperationen in einem Lese-Modifizier- Schreib-Speicherzyklus.

Hintergrund der Erfindung

Bei einem Digitalcomputersystem, das Daten aufweist, die als Teil einer Lese-Modifizier-Schreib-Operation in den Speicher geschrieben werden, weisen die Daten typischerweise einen Fehlerkorrekturcode (ECC = Error Correction Code) auf, der sich über eine Anzahl aufeinanderfolgender Datenbytes erstreckt. Wenn Lesedaten aus dem Speicher durch neue Daten modifiziert und anschließend an eine ausgewählte Speicheradresse geschrieben werden sollen und die zu modifizierenden Lesedaten eine Länge aufweisen, die geringer ist als die Anzahl von Bytes, die für die Erzeugung der zugehörigen Prüfbits für den Fehlerkorrekturcode (ECC) notwendig sind, ist es erforderlich, die gesamte ausgewählte Adresse zu lesen, bevor die neuen Daten mit den Lesedaten gemischt werden, um in geeigneter Weise neue Fehlerkorrektur-Prüfbits für die modifizierten Daten zu erzeugen, die erneut geschrieben werden. Wenn bei dem typischen Lese-Modifizier-Schreib-Speicherzyklus beispielsweise vier aufeinanderfolgende Lesedaten-Bytes notwendig sind, um entsprechende Prüfbits für den Fehlerkorrekturcode (ECC) zu erzeugen, und wenn nur ein Datenbyte von vier aufeinanderfolgenden Lesedaten-Bytes modifiziert werden soll, ist es dennoch erforderlich, die gesamten vier Datenbytes zu lesen, um Prüfbits für die modifizierten Daten zu erzeugen.
Das Verfahren, das allgemein für die oben beschriebenen Lese-Modifizier- Schreib-Operationen verwendet worden ist, hat einen Lesepuffer bzw. -pufferspeicher zum Speichern des gesamten Inhalts der zur Modifikation mit neuen Daten ausgewählten Speicheradresse sowie einen Schreibpuffer bzw. -pufferspeicher beinhaltet, um die für die ausgewählte Speicheradresse modifizierten Daten so lange zu speichern, bis die modifizierten Daten erneut geschrieben werden konnten. Wenn zwei Schreibbefehle erforderlich waren, war darüber hinaus für jeden Befehl ein separater Eingabedaten-Puffer vorgesehen. Die auf dem allgemein verwendeten Lese- Modifizier-Schreib-Datenpfad erforderliche große Menge an Pufferspeicher ist nicht wünschenswert.

Zusammenfassung der Erfindung

Die vorliegende Erfindung reduziert den Pufferspeicher, der zum Mischen neuer Daten mit Lesedaten auf einem Lese-Modifizier-Schreib-Datenpfad eines Speichersystems erforderlich ist, indem zunächst die neuen Daten mit zugehörigen Maskenfeldern in einem Daten-Ausgabepuffer zwischengespeichert und die Lesedaten anschließend im Ausgabepuffer entsprechend den zwischengespeicherten Maskenfeern mit den neuen Daten gemischt werden. Die Maskenfelder umfassen Datenbits, die angeben, welcher Bereich der Lesedaten durch neue Daten ersetzt werden soll, was aus dem Stand der Technik wohlbekannt ist. Die geeigneten Prüfbits für den Fehlerkorrekturcode werden erzeugt und im Daten-Ausgabepuffer den modifizierten Daten hinzugefügt, um ein neues Datenausgangssignal zu erzeugen, das aus dem Daten-Ausgabepuffer an der ausgewählten Adresse in den Speicher freigegeben wird.
Diese und weitere Aufgaben werden in vorteilhafter Weise gelöst, indem im wesentlichen die in den unabhängigen Ansprüchen formulierten Merkmale angewendet werden. Weitere Verbessemngen sind den Unteransprüchen zu entnehmen.

Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm einer typischen Lese-Modifizier-Schreib- Speicherdatenpfad-Anordnung gemäß dem Stand der Technik.
Fig. 2 ist ein Blockdiagramm einer Lese-Modifizier-Schreib-Speicherdatenpfad-Anordnung gemäß der vorliegenden Erfindung.
Fig. 3 ist ein Schema der bevorzugten Ausführungsform zur Integration des in Fig. 2 gezeigten Speicherdatenpfades.

Beschreibung der bevorzugten Ausführungsform

Unter Bezugnahme auf die Zeichnungen, bei denen in allen Ansichten gleiche Bezugsziffern gleiche oder entsprechende Bauteile bezeichnen, zeigt Fig. 1 ein allgemeines Blockdiagramm eines typischen Lese-Modifizier-Schreib-Systems 2 für ein Speichersystem gemäß dem Stand der Technik. Das Lese-Modifizier-Schreib-System 2 weist eine Lesedaten-Eingangsleitung 4 auf, die Lesespeicherdaten aus dem (nicht dargestellten) Computer-Speichersystem empfängt. Darüber hinaus weist das System 2 eine Eingangsleitung 6 für neue Daten auf, um von einer zugehörigen Computersystem-Steuereinheit (SCU, nicht dargestellt) neue Daten zu empfangen, um die Lesespeicherdaten auf der Leitung 4 zu modifizieren. Zusätzlich weist das System 2 eine Maskendaten-Leitung 8 auf, um Maskeninformationen von der Systemsteuereinheit zu empfangen, um den Bereich der Lesespeicherdaten auf der Leitung 4 anzugeben, die mit den auf der Leitung 6 befindlichen neuen Daten modifiziert werden sollen. Die neuen Eingabedaten auf der Leitung 6 und die Maskendaten auf der Leitung 8 werden von der Systemsteuereinheit in serieller Form synchron übertragen. Die neuen Daten auf der Leitung 6 weisen typischerweise das Format aufeinanderfolgender, sequentieller 16-Byte-Schreibdaten auf.
In Fig. 1 sind Einrichtungen gezeigt, um zwei aufeinanderfolgende 16-Byte- Schreibdaten der neuen Daten auf der Leitung 6 in einem ersten Puffer 10 für 16-Byte- Neudaten und in einem zweiten Puffer 12 für 16-Byte-Neudaten zwischenzuspeichern. Der erste Puffer 10 für Neudaten empfängt neue Daten über die Leitung 6, und der zweite Puffer 12 für Neudaten empfängt auf der Leitung 6 befindliche neue Daten über eine zweite Datenpuffer-Eingangsleitung 14. Der erste Puffer 10 für Neudaten und der zweite Puffer 12 für Neudaten werden wechselweise und aufeinanderfolgend mittels eines ersten Latchsignals auf einer ersten Latchleitung bzw. eines zweiten Latchsignals auf einer zweiten Latchleitung 18 gelatcht, die von einer (nicht dargestellten) Taktquelle über Taktleitungen 15 bzw. 17 von der Systemsteuereinheit zugeführt werden. Der Takt des ersten und des zweiten Latchsignals auf den Leitungen 16 bzw. 18 wird so gewählt, daß dem ersten Puffer 10 für Neudaten bzw. dem zweiten Puffer 12 für Neudaten alternierende, aufeinanderfolgende 16-Byte-Schreibdaten zugeführt werden.
Jeder 16-Byte-Schreibdatenblock auf der Leitung 6, der entweder zum ersten Puffer 10 für Neudaten oder zum zweiten Puffer 12 für Neudaten geleitet wird, weist ein zugehöriges Maskenfeld auf, das gleichzeitig von der Systemsteuereinheit aus auf der Leitung 8 übertragen wird. Die Maskenfelder bestehen typischerweise aus 16 Bits für jeden 16-Byte-Schreibdatenblock neuer Daten auf der Leitung 6. Ein erster 16-Bit-Maskenpuffer 20 wird durch das erste Latchsignal auf der ersten Latchleitung 16 gelatcht, so daß der erste Maskenpuffer 20 ein auf der Leitung 8 befindliches 16-Bit- Maskenfeld, das den 16 Bytes neuer Eingabedaten entspricht, zwischenspeichert, die gleichzeitig durch den ersten Eingabepuffer 10 zwischengespeichert werden. Ein zweiter 16-Bit-Maskenpuffer 22 wird durch das auf der zweiten Latchleitung 18 befindliche zweite Latchsignal gelatcht, so daß der zweite Maskenpuffer 22 ein auf der Leitung 8 befindliches 16-Bit-Maskenfeld über die zweite Maskenpuffer-Eingangsleitung 24 entsprechend den 16 Bytes neuer Eingabedaten zwischenspeichert, die gleichzeitig durch den zweiten Eingabepuffer 12 zwischengespeichert werden. Wenn der erste Datenpuffer 10 und der erste Maskenpuffer 20 synchron freigegeben werden, werden ihre zwischengespeicherten Daten über eine erste Datenpuffer-Ausgangsleitung 28 bzw. eine erste Maskenpuffer-Ausgangsleitung 30 einem Mischmultiplexer 26 zugeführt. Der Mischmultiplexer 26 dient dazu, die freigegebenen, auf der Leitung 28 befindlichen neuen Daten mit den Lesedaten zu mischen, die dem Multiplexer 26 entsprechend den Maskendaten, die simultan auf die Leitung 30 freigegeben wurden, auf der Leitung 4 zugeführt wurden.
Ebenso werden, wenn der zweite Datenpuffer 12 und der zweite Maskenpuffer 22 synchron freigegeben werden, deren Daten über eine zweite Datenpuffer-Ausgangsleitung 32 bzw. eine zweite Maskenpuffer-Ausgangsleitung 34 dem Mischmultiplexer 26 zugeführt. Wenn der zweite Datenpuffer 12 und der zweite Maskenpuffer 22 ihre Ausgangssignale freigeben, modifiziert der Mischmultiplexer 26 daher das Lesedaten-Eingangssignal von der Leitung 4 mit dem Neudaten- Eingangssignal von der Leitung 32, wie durch die Maskendaten von der Leitung 34 vorgeschrieben. Der Multiplexer 26 stellt dann in Reaktion auf ein Auswahlsignal, das von der Systemsteuereinheit-Taktquelle auf einer Multiplexer-Auswahlleitung 38 zugeführt wurde, sein vollständig gemischtes Datenausgangssignal wahlweise auf einer Multiplexer-Ausgangsleitung 36 zur Verfügung.
Die Lesedaten auf der Leitung 4, die auf die oben beschriebene Weise modifiziert wurden, werden typischerweise in 64-Byte-Segmenten modifiziert, so daß der Multiplexer 26 sein vollständig gemischtes Ausgangssignal auf der Leitung 36 in entsprechenden 64-Byte-Segmenten zur Verfügung stellt. Dies wird so durchgeführt, daß die auf diese Weise zur Verfügung gestellten vollständig gemischten Daten verwendet werden können, um entsprechend dem Fehlerkorrekturcode, der in einer Fehlerkorrekturcode-Prüfbit-Erzeugungsvorrichtung 40 verwendet wird, die durch das die vollständig gemischten Daten enthaltende Ausgangssignal auf der Leitung 36 über eine Prüfbit-Erzeugungsvorrichtungs-Eingangsleitung 42 betrieben wird, einen neuen Satz von 14 entsprechenden Prüfbits zu erzeugen. Die Prüfbit-Erzeugungsvorrichtung 40 erzeugt auf einer Prüfbit-Erzeugungsvorrichtungs-Ausgangsleitung 44 ein 14-Bit- Fehlerkorrekturcode-Prüfbit-Datenausgangssignal, das mit dem entsprechenden, die vollständig gemischten Daten enthaltenden Ausgangssignal auf der Leitung 36 in einem 64-Bit-Schreibdatenpuffer 46 zwischengespeichert wird. Wenn der Schreibdatenpuffer 64 freigegeben wird, erzeugt er auf einer Schreibdatenpuffer- Ausgangsleitung 48 ein die vollständig gemischten Daten enthaltendes Ausgangssignal mit 14 entsprechenden Fehlerkorrekturcode-Prüfbits, das in eine Speichereinheit 50, beispielsweise ein DRAM-Feld, geschrieben wird. Die entsprechenden Daten, die auf diese Weise in die Speichereinheit 50 geschrieben wurden, können anschließend gelesen werden, indem das Ausgangssignal der Speichereinheit 50 auf einer Speichereinheit-Ausgangsleitung 52 über einen 64-Byte-Lesepuffer 54 zugeführt wird. Das auf einer Lesepuffer-Ausgangsleitung 56 befindliche Ausgangssignal des Lesepuffers 54 kann dann zwecks nachfolgender Datenmodifikationen und, falls notwendig, einem erneuten Schreiben zu der oben beschriebenen Leitung 4 zurückgeführt werden. Alle oben genannten Elemente sind wohlbekannte Bauteile, die in einer Vielzahl wohlbekannter Konfigurationen miteinander verbunden werden können und in Fig. 1 aus Darstellungsgründen in Blockform gezeigt sind, da sie an sich nicht Teil der vorliegenden Erfindung sind.
Die vorliegende Erfindung reduziert die Menge an Pufferspeicher, die bei dem oben beschriebenen Speicherdatenpfad erforderlich ist. Fig. 2 zeigt ein Blockdiagramm eines Lese-Modifizier-Schreib-Speicherdatenpfad-Systems 58, in das die vorliegende Erfindung integrlert ist. Über eine Lesedaten-Eingangsleitung 60 werden Lesedaten von dem weiter unten beschriebenen Speichereinheit-Datenflußpfad aus empfangen. Die Lesedaten auf der Leitung 60 werden von einem Lesedatenpuffer 62 periodisch zwischengespeichert, der 64 Datenbits der 80-Bit-Lesedaten- Eingangssignal-Segmente zwischenspeichert. Da die 16 entsprechenden Fehlerkorrekturcode-Prüfbits des 80-Bit-Lesedaten-Eingangssignals verändert werden müssen, nachdem Lesedaten modifiziert wurden, werden sie nicht zwischengespeichert. Wenn es freigegeben wird, wird das Ausgangssignal des Lesedatenpuffers 64 auf einer Lesepuffer-Ausgangsleitung 64 entweder durch einen Mischmultiplexer 66 geführt, wenn die Lesedaten nicht modifiziert werden sollen, oder in eine zusätzliche, weiter unten beschriebene Schaltungsanordnung, wenn die Lesedaten modifiziert werden sollen. Der Mischmultiplexer 66 dient dazu, ein neue Daten enthaltendes Eingangsignal zum selben Zweck mit den Lesedaten auf der Leitung 64 zu mischen wie der Multiplexer 26 in dem oben in Zusammenhang mit Fig. 1 beschriebenen Lese-Modifizier-Schreib-System 2 gemäß dem Stand der Technik.
Das Neudaten-Eingangssignal wird auf einer Neudaten-Eingangsleitung 68 empfangen. Die neuen Daten auf der Leitung 68 weisen typischerweise ein 78-Bit- Format mit 64 Datenbits und 14 entsprechenden Prüfbits auf. Die 64 Datenbits des Neudaten-Eingangssignals auf der Leitung 68 sind in zwei sequentiellen 32-Bit- Datenworten angeordnet, einschließlich erster und zweiter entsprechender 4-Bit- Datenmasken, um anzugeben, welcher Bereich des Lesedaten-Eingangssignals auf der Leitung 60 mit dem Neudaten-Eingangssignal auf der Leitung 68 modifiziert werden soll. Die 78-Bit-Segmente der neuen Daten auf der Leitung 68 werden durch einen 78- Bit-Neudaten- und Maskenpuffer 70 zwischengespeichert. Wenn sie freigegeben werden, werden die sequentiellen ersten und zweiten 32-Bit-Datenworte, die als Teil des zwischengespeicherten 78-Bit-Neudaten-Eingangssignals im Neudaten- und Maskenpuffer 70 zwischengespeichert wurden, über eine Multiplexer-Eingangsleitung 72 zum Mischmultiplexer 66 übertragen. Die ersten und zweiten 32-Bit-Datenworte werden über eine Maskenlatch-Leitung 76 einem 32-Bit-Zwei-Wort-Maskenlatch 74 zugeführt, und das Zwei-Wort-Maskenlatch 74 gibt, wenn es freigegeben wird, die entsprechenden ersten und zweiten Datenmasken über eine erste Maskenleitung 78 bzw. eine zweite Maskenleitung 80 sequentiell in den Mischmultiplexer 66 hinein frei.
Die ersten und zweiten Datenmasken, die jedem ersten bzw. zweiten 32-Bit-Datenwort entsprechen, das dem Multiplexer 66 auf der Multiplexer-Eingangsleitung 72 zugeführt wurde, geben dem Multiplexer 66 an, welche Bereiche des Lesedaten-Eingangssignals auf der Leitung 60 als Teil des Lese-Modifizier-Schreib-Vorgangs modifiziert werden.
Um die Modifikation der Lese-Eingangsdaten zu ermöglichen, während die Neu- und die Maskendaten durch den Neudaten- und Maskenpuffer 70 und das 32-Bit- Zwei-Wort-Maskenlatch 74 sequentiell freigegeben werden, werden die Lesedaten auf der Leitung 64 über eine Lesedaten-Latchleitung 84 einem zweifachen 64-Bit- Lesedatensegment-Latch 82 zugeführt, der aufeinanderfolgende 64-Bit-Segmente der Lesedaten von der Leitung 64 sequentiell zwischenspeichert. Die ersten und zweiten Lesedatensegmente, die vom Lesedaten-Latch 82 sequentiell zwischengespeichert wurden, werden sequentiell freigegeben und über eine erste Lesedatensegment- Leitung 86 bzw. eine zweite Lesedatensegment-Leitung 88 einem Multiplexer 66 zugeführt. Das Lesedaten-Latch 82 wird in Synchronisation mit dem Neudaten- und Maskenpuffer 80 und dem Zwei-Wort-Masken-Latch 74 freigegeben, so daß die Lesedaten im Multiplexer 66 gehalten werden, während die entsprechenden Neudaten und Maskendaten dem Multiplexer 66 zugeführt werden, um die Datenmischoperation durchzuführen.
Die gemischten 64-Bit-Datensegmente vom Multiplexer 66 werden anschließend über eine Multiplexer-Ausgangsleitung 92 einer Prüfbit- Erzeugungsvorrichtung 90 zugeführt. Die Prüfbit-Erzeugungsvorrichtung erzeugt entsprechend dem verwendeten Fehlerkorrekturcode 16 Prüfbits pro 64-Bit- Datensegment. Die Mischdaten auf der Leitung 92 werden über eine Datenpuffer- Eingangsleitung 96 ebenfalls einem 80-Bit-Datenausgabepuffer 94 zugeführt. Gleichzeitig führt die Prüfbit-Erzeugungsvorrichtung 90 dem Datenausgabepuffer 94 über eine Checklisten-Erzeugungsvorrichtungs-Ausgangsleitung 98 ihr 16-Bit-Prüfbit- Ausgangssignal zu. Der Datenausgabepuffer 94 kombiniert die 64-Bit- Mischdatensegmente mit ihren entsprechenden neuen 16 Fehlerkorrekturcode-Prüfbits, um auf einer Datenpuffer-Ausgangsleitung 100 entsprechende 80-Bit- Schreibdatensegmente zu erzeugen.
Die oben beschriebene Daten-Mischoperation ist Teil eines vollständigen Lese-Modifizier-Schreib-Speichersystems, wie es in Fig. 3 gezeigt ist. Dem oben beschriebenen Speicherdatenpfad 58 wird sein neues Daten-Eingangssignal auf der Leitung 68 von einer zugehörigen Systemsteuereinheit (SCU = System Control Unit) 102 zugeführt. Das Ausgangssignal vom Speicherdatenpfad 58 wird auf der Leitung 100 einem 640-Bit-Dateneingabepuffer 104 zu- sowie über eine Systemsteuereinheit- Eingangsleitung 106 zur Systemsteuereinheit 102 zurückgeführt. Nachdem der Dateneingabepuffer 104 die gesamten 640 von der Leitung 100 kommenden Datenbits zwischengespeichert hat, wird sein Ausgangssignal freigegeben und über eine Schreibdatenpuffer-Eingangsleitung 110 einem 640-Bit-Schreibdatenpuffer 108 zugeführt. Nachdem der Schreibdatenpuffer 108 die gesamten 640 von der Leitung 110 kommenden Datenbits zwischengespeichert hat, wird sein Ausgangssignal freigegeben und über eine Schreibdatenpuffer-Ausgangsleitung 114 einer 640-Bit-Speichereinheit 112 zugeführt. Die Speichereinheit 112 speichert die vom Schreibdatenpuffer 108 freigegebenen Daten. Wenn Daten zum Zweck des direkten Lesens von modifizierten Daten die Speichereinheit 112 umgehen sollen, wird das Schreibdatenpuffer- Ausgangssignal auf der Leitung 114 unter Steuerung durch Signale von der (nicht dargestellten) Systemsteuereinheit über eine Bypassweg-Eingangsleitung 108 auf einen Bypassweg 116 geleitet, und das Ausgangssignal des Bypasswegs 116 wird über eine Bypass-Ausgangsleitung 122 einem 640-Bit-Lesedatenpuffer 120 zugeführt. Nachdem der Lesedatenpuffer 120 die gesamten 640 über die Bypass- Ausgangsleitung 122 oder von der Speichereinheit 114 über die Speichereinheit- Ausgangsleitung 124 kommenden Daten bits zwischengespeichert hat, wird das Ausgangssignal des Lesedatenpuffers 120 freigegeben und über eine Lesedatenpuffer- Ausgangsleitung 128 einem Datenausgabepuffer 126 zugeführt. Nachdem der Datenausgabepuffer 126 die gesamten 640 über die Leitung 128 kommenden Datenbits zwischengespeichert hat, wird sein Ausgangssignal in 80-Bit- Datensegmenten freigegeben und über die Leitung 60 zum Speicherdatenpfad 58 zurückgeführt, um die oben in Zusammenhang mit Fig. 2 beschriebene Lese-Modifizier- Schreib-Operation abzuschließen. Natürlich ist das oben in Zusammenhang mit Fig. 3 beschriebene Lese-Modifizier-Schreib-System von der Lese-Modifizier-Schreib- Operation unabhängig und trägt nichts zur zusätzlichen Zwischenspeicherung bei, die notwendig ist, um die Lese-Modifizier-Schreib-Operationen zu unterstützen. Die oben beschriebenen Elemente sind wohlbekannte Bauteile, die in einer Vielzahl wohlbekannter Konfigurationen miteinander verbunden werden können und in den Fig. 2 und 3 aus Darstellungsgründen nur in Blockform gezeigt sind, da sie an sich nicht Teil der vorliegenden Erfindung sind.
Die vorliegende Erfindung gemäß obiger Beschreibung reduziert daher im Vergleich zu Systemen gemäß dem Stand der Technik die Menge an Pufferspeicher auf dem Speicherdatenpfad in bedeutendem Maße, während sie dennoch eine Pufferkapazität für zwei Schreibbefehle zur Verfügung stellt. Selbstverständlich können Experten im Rahmen des Schutzumfangs der vorliegenden Erfindung, wie er in den beigefügten Ansprüchen zum Ausdwck kommt, bezüglich der Details, Anordnungen und Konfigurationen der Bauteile und Baugrnppen, die oben beschrieben worden sind, um das Wesen der vorliegenden Erfindung zu verdeutlichen, verschiedene Andern ngen vornehmen.
Beansprucht wird folgendes:

Claims

1. Verfahren zum Mischen von Lesedaten aus einem Digitalcomputer- Speicher mit neuen Eingabedaten, die Maskenfeld-Bits aufweisen, um die Lesedaten zu modifizieren, um sie erneut in den Speicher zu schreiben, wobei das Verfahren die folgenden Schritte umfaßt:

Zwischenspeichern einer ersten ausgewählten Anzahl von Datenbits aus den Lesedaten in einem Dual-Lesedatensegment-Latch (82);

Zwischenspeichern einer zweiten ausgewählten Anzahl von Datenbits aus den neuen Eingabedaten in einem Zwei-Wort-Masken-Latch (74);

Zwischenspeichern der Maskenfeld-Bits entsprechend den zwischengespeicherten neuen Eingabedaten-Bits;

Multiplexen der zwischengespeicherten Lesedaten-Bits mit den zwischengespeicherten neuen Eingabedaten-Bits entsprechend den zwischengespeicherten Maskenfeld-Bits, um die erste ausgewählte Anzahl von Mischdaten-Bits zu erzeugen;

Erzeugen einer dritten ausgewählten Anzahl von Prüfbits mit den Mischdaten-Bits gemäß einem Fehlerkorrekturcode; und

Kombinieren der Mischdaten-Bits mit den Prüfbits, um modifizierte Schreibdaten zu erzeugen.

2. Verfahren nach Anspruch 1, bei dem die erste ausgewählte Anzahl von Mischdaten-Bits der Anzahl von Datenbits entspricht, die notwendig ist, um entsprechend dem Fehlerkorrekturcode die dritte ausgewählte Anzahl von Prüfbits zu erzeugen.

3. Verfahren nach Anspruch 2, bei dem die zweite ausgewählte Anzahl von Datenbits geringer ist als die erste ausgewählte Anzahl von Datenbits.

4. Verfahren nach Anspruch 3, bei dem der Schritt des Multiplexens den Austausch der zweiten ausgewählten Anzahl von zwischengespeicherten Lesedaten- Bits durch die zweite ausgewählte Anzahl von zwischengespeicherten neuen Datenbits entsprechend den entsprechenden zwischengespeicherten Maskenfeld-Bits umfaßt.

5. Vorrichtung zum Mischen von Lesedaten mit neuen Eingabedaten, die Maskenfeld-Bits aufweisen, wobei die Vorrichtung zum Schreiben in eine Speichervorrichtung dient und folgendes aufweist:

eine Zwei-Lesedatensegment-Latcheinrichtung (82) zum Zwischenspeichern einer ersten ausgewählten Anzahl von Datenbits aus den Lesedaten;

eine Zwei-Wort-Masken-Latcheinrichtung (74) zum Zwischenspeichem einer zweiten ausgewählten Anzahl von Datenbits aus den neuen Eingabedaten;

eine Einrichtung (74) zum Zwischenspeichern der Maskenfeld-Bits entsprechend den zwischengespeicherten neuen Eingabedaten-Bits;

eine Einrichtung (66) zum Multiplexen der zwischengespeicherten Lesedaten-Bits mit den zwischengespeicherten neuen Eingabedaten-Bits entsprechend den zwischengespeicherten Maskenfeld-Bits, um eine erste ausgewählte Anzahl von Mischdaten-Bits zu erzeugen;

eine Einrichtung (90), um mit den Mischdaten-Bits entsprechend einem Fehlerkorrekturcode eine dritte ausgewählte Anzahl von Prüfbits zu erzeugen; und

eine Einrichtung (94) zum Kombinieren der Mischdaten-Bits mit den Prüfbits, um modifizierte Schreibdaten zu erzeugen.

6. Vorrichtung nach Anspruch 5, bei der die erste ausgewählte Anzahl von Daten bits der Anzahl von Datenbits entspricht, die notwendig ist, um entsprechend dem Fehlerkorrekturcode die dritte ausgewählte Anzahl von Prüfbits zu erzeugen.

7. Vorrichtung nach Anspruch 6, bei der die zweite ausgewählte Anzahl von Datenbits geringer ist als die erste ausgewählte Anzahl von Datenbits.

8. Vorrichtung nach Anspruch 7, bei der die Einrichtung zum Multiplexen eine Einrichtung zum Austausch der zweiten ausgewählten Anzahl von zwischengespeicherten Lesedaten-Bits durch die zweite ausgewählte Anzahl von zwischengespeicherten neuen Datenbits entsprechend den entsprechenden zwischengespeicherten Maskenfeld-Bits umfaßt.