JPS6126099B2 - - Google Patents
Info
- Publication number
- JPS6126099B2 JPS6126099B2 JP59173269A JP17326984A JPS6126099B2 JP S6126099 B2 JPS6126099 B2 JP S6126099B2 JP 59173269 A JP59173269 A JP 59173269A JP 17326984 A JP17326984 A JP 17326984A JP S6126099 B2 JPS6126099 B2 JP S6126099B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- level
- real
- virtual
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000013519 translation Methods 0.000 claims description 32
- 238000006243 chemical reaction Methods 0.000 claims description 16
- 230000007246 mechanism Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000013507 mapping Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、仮想記憶方式の計算機において、プ
ログラムで使用する論理アドレスと、実際に記憶
装置の参照を行なう実アドレスとの間のアドレス
変換装置に関するものである。
ログラムで使用する論理アドレスと、実際に記憶
装置の参照を行なう実アドレスとの間のアドレス
変換装置に関するものである。
第１図Ａに中央処理装置（以後BPUと略す）
における従来のアドレス変換方式を示す。プログ
ラムで使用されるアドレスは、論理アドレスとし
て、論理アドレス・レジスタ（LARと略す）４
に設定される。BUPの動作状態を示すレジスタ
２（PSWと略す）のある１ビツトの値１または
０によりアドレス変換モード（Ｔモードと略す）
または非アドレス変換モード（〒モードと略す）
が示される。仮想記憶装置、実記憶装置はページ
と呼ばれる領域に分割されている。さらに、連続
する仮想ページのいくつかを集めて、セグメント
と呼んでいる。Ｔモードのときは、論理アドレス
は、アドレス変換機構１により実メモリに変換さ
れる。〒モードのときは、論理アドレスは、変換
を受けず、そのまま実アドレスとして使用され
る。
における従来のアドレス変換方式を示す。プログ
ラムで使用されるアドレスは、論理アドレスとし
て、論理アドレス・レジスタ（LARと略す）４
に設定される。BUPの動作状態を示すレジスタ
２（PSWと略す）のある１ビツトの値１または
０によりアドレス変換モード（Ｔモードと略す）
または非アドレス変換モード（〒モードと略す）
が示される。仮想記憶装置、実記憶装置はページ
と呼ばれる領域に分割されている。さらに、連続
する仮想ページのいくつかを集めて、セグメント
と呼んでいる。Ｔモードのときは、論理アドレス
は、アドレス変換機構１により実メモリに変換さ
れる。〒モードのときは、論理アドレスは、変換
を受けず、そのまま実アドレスとして使用され
る。
以下にＴモードのときの変換を第１図にしたが
つて、説明する。５はアドレス変換早見表で、論
理ページ番号と、実ページ番号の対応を記憶する
連想記憶装置である。LAR4の値で示される論理
ページ番号は、まず、５に送られ、７の比較器に
より比較され、一致したら実ページ番号P′が、ペ
ージ・アドレス・レジスタ（PARと略す）８に
設定される。５に登録されていないときは、論理
ページ番号は、実メモリ上の変換テーブルを使用
するアドレス変換機構（DATと略す）９による
変換を受け、実アドレスに変換される。その変換
後アドレスは、データ・バス１６を経由して、次
の参照のときのために早見表５に書き込まれる。
つて、説明する。５はアドレス変換早見表で、論
理ページ番号と、実ページ番号の対応を記憶する
連想記憶装置である。LAR4の値で示される論理
ページ番号は、まず、５に送られ、７の比較器に
より比較され、一致したら実ページ番号P′が、ペ
ージ・アドレス・レジスタ（PARと略す）８に
設定される。５に登録されていないときは、論理
ページ番号は、実メモリ上の変換テーブルを使用
するアドレス変換機構（DATと略す）９による
変換を受け、実アドレスに変換される。その変換
後アドレスは、データ・バス１６を経由して、次
の参照のときのために早見表５に書き込まれる。
Ｔ，〒モードに関係なく、実アドレスは、スト
レジ・アドレス・レジスタ（SARと略す）１０
に送られ、指定された実アドレスのデータがスト
レジ・データ・レジスタ（SDRと略す）１２に
設定される。１１は主記憶装置である。
レジ・アドレス・レジスタ（SARと略す）１０
に送られ、指定された実アドレスのデータがスト
レジ・データ・レジスタ（SDRと略す）１２に
設定される。１１は主記憶装置である。
第２図は、従来の入出力を制御するチヤネル装
置２８の機能を示す。すなわち、BPUにより、
チヤネル２８へ入出力の起動がかかると、チヤネ
ルは、レジスタ２１に示される固定実番地βより
チヤネル・アドレス・ワードを読み出し、指令・
アドレス・レジスタ（CARと略す）２２に設定
する。チヤネル・アドレス・ワードは、主記憶装
置１１に用意されたチヤネル動作を指示する指令
群の先頭実アドレスと、保護キーとが記憶されて
おり、これらが、CAR・２２に設定される訳で
ある。CAR・２２により指し示された主記憶装
置１１上のチヤネル指令は、チヤネル指令記憶レ
ジスタ（CCRと略す）２３に取り込まれ、そこ
で解釈されて、入出力制御装置２６へ送られる。
また、その指令がチヤネル内でのブランチを表わ
す場合は、そのブランチ先の実アドレスをデータ
線３４を介してCAR・２２に送り、次に取り出
すべき指令のアドレスを変更する。そうでないと
きは、CAR・２２の値は、次の指令アドレスを
指すように一定値だけ増加される。以上が、従来
のアドレス変換方法、およびチヤネル動作の概要
である。
置２８の機能を示す。すなわち、BPUにより、
チヤネル２８へ入出力の起動がかかると、チヤネ
ルは、レジスタ２１に示される固定実番地βより
チヤネル・アドレス・ワードを読み出し、指令・
アドレス・レジスタ（CARと略す）２２に設定
する。チヤネル・アドレス・ワードは、主記憶装
置１１に用意されたチヤネル動作を指示する指令
群の先頭実アドレスと、保護キーとが記憶されて
おり、これらが、CAR・２２に設定される訳で
ある。CAR・２２により指し示された主記憶装
置１１上のチヤネル指令は、チヤネル指令記憶レ
ジスタ（CCRと略す）２３に取り込まれ、そこ
で解釈されて、入出力制御装置２６へ送られる。
また、その指令がチヤネル内でのブランチを表わ
す場合は、そのブランチ先の実アドレスをデータ
線３４を介してCAR・２２に送り、次に取り出
すべき指令のアドレスを変更する。そうでないと
きは、CAR・２２の値は、次の指令アドレスを
指すように一定値だけ増加される。以上が、従来
のアドレス変換方法、およびチヤネル動作の概要
である。
以下に、従来方式の問題をのべる。
仮想計算機（以下VMと略す）システムにおい
ては、ひとつの実計算機の下に、いくつかの論理
的な計算機（すなわちVM）を定義することがで
きる。各VMの記憶装置は、主記憶装置への写像
により実現される仮想記憶装置である。各VMに
は、そのVMのオペレーテイング・システム（以
下OSと略す）がロードされ、そのOSの下でアプ
リケーシヨン・プログラムが動作する。
ては、ひとつの実計算機の下に、いくつかの論理
的な計算機（すなわちVM）を定義することがで
きる。各VMの記憶装置は、主記憶装置への写像
により実現される仮想記憶装置である。各VMに
は、そのVMのオペレーテイング・システム（以
下OSと略す）がロードされ、そのOSの下でアプ
リケーシヨン・プログラムが動作する。
OSが、さらに自分自信の仮想記憶装置をサポ
ートする場合は、記憶装置の階層は、第５図に示
すように３段階になる。レベル１は、すなわち主
記憶装置であり、いわゆる実計算機の主記憶装置
または物理的記憶装置である。レベル１のCP
は、仮想計算機システム全体を制御するプログラ
ムである。レベル２はVM自身の記憶装置（実は
仮想記憶）であり、いわゆる仮想実または仮想物
理レベルの記憶装置であり、レベル３はVM上の
OSの生成する仮想記憶装置である。
ートする場合は、記憶装置の階層は、第５図に示
すように３段階になる。レベル１は、すなわち主
記憶装置であり、いわゆる実計算機の主記憶装置
または物理的記憶装置である。レベル１のCP
は、仮想計算機システム全体を制御するプログラ
ムである。レベル２はVM自身の記憶装置（実は
仮想記憶）であり、いわゆる仮想実または仮想物
理レベルの記憶装置であり、レベル３はVM上の
OSの生成する仮想記憶装置である。
さて、このようなシステムの中の、いくつかの
VMを高速化したい場合は、そのVMの記憶装置
（すなわちレベル２メモリ）全体をレベル１メモ
リへ常駐化することになる。常駐化の方法として
は、従来から行なわれているレベル２アドレス＝
レベル１アドレスとする方法があるが、この方法
は唯ひとつのVMに対してのみ有効である。他の
VMについては、そのレベル２メモリ全体をレベ
ル１メモリ上に固定する方法があるが、アドレス
対応関係が任意だと、レベル２メモリ上のチヤネ
ル指令群（論理指令群）をレベル１メモリ上のチ
ヤネル指令群（実指令群）に変換するための処理
が必要となり高速化が望めない。そこで、第５図
に示すように、レベル１上に位置をずらして常駐
化するようにすれば、 レベル２アドレス＋α＝レベル１アドレス という関係が成立するので、チヤネル指令群の変
換処理が簡単となり、それに要する時間が減るの
で性能をあげることができる。しかし、変換処理
をプログラムで行なうので、その処理時間をへら
すには限度がある。その上、チヤネル指令群の動
的変更をサポートするには、OSとの特殊な提携
機能が必要となる。さらにアドレス対応関係が簡
単であるにもかかわらず、レベル２からレベル１
への写像テーブル（実ST／PTと略す。ST：セ
グメント・テーブル、PT：ページ・テーブル）
を省くことができない。一般的なストレジ対応関
係では、レベル３からレベル１へのアドレス対応
関係を表わすシヤドウ・テーブルがCPにより作
られる。シヤドウ・テーブルは、仮想ST／PT
（レベル３からレベル２へのアドレス変換テーブ
ル）と実ST／PT（レベル２からレベル１へのア
ドレス変換テーブル）とを併合して作られる。レ
ベル３上で、プログラムが動作する場合は、ハー
ドウエアのアドレス変換機構は、このシヤドウ・
テーブルを用いて、レベル３からレベル１へのア
ドレス変換を行なう。レベル２上の場合は、実
ST／PTを用いる。
VMを高速化したい場合は、そのVMの記憶装置
（すなわちレベル２メモリ）全体をレベル１メモ
リへ常駐化することになる。常駐化の方法として
は、従来から行なわれているレベル２アドレス＝
レベル１アドレスとする方法があるが、この方法
は唯ひとつのVMに対してのみ有効である。他の
VMについては、そのレベル２メモリ全体をレベ
ル１メモリ上に固定する方法があるが、アドレス
対応関係が任意だと、レベル２メモリ上のチヤネ
ル指令群（論理指令群）をレベル１メモリ上のチ
ヤネル指令群（実指令群）に変換するための処理
が必要となり高速化が望めない。そこで、第５図
に示すように、レベル１上に位置をずらして常駐
化するようにすれば、 レベル２アドレス＋α＝レベル１アドレス という関係が成立するので、チヤネル指令群の変
換処理が簡単となり、それに要する時間が減るの
で性能をあげることができる。しかし、変換処理
をプログラムで行なうので、その処理時間をへら
すには限度がある。その上、チヤネル指令群の動
的変更をサポートするには、OSとの特殊な提携
機能が必要となる。さらにアドレス対応関係が簡
単であるにもかかわらず、レベル２からレベル１
への写像テーブル（実ST／PTと略す。ST：セ
グメント・テーブル、PT：ページ・テーブル）
を省くことができない。一般的なストレジ対応関
係では、レベル３からレベル１へのアドレス対応
関係を表わすシヤドウ・テーブルがCPにより作
られる。シヤドウ・テーブルは、仮想ST／PT
（レベル３からレベル２へのアドレス変換テーブ
ル）と実ST／PT（レベル２からレベル１へのア
ドレス変換テーブル）とを併合して作られる。レ
ベル３上で、プログラムが動作する場合は、ハー
ドウエアのアドレス変換機構は、このシヤドウ・
テーブルを用いて、レベル３からレベル１へのア
ドレス変換を行なう。レベル２上の場合は、実
ST／PTを用いる。
第１図Ｂの９は従来のアドレス変換機構を示
す。論理アドレス・レジスタLAR4のセグメント
番号フイールドの値Ｓは、セグメント・テーブル
STのシステム先頭実アドレスを含むレジスタ４
０の値と、加算器４１により加算され、その結果
STの対応するエントリの実アドレスが得られ
る。そのアドレスは、主記憶装置のストレジ・ア
ドレス・レジスタSARに送られ、主記憶装置上
のSTの対応エントリの値が読み出され、ストレ
ジ・データ・レジスタSDRにセツトされる。第
１図Ｂでは、簡単のために、このSAR，SDRは
省略し、直接STの対応エントリから読み出すよ
うな形式で結線してある。主記憶装置上のペー
ジ・テーブルPTのエントリの読み出しに対して
も同様の結線を用いた。さて、読み出されたST
の対応エントリの値は、対応するPTの先頭実ア
ドレスに等しく、データ線４４を経由して、
LAR4のＰフイールドの値Ｐとともに、加算器４
２へ送られる。その出力信号４５は、対応する
PTのエントリの実アドレスに等しく、このアド
レス信号によPTの対応エントリが読み出され、
データ線４６に出力される。以上の説明からわか
るとおり、従来のST／PTのテーブル検索は、す
べて実アドレスで行なわれており、論理アドレス
による検索を行なうことはできない。
す。論理アドレス・レジスタLAR4のセグメント
番号フイールドの値Ｓは、セグメント・テーブル
STのシステム先頭実アドレスを含むレジスタ４
０の値と、加算器４１により加算され、その結果
STの対応するエントリの実アドレスが得られ
る。そのアドレスは、主記憶装置のストレジ・ア
ドレス・レジスタSARに送られ、主記憶装置上
のSTの対応エントリの値が読み出され、ストレ
ジ・データ・レジスタSDRにセツトされる。第
１図Ｂでは、簡単のために、このSAR，SDRは
省略し、直接STの対応エントリから読み出すよ
うな形式で結線してある。主記憶装置上のペー
ジ・テーブルPTのエントリの読み出しに対して
も同様の結線を用いた。さて、読み出されたST
の対応エントリの値は、対応するPTの先頭実ア
ドレスに等しく、データ線４４を経由して、
LAR4のＰフイールドの値Ｐとともに、加算器４
２へ送られる。その出力信号４５は、対応する
PTのエントリの実アドレスに等しく、このアド
レス信号によPTの対応エントリが読み出され、
データ線４６に出力される。以上の説明からわか
るとおり、従来のST／PTのテーブル検索は、す
べて実アドレスで行なわれており、論理アドレス
による検索を行なうことはできない。
本発明は、従来技術のところで述べた問題点を
解決し、特定のアドレス変換モードのとき複数個
の高速VMを実現することを目的とする。
解決し、特定のアドレス変換モードのとき複数個
の高速VMを実現することを目的とする。
本願の第１の発明は、論理レベル、仮想物理レ
ベル、実レベル等の多階層のレベル変換を各オペ
レーテイングシステムに与えられた定数により修
飾することにより行なうことを特徴とするBPU
内のアドレス変換装置。
ベル、実レベル等の多階層のレベル変換を各オペ
レーテイングシステムに与えられた定数により修
飾することにより行なうことを特徴とするBPU
内のアドレス変換装置。
本願の第２の発明は、チヤネル内部にチヤネル
指令で示されるデータ・アドレスを一定値だけ増
加する論理を持たせることにより、仮想計算機の
記憶装置（すなわちレベル２メモリ）上の論理指
令群を、BPUで一旦変換することなく、チヤネ
ル内で直接実行できるようにし、高速VMの実現
をチヤネルでサポートしようとするものである。
指令で示されるデータ・アドレスを一定値だけ増
加する論理を持たせることにより、仮想計算機の
記憶装置（すなわちレベル２メモリ）上の論理指
令群を、BPUで一旦変換することなく、チヤネ
ル内で直接実行できるようにし、高速VMの実現
をチヤネルでサポートしようとするものである。
以下の実施例では、複数個の高速VMを実現す
るのに効果をもつ場合の実施例を示す。すなわ
ち、アドレス変換機構として２種類考え、計算機
の動作状態により、その中の、どちらかひとつの
変換を実施する場合と、全く変換を行なわない場
合とを振り分ける論理をもつアドレス変換装置
と、チヤネル内でのアドレス変換装置とを示す。
るのに効果をもつ場合の実施例を示す。すなわ
ち、アドレス変換機構として２種類考え、計算機
の動作状態により、その中の、どちらかひとつの
変換を実施する場合と、全く変換を行なわない場
合とを振り分ける論理をもつアドレス変換装置
と、チヤネル内でのアドレス変換装置とを示す。
以下、本発明を実施例を参照して詳細に説明す
る。第１の発明の実施例を第３図Ａ，Ｂに、第２
の発明の実施例を第４図に示す。
る。第１の発明の実施例を第３図Ａ，Ｂに、第２
の発明の実施例を第４図に示す。
第３図を以下に説明する。
１は従来のアドレス変換機構であり、１５は、
新たに追加したアドレス変換機構である。従来技
術の所で説明したように、プログラムで使用する
論理アドレスは、LAR4に設定され、計算機がア
ドレス変換モードのときは、１によりアドレス変
換を受けて、実アドレスとなりデータ線１７に出
力される。非アドレス変換モードのときは、論理
アドレスは、そのまま、実アドレスとして、論理
回路３へ送られる。３へはPSW2のＰ、〒信号が
送られており、Ｐ＝１のときは、論理アドレス
は、データ線１８に出力され、Ｐ＝０のときは、
１９へ出力される。１８に出力された信号は１５
の加算器１４へ入力される。レジスタ１３には一
定値αが設定されており、これも加算器１４へ入
力される。レジスタ１３はプログラムにより自由
に設定できるものであり各OSごとに夫々設定す
ることができる。加算器１４の出力はSAR・１
０に送られ、これにより主記憶装置１１への参照
が行なわれる。データ線１９，１７に出たアドレ
スは、そのまま主記憶装置への参照アドレスとし
て使用される。
新たに追加したアドレス変換機構である。従来技
術の所で説明したように、プログラムで使用する
論理アドレスは、LAR4に設定され、計算機がア
ドレス変換モードのときは、１によりアドレス変
換を受けて、実アドレスとなりデータ線１７に出
力される。非アドレス変換モードのときは、論理
アドレスは、そのまま、実アドレスとして、論理
回路３へ送られる。３へはPSW2のＰ、〒信号が
送られており、Ｐ＝１のときは、論理アドレス
は、データ線１８に出力され、Ｐ＝０のときは、
１９へ出力される。１８に出力された信号は１５
の加算器１４へ入力される。レジスタ１３には一
定値αが設定されており、これも加算器１４へ入
力される。レジスタ１３はプログラムにより自由
に設定できるものであり各OSごとに夫々設定す
ることができる。加算器１４の出力はSAR・１
０に送られ、これにより主記憶装置１１への参照
が行なわれる。データ線１９，１７に出たアドレ
スは、そのまま主記憶装置への参照アドレスとし
て使用される。
さて、第３図Ａの中のアドレス変換機構９′の
詳細図を第３Ｂに示す。第１′図の９との違い
は、セグメント・テーブルSTの対応エントリの
値44に、LAR4のページ・フイールドＰの値の外
に、さらにレジスタ１３の値αを加算器４２′に
より加算した値を対応ページ・テーブルPTのエ
ントリ・アドレス信号４５として用いること、お
よび、対応PTエントリの値に、さらに、レジス
タ１３の値αを加算器４３により加算して、出力
データ線４６に出力するところだけである。
詳細図を第３Ｂに示す。第１′図の９との違い
は、セグメント・テーブルSTの対応エントリの
値44に、LAR4のページ・フイールドＰの値の外
に、さらにレジスタ１３の値αを加算器４２′に
より加算した値を対応ページ・テーブルPTのエ
ントリ・アドレス信号４５として用いること、お
よび、対応PTエントリの値に、さらに、レジス
タ１３の値αを加算器４３により加算して、出力
データ線４６に出力するところだけである。
この実施例でα＝０と設定すれば、従来のハー
ドウエアとの互換性も保たれる。
ドウエアとの互換性も保たれる。
第４図の説明を以下に行なう。従来のチヤネル
装置２８に加算回路３３を設ける。図には省略し
てあるが、BPUから起動信号を受け取ると、レ
ジスタ１３の値αが、チヤネル２８′内のレジス
タ１３′に送られる。従来技術のところで説明し
たとおり、主記憶装置１１上のチヤネル指令群
は、次々に取り出され、CCR２３に設定され
る。
装置２８に加算回路３３を設ける。図には省略し
てあるが、BPUから起動信号を受け取ると、レ
ジスタ１３の値αが、チヤネル２８′内のレジス
タ１３′に送られる。従来技術のところで説明し
たとおり、主記憶装置１１上のチヤネル指令群
は、次々に取り出され、CCR２３に設定され
る。
CCRに設定されたチヤネル指令の中のデー
タ・アドレス部２４をデータ線２９を介して、加
算器３１へ送り、レジスタ１３′で示されるαだ
け増加して、再びCCR２３のデータ・アドレス
部へ戻す。この操作により最初CCR２３へ設定
された論理指令は実指令へ変換される。以後は、
従来と同様に、チヤネル内でのブランチのとき
は、ブランチ先の実アドレスをCAR２２に設定
する。指令の動作内容は入出力制御装置２６へ送
られる。
タ・アドレス部２４をデータ線２９を介して、加
算器３１へ送り、レジスタ１３′で示されるαだ
け増加して、再びCCR２３のデータ・アドレス
部へ戻す。この操作により最初CCR２３へ設定
された論理指令は実指令へ変換される。以後は、
従来と同様に、チヤネル内でのブランチのとき
は、ブランチ先の実アドレスをCAR２２に設定
する。指令の動作内容は入出力制御装置２６へ送
られる。
第５図に、本装置を採用したときの高速VMの
実現方式を図示する。これを従来の方式と比較す
ると、次の点が改善されている。
実現方式を図示する。これを従来の方式と比較す
ると、次の点が改善されている。
(1) レベル２メモリのチヤネル指令群を、プログ
ラムによりレベル１メモリ上の指令群に変換す
る必要はなく、直接実行させることができる。
ラムによりレベル１メモリ上の指令群に変換す
る必要はなく、直接実行させることができる。
(2) したがつて、指令群の動的変更（指令群をチ
ヤネルが実行している間に、BPU側で、その
指令を変更すること）を、レベル２上で行なつ
ても正しく実行される。従来の方式で、動的変
更をサポートするには、OSとの特別な提携機
能が必要であるが、本方式では不要となる。
ヤネルが実行している間に、BPU側で、その
指令を変更すること）を、レベル２上で行なつ
ても正しく実行される。従来の方式で、動的変
更をサポートするには、OSとの特別な提携機
能が必要であるが、本方式では不要となる。
(3) レベル２からレベル１へ写像テーブルを省く
ことができる。その写像は、レジスタ１３に示
される値によりBPUで行なわれる。
ことができる。その写像は、レジスタ１３に示
される値によりBPUで行なわれる。
以上説明したごとく本発明によれば、仮想計算
機システムにおける、高速仮想計算機を複数個実
現し、複数の高速VMを含むモードや、其他のモ
ードの切換えを行うことにより、アドレス変換手
段の段数を動的に変更可能とした。これにより下
記の効果が期待される。
機システムにおける、高速仮想計算機を複数個実
現し、複数の高速VMを含むモードや、其他のモ
ードの切換えを行うことにより、アドレス変換手
段の段数を動的に変更可能とした。これにより下
記の効果が期待される。
(1) OSが動的に（実行中に）アドレス変換モー
ドを変更しても必要最小限のアドレス変換を行
えば良いようになる。例えば、OSがアドレス
非変換モードのときは、VM上のOSは仮想的物
理アドレスで動作するため、アドレス変換とし
ては上述のアドレス加算修飾のみ充分である。
もしこれを従来のモード変換方式のままで行う
場合、常にOSのモードに無関係に変換テーブ
ルによるアドレス変換とアドレス加算の変換を
順次行うことになり、メモリオーバヘツド増に
加えて、アドレス変換オーバヘツドが大きくな
る。
ドを変更しても必要最小限のアドレス変換を行
えば良いようになる。例えば、OSがアドレス
非変換モードのときは、VM上のOSは仮想的物
理アドレスで動作するため、アドレス変換とし
ては上述のアドレス加算修飾のみ充分である。
もしこれを従来のモード変換方式のままで行う
場合、常にOSのモードに無関係に変換テーブ
ルによるアドレス変換とアドレス加算の変換を
順次行うことになり、メモリオーバヘツド増に
加えて、アドレス変換オーバヘツドが大きくな
る。
(2) アドレス非変換モードだけで走るOS、アド
レス変換モードを動的にかえるOS、アドレス
変換モードだけで走るOSが存在するが、それ
らに対して必要最小のアドレス変換の段数だけ
で、動作させることができる。
レス変換モードを動的にかえるOS、アドレス
変換モードだけで走るOSが存在するが、それ
らに対して必要最小のアドレス変換の段数だけ
で、動作させることができる。
(3) さらに本発明は、計算機が実計算機モードで
動作するとき上述のアドレス加算による変換を
抑止することが可能であり、実計算機モードに
切換つたときも、最小のアドレス変換の段数で
動作させることができる。
動作するとき上述のアドレス加算による変換を
抑止することが可能であり、実計算機モードに
切換つたときも、最小のアドレス変換の段数で
動作させることができる。
従つて実計算機モードのときは、本来の実計算
機のアドレス変換の性能を出すことができる。
機のアドレス変換の性能を出すことができる。
第１図Ａ、第１図Ｂは、従来のアドレス変換機
構の説明図、第２図は、従来のチヤネル装置の機
能説明図、第３図Ａ、第３図Ｂ、第４図はそれぞ
れ本発明の一実施例、第５図は本発明の効果を説
明する図である。
構の説明図、第２図は、従来のチヤネル装置の機
能説明図、第３図Ａ、第３図Ｂ、第４図はそれぞ
れ本発明の一実施例、第５図は本発明の効果を説
明する図である。
Claims (1)
- 【特許請求の範囲】 １ 複数のオペレーテイングシステムを同時に走
行させることができ該オペレーテイングシステム
のアドレスを最上位のレベルのアドレスとし、実
メモリに付された物理的アドレスを最下位のレベ
ルのアドレスとする多階層アドレスをもつ仮想計
算機システムにおいて、あるオペレーテイングシ
ステムのあるレベルのアドレスをそれより下位の
レベルに変換する変換テーブルを使用してアドレ
スを変換する第１の手段と、該下位のレベルのア
ドレスを各オペレーテイングシステムに予め定め
られた固定的対応関係により、さらに下位のレベ
ルのアドレスに変換する第２の手段と、対応する
オペレーテイングシステムの動作が特定のモード
のときのみ、上記第１および第２の手段を使用し
て上記あるレベルのアドレスを上記さらに下位の
レベルのアドレスに変換する手段を有することを
特徴とする仮想計算機システム。 ２ 上記特定のモードのとき上記下位のレベルで
記述された変換テーブルのエントリのアドレスを
上記さらに下位のアドレスに上記固定的対応関係
を用いて変換する第１項記載の仮想計算機システ
ム。 ３ 上記第２の手段が各オペレーテイングシステ
ムに与えられた定数により仮想的物理アドレスを
修飾することによりさらに下位のレベルのアドレ
スに変換する手段である第１項記載の仮想計算機
システム。 ４ 上記第２の手段をチヤンネル装置内に有する
第１項ないし第３項のうちいずれか一項記載の仮
想計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173269A JPS60122444A (ja) | 1984-08-22 | 1984-08-22 | 仮想計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173269A JPS60122444A (ja) | 1984-08-22 | 1984-08-22 | 仮想計算機システム |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11905077A Division JPS5452929A (en) | 1977-10-05 | 1977-10-05 | Address converting device for information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60122444A JPS60122444A (ja) | 1985-06-29 |
| JPS6126099B2 true JPS6126099B2 (ja) | 1986-06-19 |
Family
ID=15957316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173269A Granted JPS60122444A (ja) | 1984-08-22 | 1984-08-22 | 仮想計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60122444A (ja) |
-
1984
- 1984-08-22 JP JP59173269A patent/JPS60122444A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60122444A (ja) | 1985-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2839201B2 (ja) | 仮想計算機システム | |
| US4347565A (en) | Address control system for software simulation | |
| US4163280A (en) | Address management system | |
| US5077654A (en) | Virtual machine system which translates virtual address from a selected virtual machine into real address of main storage | |
| EP0106572A1 (en) | Data processing system with virtual machines | |
| US5584042A (en) | Dynamic I/O data address relocation facility | |
| JP2826028B2 (ja) | 分散メモリ型プロセッサシステム | |
| US6606697B1 (en) | Information processing apparatus and memory control method | |
| JPH0195347A (ja) | アドレス変換方式 | |
| JPS6126099B2 (ja) | ||
| JPS6124735B2 (ja) | ||
| JPS6126100B2 (ja) | ||
| JPS5844263B2 (ja) | 記憶制御回路 | |
| JP2933628B2 (ja) | 主記憶装置管理方法および計算機システム | |
| JP3203007B2 (ja) | 仮想計算機のｉ／ｏアドレス変換方式 | |
| JPH0754469B2 (ja) | 仮想計算機システムのための入出力命令実行装置 | |
| JPH07134658A (ja) | 仮想計算機システムのアドレス変換バッファ制御方式 | |
| JP2001154915A (ja) | 情報処理装置 | |
| JPS5918787B2 (ja) | Ｔｌｂパ−テイシヨン方式 | |
| JPH0481951A (ja) | 仮想計算機システムのアドレス変換機構 | |
| JPH07141252A (ja) | データ処理装置 | |
| JPS6143744B2 (ja) | ||
| JPS646492B2 (ja) | ||
| JPS6356746A (ja) | 仮想計算機におけるペ−ジングバイパス方式 | |
| JPS60132254A (ja) | デ−タ処理装置 |