JPH0481951A - 仮想計算機システムのアドレス変換機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概　要〕 仮想計算機システムのアドレス変換機構（ＴＬＢ）に関
し、 各仮想計算機が均等にＴＬＢを利用し得る手段の提供を
目的とし、 ＴＬＢのアドレス変換テーブルを各仮想計算機に対応せ
しめるように領域を分割して、仮想計算機識別情報の少
なくとも一部によって、上記分割した領域を選択し、一
方与えられた論理アドレスの一部をアドレスとして上記
領域の中から読み出した論理アドレスが上記論理アドレ
スの残りの部分と一致したとき同時に読み出した物理ア
ドレスを出力する如く構成する。

〔産業上の利用分野〕

本発明は、仮想計算機システムで用いるアドレスの変換
索引緩衝機構（ＴＬＢ）に関し、特に各仮想計算機の処
理の頻度が異なる場合であっても、各仮想計算機が均等
にＴＬＢを利用することのできるアドレス変換機構に係
る。

〔従来の技術〕

仮想アドレスを用いる計算機システムにおいて記憶装置
にアクセスを行なう場合、通常、動的アドレス変換機構
（ＤＡＴ）によってＣＰＵの扱う論理アドレスを記憶装
置上のアドレスである物理アドレスに変換を行なってい
る。しかし、このＤＡＴ処理では二種類のテーブルを順
次検索する必要があるため、処理速度が遅くなる。この
ため、従来から論理アドレスと物理アドレスの対応表の
一部を変換索引緩衝機構（ＴＬＢ）と呼ばれる連想記憶
装置に格納し、論理アドレスをこれに与えることで高速
度で物理アドレスを得る方法が採られている。このとき
、ＴＬＢによって変換できなかった場合にはＤＡＴによ
ってアドレス変換するように制御される。

以降の説明の理解を容易にするために、上述の動的アド
レス変換（ＤＡＴ）機構と変換索引緩衝機構（ＴＬＢ）
およびこれらによるアドレス変換について、さらに説明
を補足する。

動的アドレス変換（Ｄ　Ａ　Ｔ　：　Ｄｙｎａｓ＋ｉｃ
　ＡｄｄｒｅｓｓＴｒａｎｓｌａｔｉｏｎ）機構は、仮
想記憶方式を実現する場合に、オペレーティングシステ
ムを援助するために、ハードウェアに装備されている機
構である。

仮想記憶方式とは、プログラマが実際の主記憶装置の容
量を意識することなく、それよりもはるかに大きな容量
の仮想アドレス空間を使用可能にしたものである。プロ
グラマは、仮想アドレス空間を使用することによって、
あたかも連続したアドレスを主記憶装置内に与えられて
いるものと考えてプログラムを作成することが可能であ
る。

仮想アドレス空間は、外部記憶装置上と主記憶装置上に
保持されている。この際の外部記憶装置とは、一般には
、磁気ドラム装置や、ディスクバク装置などの直接アク
セス記憶媒体を使用する。

ＤＡＴ機構の役割は、プログラマが使用するアドレス（
仮想アドレスまたは論理アドレスと言う）を、実アドレ
ス空間上のアドレス（実アドレス）に変換することであ
る。このアドレス変換は、ページと呼ぶ単位で行なわれ
る。

ＤＡＴでは、主記憶装置をページ単位に分割し、プログ
ラムをページ単位で格納する。プログラマの使用する仮
想アドレス空間も、ページ単位に分割されて主記憶装置
のページに対応づけられる。

この場合、プログラムのすべては、主記憶装置にロード
される必要はなく、実行に必要とされるページだけがロ
ードされていればよい。

プログラムの実行時に、仮想アドレス空間上のアドレス
を主記憶上のアドレスに、逐次変換することを動的アド
レス変換という。プログラム実行中に必要となったペー
ジが、主記憶装置内になかった場合に、外部記憶装置か
ら主記憶装置へそのページが転送される。外部記憶装置
から主記憶装置へページを転送する際に、主記憶装置に
空きページがない場合が存り得る。この場合に、主記憶
装置のページを外部記憶装置へ退避させる必要がある。

退避させられるページは、ページに対するアクセスの頻
度で決められる。

上述の仮想アドレスは、第３図に例を示すようにセグメ
ント番号５１、ページ番号５２、ページ内変位５３から
構成される。

以下第４図を参照してＤＡＴを用いた動的アドレス変換
の方法について説明する。

■　制御レジスタ５４のセグメントテーブルの先頭アド
レス５５と、仮想アドレス５６のセグメント、番号５７
によって、セグメントテーブル５８を参照し、その中の
セグメントテーブルエントリ５９を一つ選択する。

■　仮想アドレス５６のページ番号６０と、■で指定さ
れたセグメントテーブルエントリのページテーブルの先
頭アドレス６１によってセグメントテーブルエントリに
属するページテーブル６２から、ページテーブルエント
リ６３を一つ選択する。

■　上記■で求められたページテーブルエントリのペー
ジアドレス６４と、仮想アドレス５６のページ内変位６
５によって、実アドレス６６を求める。

仮想アドレスを使用し、変換モードで計算機を使用する
ときは主記憶装置をアクセスするごとに、アドレス変換
をしなければならない、このとき、上記説明のようにセ
グメントテーブルを参照し、それによってページテーブ
ルを参照して実アドレスを求める。

これらのテーブルの参照に対する時間を短縮するために
取り付けられた機構が、ＴＬＢ（Ｔｒａｎｓｌａｔｉｏ
ｎＬｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ　）である。ＴＬ
Ｂは、アクセスタイムの速い素子で作られており、その
時点でのアクセス頻度の高いページの仮想アドレスを、
実アドレスとの対応表にして格納しである。

以下第５図を参照してＴＬＢによる動的アドレス変換に
ついて説明する。

ＴＬＢ６７には、仮想アドレス５６のセグメント番号５
７とページ番号６０とそれに対応する実アドレス６６の
ページアドレス６８が、格納されている。そして、以下
の手順によりアドレス変換を行なう。

■　仮想アドレス５６のセグメント番号５７、ページ番
号６０で、ＴＬＢ６７をアクセスする。ＴＬＢ６７にそ
れと一致するセグメント番号とページ番号があれば、対
応する実アドレスのページアドレスが、即時に取り出さ
れ、仮想アドレス５６のページ内変位６５を下位に付は
加えて、実アドレス６６が求まる。

■　ＴＬＢ６７に一致するセグメント番号５７、ページ
番号６０が存在しないときは、前述したＤＡＴ機構によ
りセグメントテーブル、ページテーブルを使用して実ア
ドレスを求める。

その結果をＴＬＢ６７に書き込む。

■　再びＴＬＢを使用して、実アドレスを求める。この
実アドレスを利用して、プログラムの実行を続ける。

なお、前記■の過程でＤＡＴ機構により求めた実アドレ
スを書き込もうとしたときＴＬＢに空いた部分がないと
きは、使用頻度の少ない仮想アドレス対実アドレスの組
を消して、書き込みを行なう。

〔発明が解決しようとする課題〕 上述したようなＴＬＢを仮想計算機システムで用いると
きには、さらにＴＬＢ上で各仮想計算機を識別すること
が必要になる。

すなわち、仮想計算機システムは複数の仮想計算機（Ｖ
Ｍ）が主記憶装置を分割して使用するものであるので、
ＴＬＢ６９によるアドレス変換は、第６図のように論理
アドレス（ＬＡ）７０および仮想計算機識別情報（ＶＭ
ｉｄ）７１を同時にＴＬＢ６９に与え、これらに対応す
る物理アドレス（ＰＡ）７２を求めるような方式を取っ
ていた。

前述したように、ＴＬＢに該当する論理アドレスが無い
ときには、ＤＡＴ機構により実アドレスを求め、これを
ＴＬＢに書き込む如く制御される。

このとき、ＴＬＢに空領域が無いときには使用頻度の少
ない論理アドレス対実アドレスの組を消して、そこに新
しい情報を書き込んでいる。

従って、ＴＬＢの使用頻度の少ない仮想計算機のアドレ
ス変換情報は、必然的にＴＬＢ上には存在しない確率が
高くなる。

現実の仮想計算機システムにおいては仮想計算機の数が
１０〜数十台にもなってきており、従来のＴＬＢ機構で
は一部の仮想計算機のみが記憶装置上の広範囲な領域に
対して繁雑にアクセスを行なったような場合、ＴＬＢの
多くの部分がこれらの仮想計算機に占有され、その他の
仮想計算機はＴＬＢを有効に利用できないという欠点が
あった。

また、論理アドレス（ＬＡ）と仮想計算機識別情報（Ｖ
Ｍ　ｉ　ｄ）をＴＬＢの検索情報として同等に与えてい
るため、マツチングをとるビット数が多くなり、ハード
ウェアが複雑になるという欠点も持っていた。

本発明はこのような従来の問題点に鑑み、各仮想計算機
が、均等にＴＬＢを使用することが可能で、さらに、こ
れを簡潔なハードウェアで実現することの可能なアドレ
ス変換機構を提供することを目的としている。

〔課題を解決するための手段〕

本発明によれば上述の目的は前記特許請求の範囲に記載
した手段により達、成される。

すなわち、請求項１の発明は仮想計算機システムで論理
アドレスと実アドレスとの変換に用いる変換索引緩衝機
構（ＴＬＢ）において、変換索引緩衝機構のアドレス変
換テーブルを複数の領域に分割し、仮想計算機の識別情
報あるいは、該識別情報の一部の値に基づいて上記分割
された領域の中の一つを選択する手段と、選択された領
域の中から与えらえた論理アドレス値を部分した一方の
値に対応するアドレスの内容を読み出す手段と、上記手
段により読み出された論理アドレス値と先に部分した論
理アドレス値の他方の値とを比較してそれらが等しいと
き上記論理アドレス値と同時に読み出した物理アドレス
を出力する手段とを設けた仮想計算機システムのアドレ
ス変換機構である。

また、請求項２の発明は、上記変換索引緩衝機構（ＴＬ
Ｂ）のアドレス変換テーブルをシステム内の総ての仮想
計算機に対応せしめて分割するものであり、一方、請求
項３の発明は、分割されたアドレス変換テーブルの領域
を特定する情報を仮想計算機識別情報とマスク情報とか
ら生成する如く構成するものである。

〔作　用〕

第１図は本発明の原理的構成を示す図であって、（ａ）
は請求項１の発明に、（ｂ）は請求項３の発明に対応し
ており、ｌは仮想計算機識別情報（ＶＭｉｄ）を保持す
るレジスタ、２は論理アドレス（ＬＡ）を保持するレジ
スタ、３はマルチプレクサ、４はＴＬＢ、５はアドレス
変換テーブル、５−１〜５−ｎは分割されたアドレス変
換テーブルの領域、６は比較器、７は出力ゲート、８は
マスク情報を保持するレジスタ、９はＡＮＤ回路を表わ
している。

以下、同図（ａｌに基づいて請求項１の発明の作用につ
いて説明する。

本発明のＴＬＢ４のアドレス変換テーブル５は図に５−
１〜５−ｎで示すように複数個に分割されている０本Ｔ
ＬＢ４によって実アドレスを得る場合、先ず仮想計算機
識別情報（ＶＭｉｄ）がレジスタｌにセントされ、マル
チプレクサ３が該レジスタｌの内容を選択してＴＬＢ４
に送り込む。

この仮想計算機識別情報（ＶＭｉｄ）によってアドレス
変換テーブル５の領域５−１〜５−ｎの内の一つが選び
出される。そして、選び出された領域の中から、レジス
タ２に保持されている論理アドレスの一部（図において
は英字符ａで示している）に対応するエントリの内容が
読み出される。

次に、このとき読み出された論理アドレス（図において
英字符Ｃで示している）とレジスタ２に保持されている
論理アドレスの残りの部分（図においては英字符すで示
している）とを比較器６で比較し、それらが一致したと
き、該比較器６の出力によって出力ゲート７を制御して
先にＣを読み出すとき同時に読み出した実アドレス（図
においては英字符ｄで示している）を特徴する請求項２
の発明においては、アドレス変換テーブル５をシステム
内の総ての仮想計算機に対して領域が割り当てられるよ
うに分割する。

すなわち、仮想計算機が１０台であれば領域も１０に分
割して、それぞれを各仮想計算機に対応せしめる構成を
採るものである。

請求項３の発明においては、アドレス変換テーブル５の
領域の選択を行なうとき、仮想計算機識別情報をそのま
ま使うのではなく、同図（ｂ）に示すような構成によっ
て、これとマスクレジスタ８のマスク情報とから選択情
報を生成して使用するように構成している。これによっ
て、仮想計算機織別情報の一部の情報を使ってアドレス
変換テーブル５の領域の選択を行なうことを可能とする
と共に、領域の分割設定や選択方法の自由度を高めるこ
とができる。

〔実施例〕

第２図は本発明の一実施例を示す図であって、１１はマ
スク用の情報を保持するレジスタ、１２は仮想計算機の
識別番号（ＶＭｉｄ）を保持するレジスタ、１３はＡＮ
Ｄ回路、１４は実アドレスに変換すべき論理アドレスの
一部（セグメント番号とページ番号）を保持するレジス
タ、１５はマルチプレクサ、１６は変換索引緩衝機構（
ＴＬＢ）１７はアドレス変換テーブル、１７−１〜１７
−１６は分割されたアドレス変換テーブルの領域、１８
は比較器、１９は出力ゲートを表わしている。

本実施例は仮想計算機が１６台存在する場合のＴＬＢに
よるアドレス変換について示すもので、各仮想計算機は
“００００”〜“１１１１″の識別番号を有する。

これらの仮想計算機がＴＬＢによるアドレス変換を行な
うとき、その識別番号がレジスタ１２にロードされる。

そして、レジスタ１２の内容と、マスク情報が保持され
ているレジスタ１１の内容との論理積がＡＮＤ回路１３
で求められる。

例えば、この場合、マスク情報が“１１１１”であり仮
想計算機の識別番号が“００１０”であるとき、ＡＮＤ
回路１３の出力は、該仮想計算機の識別番号“００１０
”がそのまま出力される。

マルチプレクサ１５は同図に実線で示すようにａ側に接
続されており、上記仮想計算機の識別番号（“００１０
”）をＴＬＢｌ　６に送り込む。

ＴＬＢｌ６のアドレス変換テーブル１７は１７−１〜１
７−１６の１６個の領域に分割されており、これらはそ
れぞれ各仮想計算機に対応する如く構成されている。

そして、上述のように仮想計算機識別番号“００１０”
が入力されたとき、これに対応する領域１７−２が選出
される。

アドレス変換テーブル１６を分割した各領域１７−１〜
１７〜１６は、それぞれ複数のエントリを有している０
本実施例では、それぞれの領域が１６づつのエントリを
有している。

変換されるべき論理アドレスはレジスタ１４に保持され
ているが、その内の一部のビット（図では英字符Ｃで示
している）が図中すで示すマルチプレクサ１５の点線側
のルートを経てＴＬＢ　１６に送り込まれる。

この例では、論理アドレスのＣで示される部分のビット
数は４であり、“００００″から“１１１１”の値をと
り得るので、これによって領域１７−２内の１６個のエ
ントリの中から対応するエントリを指定してその内容を
読み出す。

このとき読み出された論理アドレス（ＬＡ）が、レジス
タ１４に保持されている論理アドレスの残りの一部（図
中に英字符ｄで示す部分）と比較器１８によって比較さ
れ、それらが一致したとき、出力ゲート１９が開かれて
該ＬＡと同時に変換テーブル１７から読み出された実ア
ドレス（ＰＡ）が出力される。

〔発明の効果〕

以上説明したように本発明によれば、従来のようにＴＬ
Ｂを特定の仮想計算機に占有されることがなくなり、複
数の仮想計算機がそれぞれ均等にＴＬＢを使用すること
ができる利点がある。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例を示す図、第３図は仮想アドレスを説明する
図、第４図はＤＡＴを用いた動的アドレス変換の方法に
ついて説明する図、第５図はＴＬＢによる動的アドレス
変換について説明する図、第６図は仮想計算機システム
のＴＬＢによるアドレス変換について説明する図である
。 １．２．８．１１，１２．１４・・・レジスタ、３．１
５・・・マルチプレクサ、４，１６・・・ＴＬＢ。 ５．１７・・・変換テーブル、５−１〜５−ｎ、１７−
１〜１７−１６・・・変換テーブルの領域、６，１８・
・・比較器１．７．１９・・・出力ゲート、９．１３・
・・ＡＮＤ回路

Claims (1)

1. 【特許請求の範囲】 １、仮想計算機システムで論理アドレスと実アドレスと
   の変換に用いる変換索引緩衝機構 （ＴＬＢ）において、 変換索引緩衝機構のアドレス変換テーブル を複数の領域に分割し、 仮想計算機の識別情報あるいは、該識別情 報の一部の値に基づいて上記分割された領域の中の一つ
   を選択する手段と、 選択された領域の中から与えられた論理ア ドレス値を二分した一方の値に対応するアドレスの内容
   を読み出す手段と、 上記手段により読み出された論理アドレス 値と先に二分した論理アドレス値の他方の値とを比較し
   てそれらが等しいとき上記論理アドレス値と同時に読み
   出した物理アドレスを出力する手段とを設けたことを特
   徴とする仮想計算機システムのアドレス変換機構。 ２、変換索引緩衝機構のアドレス変換テーブルを、総て
   の各仮想計算機に対応せしめて分割した請求項１記載の
   仮想計算機システムのアドレス変換機構。 ３、仮想計算機識別情報とマスク情報とによって、変換
   索引緩衝機構のアドレス変換テーブルの分割された領域
   を選択するための情報を生成する請求項１および２記載
   の仮想計算機システムのアドレス変換機構。